JPH0766709A - Ｅｃｌ／ｃｍｏｓレベル変換回路及びこれを含む半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】消費電力を低減でき、かつ、電源電圧変動によ
る誤動作を防止する。 【構成】ＥＣＬ／ＣＭＯＳレベル変換回路において、第
２制御回路のＭＯＳトランジスタのゲート電位を制御す
るための第１制御回路４１は、ソースがＥＣＬ回路３０
の出力端に接続され、ゲートに、ＥＣＬ回路３０の出力
端の高／低レベルに応答してオン／オフさせるための一
定電位ＶＢＢ２が印加されるｐＭＯＳトランジスタＰ１
と、ドレインがｐＭＯＳトランジスタＰ１のドレインに
接続され、ゲートが該ドレイン及びｎＭＯＳトランジス
タＮ２の該ゲートに接続され、ソースが電源電圧供給線
ＶＥＥに接続されたｎＭＯＳトランジスタＮ１とを有す
る。ｎＭＯＳトランジスタＮ１とＮ２とは、ミラー回路
を構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＣＬ／ＣＭＯＳレベ
ル変換回路及びこれを含む半導体集積回路に関する。

【０００２】

【従来の技術】コンピュータに対する動作高速化及び低
消費電力化の相反する要求に応えるために、ＣＰＵには
ＥＣＬ回路を用いて高速動作を行わせ、周辺回路にはＣ
ＭＯＳ回路を用いて低消費電力化を図っている。このよ
うな回路においては、ＥＣＬ／ＣＭＯＳレベル変換回路
が必要となる。

【０００３】図６は、Ｂｉ−ＣＭＯＳ回路で構成された
従来のＥＣＬ／ＣＭＯＳレベル変換回路の問題部分を示
す。この部分回路は、０Ｖの電源電圧供給線ＶＣＣと−
５．０Ｖの電源電圧供給線ＶＥＥとの間に、ＮＰＮトラ
ンジスタＱ１、レベルシフト用ダイオードＤ１、抵抗Ｒ
１及びｎＭＯＳトランジスタＮ１が直列接続されてい
る。非飽和領域で動作するＮＰＮトランジスタＱ１のベ
ース及びｎＭＯＳトランジスタＮ１のゲートにはそれぞ
れ、不図示のＥＣＬ回路から１対の相補的な、すなわち
一方が低レベルのとき他方が高レベルとなる電位ＶＡ及
び＊ＶＡが供給される。電位ＶＡ及び＊ＶＡは例えば、
高レベルのとき０Ｖ、低レベルのとき−２．２Ｖとな
る。ＮＰＮトランジスタＱ１のエミッタ電位ＶＢは、Ｎ
ＰＮトランジスタＱ１のベース・エミッタ間の電圧約
０．８Ｖだけベース電位ＶＡより下がったものとなり、
ダイオードＤ１のカソードの電位ＶＣは、エミッタ電位
ＶＢよりさらに約０．８Ｖ下がったものとなる。電位Ｖ
Ｂ及びＶＣはそれぞれ、不図示のＣＭＯＳ回路の、電源
電圧供給線ＶＣＣと電源電圧供給線ＶＥＥとの間に直列
接続されたｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタのゲートへ供給される。

【０００４】ｎＭＯＳトランジスタＮ１は、＊ＶＡが高
レベル及び低レベルのときそれぞれ低抵抗及び高抵抗と
なり、電流制限用可変抵抗として機能する。電位ＶＢ及
びＶＣは、図３に示す如く変化する。図３中、入力電圧
ＶＩ及び出力電圧ＶＯはそれぞれ、図６に示す回路を含
むＥＣＬ／ＣＭＯＳレベル変換回路の入力電圧及び出力
電圧である。

【０００５】

【発明が解決しようとする課題】低レベルのときの電位
ＶＣ＝−３．８Ｖが、上記不図示のｎＭＯＳトランジス
タのしきい電位ＶＥＥ＋ＶＴＨ、例えば−５．０＋０．
７＝−４．７Ｖよりも高いため、上記不図示のｐＭＯＳ
トランジスタ及びｎＭＯＳトランジスタに貫通電流が流
れ、消費電力が増加する原因となっている。また、この
ｎＭＯＳトランジスタのゲート・ソース間の電圧変動幅
が電源電圧供給線ＶＥＥの電圧変動幅に等しいことと、
電位ＶＣの論理振幅が比較的狭いこととから、電源電圧
供給線ＶＥＥの電位変動によりｎＭＯＳトランジスタが
誤動作する虞がある。

【０００６】本発明の目的は、このような問題点に鑑
み、消費電力を低減でき、かつ、電源電圧変動による誤
動作を防止することができるＥＣＬ／ＣＭＯＳレベル変
換回路及びこれを含む半導体集積回路を提供することに
ある。

【０００７】

【課題を解決するための手段及びその作用】本発明に係
るＥＣＬ／ＣＭＯＳレベル変換回路及びこれを含む半導
体集積回路を、実施例図中の対応する構成要素の符号を
引用して説明する。本第１発明では、例えば図１に示す
如く、ＥＣＬレベルの信号ＶＩが入力端ＴＩに供給さ
れ、信号ＶＩの電位の論理振幅を増幅させてこれを出力
端から取り出すＥＣＬ回路３０と、ＣＭＯＳレベルの信
号が取り出される出力端ＴＯと第１電源電圧供給線ＶＣ
Ｃとの間に接続されたスイッチング用第１バイポーラト
ランジスタＱ６と、第１電源電圧供給線ＶＣＣより電位
が低い第２電源電圧供給線ＶＥＥと出力端ＴＯとの間に
接続されたスイッチング用第２バイポーラトランジスタ
Ｑ７とを有するプッシュプル回路５０と、ＥＣＬ回路３
０の該出力端の電位に応答して、第１及び第２のバイポ
ーラトランジスタＱ６及びＱ７のオン／オフを制御する
ＣＭＯＳ回路４０とを有し、ＣＭＯＳ回路４０は、第１
制御回路４１と第２制御回路４２とを有し、第２制御回
路４２は、ソースが第１電源電圧供給線ＶＣＣに接続さ
れ、ドレインが第１バイポーラトランジスタＱ６のベー
スに接続された第１ｐＭＯＳトランジスタＰ２と、ドレ
インが第１バイポーラトランジスタＱ６のベースに接続
され、ソースが第２電源電圧供給線ＶＥＥに接続された
第１ｎＭＯＳトランジスタＮ２と、第１バイポーラトラ
ンジスタＱ６のオン／オフと逆にオフ／オンさせるＭＯ
Ｓトランジスタ回路Ｐ３、Ｎ３、Ｎ４とを有するＥＣＬ
／ＣＭＯＳレベル変換回路において、第１制御回路４１
は、ソースがＥＣＬ回路３０の該出力端に接続され、ゲ
ートに、ＥＣＬ回路３０の出力端の高／低レベルに応答
してオン／オフさせるための一定電位ＶＢＢ２が印加さ
れる第２ｐＭＯＳトランジスタＰ１と、ドレインが第２
ｐＭＯＳトランジスタＰ１のドレインに接続され、ゲー
トが該ドレイン及び第１ｎＭＯＳトランジスタＮ２の該
ゲートに接続され、ソースが第２電源電圧供給線ＶＥＥ
に接続された第２ｎＭＯＳトランジスタＮ１と、を有す
る。

【０００８】本第２発明では、例えば図４に第１発明と
異なる部分を示す如く、上記ＥＣＬ回路はＥＣＬレベル
の信号が入力端に供給され、該信号の電位の論理振幅を
増幅させてこれを第１出力端及び第２出力端としてのダ
イオードＤ１のアノード及びカソードから取り出し、上
記第１制御回路は、ソースがＥＣＬ回路３０の該第１出
力端に接続され、ゲートに一定電位ＶＢＢ２が印加され
る第２ｐＭＯＳトランジスタＰ１と、ドレインがＥＣＬ
回路３０の該第２出力端に接続され、ゲートが該ドレイ
ン及び第１ｎＭＯＳトランジスタＮ２の該ゲートに接続
され、ソースが第２電源電圧供給線ＶＥＥに接続された
第２ｎＭＯＳトランジスタＮ１と、を有する。

【０００９】上記第１又は第２の発明によれば、ＥＣＬ
回路３０の出力端の電位ＶＢが低レベルで、第２ｐＭＯ
ＳトランジスタＰ１がオフのとき、第１ｎＭＯＳトラン
ジスタＮ１のベース電位ＶＤは、ＶＤ＝ＶＥＥ＋ＶＴＨ
となる。ここに、ＶＴＨは、図１に示す第２ｎＭＯＳト
ランジスタＮ１の接続状態で、第２ｎＭＯＳトランジス
タＮ１がオンからオフに遷移するしきい電圧である。第
１ｎＭＯＳトランジスタＮ２のゲート・ソース間の電圧
ＶＤ−ＶＥＥ＝ＶＴＨは、第２電源電圧供給線ＶＥＥの
電位が変動しても一定であるので、第２電源電圧供給線
ＶＥＥの電位変動による第２制御回路４２の誤動作、す
なわちＥＣＬ／ＣＭＯＳレベル変換回路３０の誤動作を
防止することができる。

【００１０】また、第２ｎＭＯＳトランジスタＮ１のド
レイン・ソース間に流れる電流は、第１ｎＭＯＳトラン
ジスタＮ２のドレイン・ソース間に流れる電流と比例
し、かつ、電位ＶＢが低レベルのとき第２ｐＭＯＳトラ
ンジスタＰ１がオフとなって第２ｎＭＯＳトランジスタ
Ｎ１には電流が流れないので、第１ｎＭＯＳトランジス
タＮ２に電流が流れない。したがって、電位ＶＢが低レ
ベルのときに第１電源電圧供給線ＶＣＣから第２制御回
路４２を通って第２電源電圧供給線ＶＥＥへ流れる貫通
電流が０となり、第２制御回路４２の消費電力、すなわ
ちＥＣＬ／ＣＭＯＳレベル変換回路３０の消費電力を従
来よりも低減することができる。

【００１１】上記第１発明及び第２発明の第１態様で
は、例えば図１に示す如く、上記ＭＯＳトランジスタ回
路は、ドレインがプッシュプル回路５０の出力端ＴＯに
接続され、ソースが第２バイポーラトランジスタＱ７の
ベースに接続された第３ｎＭＯＳトランジスタＮ３と、
ドレインが第２バイポーラトランジスタＱ７のベースに
接続され、ゲートが第１ｐＭＯＳトランジスタＰ２のド
レインに接続され、ソースが第２電源電圧供給線ＶＥＥ
に接続された第４ｎＭＯＳトランジスタＮ４と、を有す
る。

【００１２】上記第１発明及び第２発明の第２態様で
は、例えば図１に示す如く、プッシュプル回路５０は、
コレクタが第１電源電圧供給線ＶＣＣに接続され、ＣＭ
ＯＳレベルの信号が取り出される出力端ＴＯにエミッタ
が接続され、ベースが第１ｐＭＯＳトランジスタＰ２の
ドレインに接続された第１ＮＰＮトランジスタＱ６と、
コレクタが出力端ＴＯに接続され、エミッタが第２電源
電圧供給線ＶＥＥに接続され、ベース電位がＭＯＳトラ
ンジスタ回路Ｐ３、Ｎ３、Ｎ４により制御される第２Ｎ
ＰＮトランジスタＱ７と、を有する。

【００１３】上記第１発明及び第２発明の第３態様で
は、例えば図１に示す如く、ＥＣＬ回路３０は、ＥＣＬ
レベルの信号が入力端に供給され、該入力端の電位と参
照電位ＶＢＢ１との差の正負に応答して該信号の電位の
論理振幅を増幅させこれを出力端から取り出す電流スイ
ッチ回路３２と、ベースが電流スイッチ回路３２の該出
力端に接続され、コレクタが第１電源電圧供給線ＶＣＣ
に接続され、エミッタがＥＣＬ回路３０の出力端とされ
た第３ＮＰＮトランジスタＱ１を有するエミッタホロア
回路３３と、を有する。

【００１４】第３発明の半導体集積回路では、例えば図
１に示す如く、上記ＥＣＬ／ＣＭＯＳレベル変換回路１
０と、ＥＣＬ／ＣＭＯＳレベル変換回路１０の出力端に
論理信号入力端が接続された一般のＣＭＯＳ回路２０
と、を１チップ内に有する。上記第３発明の第１態様で
は、例えば図５に示す如く、上記構成にさらに、ＥＣＬ
／ＣＭＯＳレベル変換回路１０Ａの入力端に論理信号出
力端が接続された一般のＥＣＬ回路６０を１チップ内に
有する。

【００１５】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図１は、ＥＣＬ／ＣＭＯＳレベル変換回
路１０が適用された半導体集積回路を示す。この半導体
集積回路は、半導体集積回路の外部入力端子ＴＩに供給
されるＥＣＬレベルの入力電圧ＶＩを、論理反転したＣ
ＭＯＳレベルの出力電圧ＶＯに変換して出力端ＴＯから
取り出すＥＣＬ／ＣＭＯＳレベル変換回路１０と、この
出力電圧ＶＯが供給される一般の内部ＣＭＯＳ回路２０
とを備えている。図１では簡単化のために、ＥＣＬ／Ｃ
ＭＯＳレベル変換回路１０は１入力分のみを表してい
る。

【００１６】ＥＣＬ／ＣＭＯＳレベル変換回路１０は、
Ｂｉ−ＣＭＯＳ回路であり、一対の電源電圧供給線ＶＣ
ＣとＶＥＥとの間に接続されて構成された、前段のＥＣ
Ｌ回路３０と中段のＣＭＯＳ回路４０と後段のプッシュ
プル回路５０とからなる。電源電圧供給線ＶＣＣ及びＶ
ＥＥはそれぞれ例えば、０Ｖ及び−５．０Ｖである。Ｅ
ＣＬ回路３０は、周知の構成であり、前段のレベルシフ
ト回路３１と、中段の電流スイッチ回路３２と、後段の
エミッタフォロア回路３３とからなり、バッファゲート
及び論理振幅増幅回路として機能する。

【００１７】レベルシフト回路３１は、静電保護用のダ
イオードＤ２及びＤ３と、ベースが外部入力端子ＴＩに
接続されたＮＰＮトランジスタＱ２と、レベルシフト用
ダイオードＤ４と、電流制限用抵抗Ｒ２とからなる。電
流スイッチ回路３２は、差動増幅回路であり、一対の互
いに抵抗値が等しい負荷抵抗Ｒ３及びＲ４と、一対のＮ
ＰＮトランジスタＱ３及びＱ４と、ベースに定電位ＶＧ
Ｓ、例えば−３．８Ｖが加えられて定電流源として働く
ＮＰＮトランジスタＱ５と、電流制限用抵抗Ｒ５とから
なる。

【００１８】入力電圧ＶＩは、例えば図２に示す如く、
高レベルのとき−０．９Ｖ、低レベルのとき−１．７Ｖ
であり、以下簡単化のために、このような２値電位をま
とめて−０．９／−１．７Ｖと表記する。ＮＰＮトラン
ジスタＱ３のベース電位は、ＮＰＮトランジスタＱ２の
ベース・エミッタ間電圧約０．８ＶとダイオードＤ４の
端子間電圧約０．８Ｖとの和だけ入力電圧ＶＩより低下
した−２．５／−３．３Ｖとなる。そこで、ＮＰＮトラ
ンジスタＱ４のベースには、これら−２．５Ｖと−３．
３Ｖの間の中央値ＶＢＢ１＝−２．９Ｖが加えられる。

【００１９】エミッタフォロア回路３３は、ＮＰＮトラ
ンジスタＱ１と、抵抗Ｒ１とからなり、ＮＰＮトランジ
スタＱ１は、そのコレクタ、ベース及びエミッタがそれ
ぞれ電源電圧供給線ＶＣＣ、ＮＰＮトランジスタＱ４の
コレクタ及び抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他
端は、電源電圧供給線ＶＥＥに接続されている。ＮＰＮ
トランジスタＱ１のベ−ス電位ＶＡは、ＮＰＮトランジ
スタＱ３のベース電位とＮＰＮトランジスタＱ４のベー
ス電位との差の正負に応答して、例えば０／−２．２Ｖ
となる。ＮＰＮトランジスタＱ１のエミッタ電位ＶＢ
は、ベース電位ＶＡより約０．８Ｖ低下した−０．８／
−３．０Ｖとなる。

【００２０】プッシュプル回路５０は、周知の構成であ
り、入力電圧ＶＩの高／低レベルに応じてＥＣＬ／ＣＭ
ＯＳレベル変換回路１０の出力端ＴＯを電源電圧供給線
ＶＥＥ／ＶＣＣと導通させるためのものであり、ＮＰＮ
トランジスタＱ６とＱ７とからなる。ＮＰＮトランジス
タＱ６は、出力端ＴＯと電源電圧供給線ＶＣＣとの間を
オン／オフするためのものであり、そのコレクタ及びエ
ミッタがそれぞれ電源電圧供給線ＶＣＣ及び出力端ＴＯ
に接続されている。ＮＰＮトランジスタＱ７は、出力端
ＴＯと電源電圧供給線ＶＥＥとの間をオン／オフするた
めのものであり、そのコレクタ及びエミッタがそれぞれ
出力端ＴＯ及び電源電圧供給線ＶＥＥに接続されてい
る。

【００２１】ＣＭＯＳ回路４０は、前段の第１制御回路
４１と、後段の第２制御回路４２とからなる。第２制御
回路４２は周知の構成であるが、第１制御回路４１は本
発明特有の構成である。第２制御回路４２は、ＮＰＮト
ランジスタＱ６及びＱ７のオン／オフを制御するための
ものであり、ｐＭＯＳトランジスタＰ２及びＰ３と、ｎ
ＭＯＳトランジスタＮ２、Ｎ３及びＮ４とからなる。

【００２２】ｎＭＯＳトランジスタＮ３は、出力端ＴＯ
とＮＰＮトランジスタＱ７のベースとの間をオン／オフ
するためのものであり、そのドレインが出力端ＴＯに接
続され、ソースがＮＰＮトランジスタＱ７のベースに接
続されている。ｎＭＯＳトランジスタＮ４は、ＮＰＮト
ランジスタＱ７のベースと電源電圧供給線ＶＥＥとの間
をオン／オフするためのものであり、そのドレインがＮ
ＰＮトランジスタＱ７のベースに接続され、ソースが電
源電圧供給線ＶＥＥに接続されている。ｐＭＯＳトラン
ジスタＰ２は、ＮＰＮトランジスタＱ６のベース及びｎ
ＭＯＳトランジスタＮ４のゲートと電源電圧供給線ＶＣ
Ｃとの間をオン／オフするためのものであり、そのソー
スが電源電圧供給線ＶＣＣに接続され、ドレインがＮＰ
ＮトランジスタＱ６のベース及びｎＭＯＳトランジスタ
Ｎ４のゲートに接続されている。ｎＭＯＳトランジスタ
Ｎ２は、ＮＰＮトランジスタＱ６のベースと電源電圧供
給線ＶＥＥとの間をオン／オフするためのものであり、
そのドレインがＮＰＮトランジスタＱ６のベースに接続
され、ソースが電源電圧供給線ＶＥＥに接続されてい
る。ｐＭＯＳトランジスタＰ３は、ＮＰＮトランジスタ
Ｑ６がオンのときに電源電圧供給線ＶＣＣと出力端ＴＯ
の間を、ＮＰＮトランジスタＱ６に対しバイバスさせ
て、出力端ＶＯの電位をよりシフトアップするためのも
のであり、そのソースが電源電圧供給線ＶＣＣに接続さ
れ、ドレインが出力端ＴＯに接続されている。

【００２３】第１制御回路４１は、第２制御回路４２の
ＭＯＳトランジスタのオン／オフを制御するためのもの
であり、ｐＭＯＳトランジスタＰ1 とｎＭＯＳトランジ
スタＮ１とからなる。ｎＭＯＳトランジスタＮ１は、ｎ
ＭＯＳトランジスタＮ２と共にカレントミラー回路を構
成して、ｎＭＯＳトランジスタＮ２のドレイン・ソース
間に流れる電流をｎＭＯＳトランジスタＮ１のドレイン
・ソース間に流れる電流と比例させるためのものであ
り、そのドレインとゲートとの間が接続され、このゲー
トがｎＭＯＳトランジスタＮ２及びＮ３の両ゲートに接
続され、ソースが電源電圧供給線ＶＥＥに接続されてい
る。ｐＭＯＳトランジスタＰ１は、ＮＰＮトランジスタ
Ｑ１のエミッタ電位ＶＢの高／低レベルに応答してＮＰ
ＮトランジスタＱ１のエミッタとｎＭＯＳトランジスタ
Ｎ１のドレインとの間をオン／オフするためのものであ
り、そのソース及ドレインがそれぞれＮＰＮトランジス
タＱ１のエミッタ及びｎＭＯＳトランジスタＮ１のドレ
インに接続されている。ＮＰＮトランジスタＱ１のエミ
ッタは、ｐＭＯＳトランジスタＰ２及びＰ３の両ゲート
にも接続されている。ｐＭＯＳトランジスタＰ１のゲー
トには、このオン／オフのために、定電位、例えば定電
位ＶＢＢ１と同一の電位−２．９Ｖが印加されている。

【００２４】電位ＶＢが高レベル、すなわち−０．８Ｖ
で、ｐＭＯＳトランジスタＰ１がオンのとき、ｎＭＯＳ
トランジスタＮ１のゲート電位ＶＤは、−０．８ＲＰ１
／（ＲＰ１＋ＲＮ１）となる。ここに、ＲＰ１及びＮＰ
１はそれぞれｐＭＯＳトランジスタＰ１及びｎＭＯＳト
ランジスタＮ１のオン抵抗である。電位ＶＢが低レベ
ル、すなわち−３．０Ｖで、ｐＭＯＳトランジスタＰ１
がオフのとき、ＶＤ＝ＶＥＥ＋ＶＴＨとなる。ここに、
ＶＴＨは、図１に示すｎＭＯＳトランジスタＮ１の接続
状態で、ｎＭＯＳトランジスタＮ１がオンからオフに遷
移するしきい電圧、例えば０．７Ｖである。電位ＶＤ
は、図２に示す如く、例えば−２．５／−４．２Ｖとな
る。

【００２５】ｎＭＯＳトランジスタＮ２のゲート・ソー
ス間の電圧ＶＤ−ＶＥＥ＝ＶＴＨは、電源電圧供給線Ｖ
ＥＥの電位が変動しても一定であるので、電源電圧供給
線ＶＥＥの電位変動による第２制御回路４２の誤動作、
すなわちＥＣＬ／ＣＭＯＳレベル変換回路１０の誤動作
を防止することができる。入力電圧ＶＩが低レベルから
高レベルに遷移し、これに応答して電位ＶＢ及びＶＤが
低レベルから高レベルに遷移したとき、ｐＭＯＳトラン
ジスタＰ２及びＰ３はオフとなり、ｎＭＯＳトランジス
タＮ２及びＮ３はオンとなる。これにより、ＮＰＮトラ
ンジスタＱ６のベース及びｎＭＯＳトランジスタＮ４の
ゲートが共にｎＭＯＳトランジスタＮ２を通って電源電
圧供給線ＶＥＥと導通され、ＮＰＮトランジスタＱ６及
びｎＭＯＳトランジスタＮ４がオフになる。したがっ
て、高レベルであった出力電圧ＶＯにより、ＮＰＮトラ
ンジスタＱ７がオンになって、出力電圧ＶＯが低レベル
に遷移する。

【００２６】上記と逆に、入力電圧ＶＩが高レベルから
低レベルに遷移し、これに応答して電位ＶＢ及びＶＤが
高レベルから低レベルに遷移したとき、ｐＭＯＳトラン
ジスタＰ２及びＰ３はオンとなり、ｎＭＯＳトランジス
タＮ２及びＮ３はオフとなる。これにより、ＮＰＮトラ
ンジスタＱ６のベース及びｎＭＯＳトランジスタＮ４の
ゲートが共にｐＭＯＳトランジスタＰ２を通って電源電
圧供給線ＶＣＣと導通され、ＮＰＮトランジスタＱ６及
びｎＭＯＳトランジスタＮ４がオンとなり、ＮＰＮトラ
ンジスタＱ７がオフとなる。したがって、出力端ＴＯが
ｐＭＯＳトランジスタＰ３及びＮＰＮトランジスタＱ６
を介して電源電圧供給線ＶＣＣと導通され、出力電圧Ｖ
Ｏが高レベルに遷移する。

【００２７】上述の如く、ｎＭＯＳトランジスタＮ１の
ドレイン・ソース間に流れる電流がｎＭＯＳトランジス
タＮ２のドレイン・ソース間に流れる電流と比例し（ｎ
ＭＯＳトランジスタＮ１とＮ２のサイズが同一のとき、
比例定数が１）、かつ、電位ＶＢが低レベルのときｐＭ
ＯＳトランジスタＰ１がオフとなってｎＭＯＳトランジ
スタＮ１には電流が流れないので、ｎＭＯＳトランジス
タＮ２に電流が流れず、ｎＭＯＳトランジスタＮ３にも
同様に電流が流れない。したがって、電位ＶＢが低レベ
ルのときに電源電圧供給線ＶＣＣから第２制御回路４２
を通って電源電圧供給線ＶＥＥへ流れる貫通電流が０と
なり、第２制御回路４２の消費電力、すなわちＥＣＬ／
ＣＭＯＳレベル変換回路１０の消費電力を従来よりも低
減することができる。

【００２８】図２は、図１の回路の動作を示す、シミュ
ーレーション結果の波形図であり、これに対し、図３
は、図１中のエミッタフォロア回路３３及び第１制御回
路４１を図６に示す回路で置き換えた構成のＥＣＬ／Ｃ
ＭＯＳレベル変換回路の動作を示す、シミューレーショ
ン結果の波形図である。図２及び図３から明らかなよう
に、本実施例の出力電圧ＶＯの方が、従来例のそれより
も論理振幅が大きく、よ安定している。

【００２９】［第２実施例］図４は、第２実施例のＥＣ
Ｌ／ＣＭＯＳレベル変換回路の、図１の構成と異なる部
分を示す。この回路では、ＮＰＮトランジスタＱ１のベ
ースをレベルシフト用ダイオードＤ１のアノードに接続
し、ダイオードＤ１のカソードを抵抗Ｒ１の一端に接続
し、ｐＭＯＳトランジスタＰ１のソースをダイオードＤ
１のカソードに接続している。他の点は、図１に示す構
成と同一である。

【００３０】この第２実施例は、図４中に示すように、
ＮＰＮトランジスタＱ１のベース電位が図１中に示すも
のよりも比較的高いときに利用される。 ［第３実施例］図５は、第３実施例の半導体集積回路を
示す。この半導体集積回路は、例えばワンチップＭＰＵ
であり、特に高速動作が要求されるＣＰＵ部がＥＣＬ回
路６０で構成され、特に低消費電力化が要求される周辺
回路部がＣＭＯＳ回路で構成され、これら両回路の間に
ＥＣＬ／ＣＭＯＳレベル変換回路１０Ａが接続されてい
る。ＥＣＬ／ＣＭＯＳレベル変換回路は、図１に示すＥ
ＣＬ／ＣＭＯＳレベル変換回路１０において、ダイオー
ドＤ２及びＤ３を除いた構成となっている。

【００３１】なお、本発明には他にも種々の変形例が含
まれる。例えば、図１中のＣＭＯＳ回路４０は、ｐＭＯ
ＳトランジスタＰ３を除去した構成であってもよい。ま
た、ＥＣＬ回路に対する入力を互いに相補的な一対の電
圧ＶＩ及び＊ＶＩとし、電圧＊ＶＩに対するレベルシフ
ト回路をＥＣＬ回路３０に追加し、その出力をＮＰＮト
ランジスタＱ４のベースに加える構成であってもよい。
また、ＮＰＮトランジスタＱ１のベースをＮＰＮトラン
ジスタＱ３のコレクタに接続した構成であってもよい。
さらに、プッシュプル回路５０はＮＰＮトランジスタＱ
６又は／及びＱ７の代わりにＰＮＰトランジスタを用い
た構成で合ってもよい。

【００３２】

【発明の効果】以上説明した如く、本発明に係るＥＣＬ
／ＣＭＯＳレベル変換回路及びこれを含む半導体集積回
路によれば、消費電力を低減でき、かつ、電源電圧変動
による誤動作を防止することができるＥＣＬ回路の出力
端の電位が低レベルで、第２ｐＭＯＳトランジスタがオ
フのとき、第１ｎＭＯＳトランジスタのゲート・ソース
間の電圧は、第２電源電圧供給線の電位が変動しても一
定であるので、第２電源電圧供給線の電位変動による第
２制御回路の誤動作、すなわちＥＣＬ／ＣＭＯＳレベル
変換回路の誤動作を防止することができ、また、第２ｎ
ＭＯＳトランジスタのドレイン・ソース間に流れる電流
と第１ｎＭＯＳトランジスタのドレイン・ソース間に流
れる電流とが同一になり、かつ、ＥＣＬ回路の出力端の
電位が低レベルのとき第２ｐＭＯＳトランジスタがオフ
となって第２ｎＭＯＳトランジスタには電流が流れない
ので、第１ｎＭＯＳトランジスタに電流が流れず、した
がって、ＥＣＬ回路の出力端の電位が低レベルのときに
第１電源電圧供給線から第２制御回路を通って第２電源
電圧供給線へ流れる貫通電流が０となり、第２制御回路
の消費電力、すなわちＥＣＬ／ＣＭＯＳレベル変換回路
の消費電力を従来よりも低減することができるという優
れた効果を奏し、半導体集積回路の信頼性向上及び低消
費電力化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第１実施例のＥＣＬ／ＣＭＯＳレベル
変換回路が適用された半導体集積回路を示す図である。

【図２】図１の回路の動作を示す波形図である。

【図３】図６の回路を用いた、図１に対応した回路の動
作を示す波形図である。

【図４】本発明の第２実施例のＥＣＬ／ＣＭＯＳレベル
変換回路の、図１の構成と異なる部分を示す図である。

【図５】本発明の第３実施例の半導体集積回路を示す図
である。

【図６】従来のＥＣＬ／ＣＭＯＳレベル変換回路の問題
部分を示す図である。

【符号の説明】

１０、１０Ａ ＥＣＬ／ＣＭＯＳレベル変換回路 ２０ 内部ＣＭＯＳ回路 ３０ ＥＣＬ回路 ３１ レベルシフト回路 ３２ 電流スイッチ回路 ３３ エミッタフォロア回路 ４０ ＣＭＯＳ回路 ４１ 第１制御回路 ４２ 第２制御回路 ５０ プッシュプル回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＥＣＬレベルの信号（ＶＩ）が入力端
   （ＴＩ）に供給され、該信号の電位の論理振幅を増幅さ
   せてこれを出力端から取り出すＥＣＬ回路（３０）と、 ＣＭＯＳレベルの信号（ＶＯ）が取り出される出力端
   （ＴＯ）と第１電源電圧供給線（ＶＣＣ）との間に接続
   されたスイッチング用第１バイポーラトランジスタ（Ｑ
   ６）と、該第１電源電圧供給線より電位が低い第２電源
   電圧供給線（ＶＥＥ）と該出力端との間に接続されたス
   イッチング用第２バイポーラトランジスタ（Ｑ７）とを
   有するプッシュプル回路（５０）と、 該ＥＣＬ回路の該出力端の電位に応答して、該第１及び
   第２のバイポーラトランジスタのオン／オフを制御する
   ＣＭＯＳ回路（４０）とを有し、 該ＣＭＯＳ回路は、第１制御回路（４１）と第２制御回
   路（４２）とを有し、 該第２制御回路（４２）は、 ソースが該第１電源電圧供給線に接続され、ドレインが
   該第１バイポーラトランジスタのベースに接続された第
   １ｐＭＯＳトランジスタ（Ｐ２）と、 ドレインが該第１バイポーラトランジスタのベースに接
   続され、ソースが該第２電源電圧供給線に接続された第
   １ｎＭＯＳトランジスタ（Ｎ２）と、 該第１バイポーラトランジスタのオン／オフと逆にオフ
   ／オンさせるＭＯＳトランジスタ回路（Ｐ３、Ｎ３、Ｎ
   ４）とを有するＥＣＬ／ＣＭＯＳレベル変換回路及びこ
   れを含む半導体集積回路において、 該第１制御回路（４１）は、 ソースが該ＥＣＬ回路の該出力端に接続され、ゲート
   に、該ＥＣＬ回路の該出力端の高／低レベルに応答して
   オン／オフさせるための一定電位（ＶＢＢ２）が印加さ
   れる第２ｐＭＯＳトランジスタ（Ｐ１）と、 ドレインが該第２ｐＭＯＳトランジスタのドレインに接
   続され、ゲートが該ドレイン及び該第１ｎＭＯＳトラン
   ジスタの該ゲートに接続され、ソースが該第２電源電圧
   供給線に接続された第２ｎＭＯＳトランジスタ（Ｎ１）
   と、 を有することを特徴とするＥＣＬ／ＣＭＯＳレベル変換
   回路。
2. 【請求項２】 ＥＣＬレベルの信号（ＶＩ）が入力端
   （ＴＩ）に供給され、該信号の電位の論理振幅を増幅さ
   せてこれを第１出力端及び第２出力端としてのダイオー
   ド（Ｄ１）のアノード及びカソードから取り出すＥＣＬ
   回路（３０）と、 ＣＭＯＳレベルの信号（ＶＯ）が取り出される出力端
   （ＴＯ）と第１電源電圧供給線（ＶＣＣ）との間に接続
   されたスイッチング用第１バイポーラトランジスタ（Ｑ
   ６）と、該第１電源電圧供給線より電位が低い第２電源
   電圧供給線（ＶＥＥ）と該出力端との間に接続されたス
   イッチング用第２バイポーラトランジスタ（Ｑ７）とを
   有するプッシュプル回路（５０）と、 該ＥＣＬ回路の該出力端の電位に応答して、該第１及び
   第２のバイポーラトランジスタのオン／オフを制御する
   ＣＭＯＳ回路（４０）とを有し、 該ＣＭＯＳ回路は、第１制御回路（４１）と第２制御回
   路（４２）とを有し、 該第２制御回路（４２）は、 ソースが該第１電源電圧供給線に接続され、ドレインが
   該第１バイポーラトランジスタのベースに接続された第
   １ｐＭＯＳトランジスタ（Ｐ２）と、 ドレインが該第１バイポーラトランジスタのベースに接
   続され、ソースが該第２電源電圧供給線に接続された第
   １ｎＭＯＳトランジスタ（Ｎ２）と、 該第１バイポーラトランジスタのオン／オフと逆にオフ
   ／オンさせるＭＯＳトランジスタ回路（Ｐ３、Ｎ３、Ｎ
   ４）とを有するＥＣＬ／ＣＭＯＳレベル変換回路及びこ
   れを含む半導体集積回路において、 該第１制御回路（４１）は、 ソースが該ＥＣＬ回路の該第１出力端に接続され、ゲー
   トに、該ＥＣＬ回路の該第２出力端の高／低レベルに応
   答してオン／オフさせるための一定電位（ＶＢＢ２）が
   印加される第２ｐＭＯＳトランジスタ（Ｐ１）と、 ドレインが該ＥＣＬ回路の該第２出力端に接続され、ゲ
   ートが該ドレイン及び該第１ｎＭＯＳトランジスタの該
   ゲートに接続され、ソースが該第２電源電圧供給線に接
   続された第２ｎＭＯＳトランジスタ（Ｎ１）と、 を有することを特徴とするＥＣＬ／ＣＭＯＳレベル変換
   回路。
3. 【請求項３】 前記ＭＯＳトランジスタ回路（Ｐ３、Ｎ
   ３、Ｎ４）は、 ドレインが前記プッシュプル回路（５０）の前記出力端
   （ＴＯ）に接続され、ソースが前記第２バイポーラトラ
   ンジスタ（Ｑ７）のベースに接続された第３ｎＭＯＳト
   ランジスタ（Ｎ３）と、 ドレインが該第２バイポーラトランジスタのベースに接
   続され、ゲートが前記第１ｐＭＯＳトランジスタ（Ｐ
   ２）のドレインに接続され、ソースが前記第２電源電圧
   供給線（ＶＥＥ）に接続された第４ｎＭＯＳトランジス
   タ（Ｎ４）と、 を有することを特徴とする請求項１又は２記載のＥＣＬ
   ／ＣＭＯＳレベル変換回路。
4. 【請求項４】 前記プッシュプル回路（５０）は、 コレクタが前記第１電源電圧供給線（ＶＣＣ）に接続さ
   れ、前記ＣＭＯＳレベルの信号（ＶＯ）が取り出される
   前記出力端（ＴＯ）にエミッタが接続され、ベースが前
   記第１ｐＭＯＳトランジスタ（Ｐ２）の前記ドレインに
   接続された第１ＮＰＮトランジスタ（Ｑ６）と、 コレクタが該出力端に接続され、エミッタが前記第２電
   源電圧供給線（ＶＥＥ）に接続され、ベースの電位
   （Ｖ）が前記ＭＯＳトランジスタ回路（Ｐ３、Ｎ３、Ｎ
   ４）により制御される第２ＮＰＮトランジスタ（Ｑ７）
   と、 を有することを特徴とする請求項１乃至３のいずれか１
   つに記載のＥＣＬ／ＣＭＯＳレベル変換回路。
5. 【請求項５】 前記ＥＣＬ回路（３０）は、 ＥＣＬレベルの信号が入力端に供給され、該入力端の電
   位と参照電位（ＶＢＢ１）との差の正負に応答して該信
   号の電位の論理振幅を増幅させこれを出力端から取り出
   す電流スイッチ回路（３２）と、 ベースが該電流スイッチ回路の該出力端に接続され、コ
   レクタが前記第１電源電圧供給線（ＶＣＣ）に接続さ
   れ、エミッタが該ＥＣＬ回路の前記出力端とされた第３
   ＮＰＮトランジスタ（Ｑ１）を有するエミッタホロア回
   路（３３）と、 を有することを特徴とする請求項１乃至４のいずれか１
   つに記載のＥＣＬ／ＣＭＯＳレベル変換回路。
6. 【請求項６】 前記１乃至５のいずれか１つに記載のＥ
   ＣＬ／ＣＭＯＳレベル変換回路（１０）と、 該ＥＣＬ／ＣＭＯＳレベル変換回路の出力端である前記
   プッシュプル回路（５０）の前記出力端に論理信号入力
   端が接続された一般のＣＭＯＳ回路（２０）と、 を１チップ内に有することを特徴とする半導体集積回
   路。
7. 【請求項７】 請求項６にさらに、 前記ＥＣＬ／ＣＭＯＳレベル変換回路の入力端である前
   記ＥＣＬ回路（３０）の入力端に論理信号出力端が接続
   された一般のＥＣＬ回路（６０）、 を上記１チップ内に有することを特徴とする半導体集積
   回路。