JPH0766730A - デルタ・シグマ変調型ａ／ｄ変換器 - Google Patents
デルタ・シグマ変調型ａ／ｄ変換器Info
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- JPH0766730A JPH0766730A JP20941793A JP20941793A JPH0766730A JP H0766730 A JPH0766730 A JP H0766730A JP 20941793 A JP20941793 A JP 20941793A JP 20941793 A JP20941793 A JP 20941793A JP H0766730 A JPH0766730 A JP H0766730A
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Abstract
(57)【要約】
【目的】 アナログ入力信号を積分器で積分し閾値と比
較して得た１ビットデータをフィルタにより平均化して
所定周波数帯域内成分のみを通過させ、該１ビットデー
タを対応するアナログ信号に変換して該入力信号に対し
て減算し該積分器に与えるデルタ・シグマ変調型Ａ／Ｄ
変換器に関し、最終的なディジタル出力信号中に回路ド
リフトによるノイズが含まれないようにする。 【構成】 平均化フィルタの出力値のパワーを求め、こ
のパワーが該フィルタの遮断周波数帯域内でドリフトに
よるノイズを含まないことを示す閾値以下となるように
コンパレータのクロック周波数を上昇させる。
較して得た１ビットデータをフィルタにより平均化して
所定周波数帯域内成分のみを通過させ、該１ビットデー
タを対応するアナログ信号に変換して該入力信号に対し
て減算し該積分器に与えるデルタ・シグマ変調型Ａ／Ｄ
変換器に関し、最終的なディジタル出力信号中に回路ド
リフトによるノイズが含まれないようにする。 【構成】 平均化フィルタの出力値のパワーを求め、こ
のパワーが該フィルタの遮断周波数帯域内でドリフトに
よるノイズを含まないことを示す閾値以下となるように
コンパレータのクロック周波数を上昇させる。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
にデルタ・シグマ変調型のＡ／Ｄ変換器に関するもので
ある。
にデルタ・シグマ変調型のＡ／Ｄ変換器に関するもので
ある。
【０００２】例えば、ＩＳＤＮにおける伝送装置の受信
側においては、回路実装規模が小さくなる事が好まし
く、このことから１ピン構造のデルタ・シグマ変調型Ａ
／Ｄ変換器が注目されている。
側においては、回路実装規模が小さくなる事が好まし
く、このことから１ピン構造のデルタ・シグマ変調型Ａ
／Ｄ変換器が注目されている。
【０００３】
【従来の技術】図７は従来より知られているデルタ・シ
グマ変調型のＡ／Ｄ変換器の基本構成を示したもので、
１はアナログ入力信号を積分する積分器（増幅器）、２
はこの積分器１の出力値を閾値ＶC（例えば０．５Ｖ）
と比較して１ビットデータを出力するコンパレータ、３
はコンパレータ２からの１ビットデータを平均化して所
定周波数帯域内の成分のみを通過させる平均化フィルタ
（ローパスフィルタ）、４はコンパレータ２からの１ビ
ットデータを対応するアナログ信号に変換する１ビット
Ｄ／Ａ変換器、５は１ビットＤ／Ａ変換器４からのアナ
ログ信号を入力信号ＡINに対して減算し積分器１に与え
る減算器、そしてＣＫＯはコンパレータ２の為のクロッ
ク信号ＣＫを発生する為のクロック発生器である。
グマ変調型のＡ／Ｄ変換器の基本構成を示したもので、
１はアナログ入力信号を積分する積分器（増幅器）、２
はこの積分器１の出力値を閾値ＶC（例えば０．５Ｖ）
と比較して１ビットデータを出力するコンパレータ、３
はコンパレータ２からの１ビットデータを平均化して所
定周波数帯域内の成分のみを通過させる平均化フィルタ
（ローパスフィルタ）、４はコンパレータ２からの１ビ
ットデータを対応するアナログ信号に変換する１ビット
Ｄ／Ａ変換器、５は１ビットＤ／Ａ変換器４からのアナ
ログ信号を入力信号ＡINに対して減算し積分器１に与え
る減算器、そしてＣＫＯはコンパレータ２の為のクロッ
ク信号ＣＫを発生する為のクロック発生器である。
【０００４】このようなデルタ・シグマ変調型Ａ／Ｄコ
ンバータの動作を図８及び図９に示した数値例により説
明する。
ンバータの動作を図８及び図９に示した数値例により説
明する。
【０００５】今、説明を簡単にするためアナログ入力信
号ＡIN＝０〔Ｖ〕とすると、図８に示すように、クロッ
クＣＫの数が「１」であるとき、即ち初期状態において
は、減算器５の出力信号Ｖ１は出力されず、従って、積
分器２の出力信号Ｖ２も“０”となる。この為、コンパ
レータ２の入力端子Ｐにおいては閾値ＶCより低い電圧
が入力されるため、その出力端子ＯからはＬレベルの出
力信号ＤＩが発生され平均化フィルタ３及び１ビットＤ
／Ａ変換器４に送られる。
号ＡIN＝０〔Ｖ〕とすると、図８に示すように、クロッ
クＣＫの数が「１」であるとき、即ち初期状態において
は、減算器５の出力信号Ｖ１は出力されず、従って、積
分器２の出力信号Ｖ２も“０”となる。この為、コンパ
レータ２の入力端子Ｐにおいては閾値ＶCより低い電圧
が入力されるため、その出力端子ＯからはＬレベルの出
力信号ＤＩが発生され平均化フィルタ３及び１ビットＤ
／Ａ変換器４に送られる。
【０００６】１ビットＤ／Ａ変換器４においては、コン
パレータ２からの出力信号ＤＩがＨレベルのときには＋
１〔Ｖ〕が出力信号ＡOとして発生され、出力信号ＤＩ
がＬレベルの時には−１〔Ｖ〕が出力信号ＡOとして発
生され、減算器５に与えられる。
パレータ２からの出力信号ＤＩがＨレベルのときには＋
１〔Ｖ〕が出力信号ＡOとして発生され、出力信号ＤＩ
がＬレベルの時には−１〔Ｖ〕が出力信号ＡOとして発
生され、減算器５に与えられる。
【０００７】上記の例では、コンパレータ２の出力信号
ＤＩはＬレベルであったので、Ｄ／Ａ変換器４の出力信
号ＡOは−１〔Ｖ〕となって減算器５に与えられる。
ＤＩはＬレベルであったので、Ｄ／Ａ変換器４の出力信
号ＡOは−１〔Ｖ〕となって減算器５に与えられる。
【０００８】次のクロック（クロック数＝２）の時に
は、減算器５のアナログ入力信号ＡINが０〔Ｖ〕であり
且つＤ／Ａ変換器４からの出力信号ＡOが−１〔Ｖ〕で
あるので、減算器５の出力信号Ｖ１は１〔Ｖ〕となって
積分器１に与えられる。従って、積分器２の出力信号Ｖ
２もこれに対応した電圧１〔Ｖ〕となり、コンパレータ
２においてはその閾値ＶCより大きくなる為、出力端子
Ｏにおける出力信号ＤＩはＨレベルとなる。これによ
り、Ｄ／Ａ変換器４における出力信号ＡOは＋１〔Ｖ〕
となって減算器５に与えられる。
は、減算器５のアナログ入力信号ＡINが０〔Ｖ〕であり
且つＤ／Ａ変換器４からの出力信号ＡOが−１〔Ｖ〕で
あるので、減算器５の出力信号Ｖ１は１〔Ｖ〕となって
積分器１に与えられる。従って、積分器２の出力信号Ｖ
２もこれに対応した電圧１〔Ｖ〕となり、コンパレータ
２においてはその閾値ＶCより大きくなる為、出力端子
Ｏにおける出力信号ＤＩはＨレベルとなる。これによ
り、Ｄ／Ａ変換器４における出力信号ＡOは＋１〔Ｖ〕
となって減算器５に与えられる。
【０００９】このようにしてクロック数が順次増える毎
に、コンパレータ２の出力は図示の如くＬレベルとＨレ
ベルを交互に繰り返し、同様に１ビットＤ／Ａ変換器４
の出力信号ＡOも−１〔Ｖ〕と＋１〔Ｖ〕を繰り返すこ
ととなる（図９参照）。
に、コンパレータ２の出力は図示の如くＬレベルとＨレ
ベルを交互に繰り返し、同様に１ビットＤ／Ａ変換器４
の出力信号ＡOも−１〔Ｖ〕と＋１〔Ｖ〕を繰り返すこ
ととなる（図９参照）。
【００１０】従って、平均化フィルタ３の出力信号Ｄ
OUT はコンパレータ２の出力信号ＤＩが図８及び図９に
示すようにＬレベルとＨレベルとの間を規則正しく繰り
返すことにより、その平均化クロック数を大きくすれば
大きくする程０〔Ｖ〕に近づく。
OUT はコンパレータ２の出力信号ＤＩが図８及び図９に
示すようにＬレベルとＨレベルとの間を規則正しく繰り
返すことにより、その平均化クロック数を大きくすれば
大きくする程０〔Ｖ〕に近づく。
【００１１】この様に、アナログ入力信号と１クロック
前のディジタル化したデータをＤ／Ａ変換器により再度
アナログに戻した信号との差を積分していくことからデ
ルタ・シグマ変調型Ａ／Ｄ変換器と称されているが、こ
の様な変換動作における量子化ビット数は１ビットと極
端に少ない為、その量子化雑音を低減するために平均化
フィルタ３が用いられており、このフィルタ３で低周波
成分のみを通過させることにより、後続のＦＦＴ解析装
置等（図示せず）においてノイズ成分の少ない正確な解
析が期待出来る。
前のディジタル化したデータをＤ／Ａ変換器により再度
アナログに戻した信号との差を積分していくことからデ
ルタ・シグマ変調型Ａ／Ｄ変換器と称されているが、こ
の様な変換動作における量子化ビット数は１ビットと極
端に少ない為、その量子化雑音を低減するために平均化
フィルタ３が用いられており、このフィルタ３で低周波
成分のみを通過させることにより、後続のＦＦＴ解析装
置等（図示せず）においてノイズ成分の少ない正確な解
析が期待出来る。
【００１２】尚、図８及び図９においてはアナログ入力
信号ＡINが０〔Ｖ〕であるとして説明したが、このアナ
ログ入力信号ＡINが当然変動することにより、コンパレ
ータ２の出力信号ＤＩがＬレベルとＨレベルの繰り返し
ではなく、Ｌレベルが連続して出力されたり或いはＨレ
ベルが連続して出力されたりするようになり、アナログ
入力信号ＡINに応じたディジタル出力信号ＤOUT が平均
化フィルタ３から発生されることとなる。
信号ＡINが０〔Ｖ〕であるとして説明したが、このアナ
ログ入力信号ＡINが当然変動することにより、コンパレ
ータ２の出力信号ＤＩがＬレベルとＨレベルの繰り返し
ではなく、Ｌレベルが連続して出力されたり或いはＨレ
ベルが連続して出力されたりするようになり、アナログ
入力信号ＡINに応じたディジタル出力信号ＤOUT が平均
化フィルタ３から発生されることとなる。
【００１３】
【発明が解決しようとする課題】上記の様なデルタ・シ
グマ変調型Ａ／Ｄ変換器においては、１ビットＤ／Ａコ
ンバータ４がその入力信号ＤＩの論理レベルに応じてダ
イナミックレンジが＋１〔Ｖ〕と−１〔Ｖ〕との間で切
り替わるようになっている状態が理想的動作状態である
が、通常はＬＳＩ化の際に極端な例としてはプラス側に
０．２Ｖの誤差が生じる非理想的な動作状態がある。
グマ変調型Ａ／Ｄ変換器においては、１ビットＤ／Ａコ
ンバータ４がその入力信号ＤＩの論理レベルに応じてダ
イナミックレンジが＋１〔Ｖ〕と−１〔Ｖ〕との間で切
り替わるようになっている状態が理想的動作状態である
が、通常はＬＳＩ化の際に極端な例としてはプラス側に
０．２Ｖの誤差が生じる非理想的な動作状態がある。
【００１４】このため、１ビットＤ／Ａ変換器４の入出
力関係は、Ｈレベル入力に対して＋０．８〔Ｖ〕とな
り、Ｌレベル入力に対して−１．０〔Ｖ〕になる。これ
には、場合によっては積分器自身の誤差も加わる事とな
り、図８に示した理想的な動作例は図１０に示すような
非理想的な動作例となる。
力関係は、Ｈレベル入力に対して＋０．８〔Ｖ〕とな
り、Ｌレベル入力に対して−１．０〔Ｖ〕になる。これ
には、場合によっては積分器自身の誤差も加わる事とな
り、図８に示した理想的な動作例は図１０に示すような
非理想的な動作例となる。
【００１５】即ち、例えば図示の様に初期状態において
は１ビットＤ／Ａ変換器４から−１〔Ｖ〕が出力され、
これによりやはりこの例でも０〔Ｖ〕のアナログ入力信
号Ａ INとの減算により減算器５からの出力信号Ｖ１は１
〔Ｖ〕となって積分器１に与えられ、積分器１からの出
力信号Ｖ２が１〔Ｖ〕となり、コンパレータ２の出力信
号ＤＩはＨレベルとなる。
は１ビットＤ／Ａ変換器４から−１〔Ｖ〕が出力され、
これによりやはりこの例でも０〔Ｖ〕のアナログ入力信
号Ａ INとの減算により減算器５からの出力信号Ｖ１は１
〔Ｖ〕となって積分器１に与えられ、積分器１からの出
力信号Ｖ２が１〔Ｖ〕となり、コンパレータ２の出力信
号ＤＩはＨレベルとなる。
【００１６】そして、このコンパレータ２の出力信号Ｄ
ＩがＨレベルになった時、Ｄ／Ａ変換器４は図８の例と
異なり０．８〔Ｖ〕が出力信号ＡO となるので、これが
減算器５に与えられることにより、減算器５の出力信号
Ｖ１は−０．８〔Ｖ〕となり、以て積分器１の出力電圧
Ｖ２は０．２〔Ｖ〕となる。
ＩがＨレベルになった時、Ｄ／Ａ変換器４は図８の例と
異なり０．８〔Ｖ〕が出力信号ＡO となるので、これが
減算器５に与えられることにより、減算器５の出力信号
Ｖ１は−０．８〔Ｖ〕となり、以て積分器１の出力電圧
Ｖ２は０．２〔Ｖ〕となる。
【００１７】この様にして減算器５の出力信号Ｖ１は＋
１〔Ｖ〕と−０．８〔Ｖ〕とが交互に繰り返され、同様
に１ビットＤ／Ａ変換器４の出力信号も−１〔Ｖ〕と
０．８〔Ｖ〕が交互に繰り返されて出力されるが、積分
器１の出力信号Ｖ２は０→１→０．２→１．２→０．４
〔Ｖ〕……というように変動し、図１１に点線で示すよ
うになる。
１〔Ｖ〕と−０．８〔Ｖ〕とが交互に繰り返され、同様
に１ビットＤ／Ａ変換器４の出力信号も−１〔Ｖ〕と
０．８〔Ｖ〕が交互に繰り返されて出力されるが、積分
器１の出力信号Ｖ２は０→１→０．２→１．２→０．４
〔Ｖ〕……というように変動し、図１１に点線で示すよ
うになる。
【００１８】この図１１より分かることは、積分器１の
出力信号Ｖ２が新たに周期Ｔ１（周波数ｆ１）なる周期
性のドリフトを示していることである。
出力信号Ｖ２が新たに周期Ｔ１（周波数ｆ１）なる周期
性のドリフトを示していることである。
【００１９】そして、この周期性は図２（１）に示すよ
うに平均化フィルタ３の遮断周波数Ｆ以下に存在する場
合にはフィルタ３を通過してしまい、ディジタル出力信
号Ｄ OUT に含まれてしまうこととなる。
うに平均化フィルタ３の遮断周波数Ｆ以下に存在する場
合にはフィルタ３を通過してしまい、ディジタル出力信
号Ｄ OUT に含まれてしまうこととなる。
【００２０】この為、この様なＡ／Ｄ変換器に接続され
るＦＦＴ装置におけるＦＦＴ解析時にノイズ特性が極度
に悪化してしまうという問題があった。
るＦＦＴ装置におけるＦＦＴ解析時にノイズ特性が極度
に悪化してしまうという問題があった。
【００２１】従って本発明は、アナログ入力信号を積分
する積分器と、該積分器の出力値を閾値と比較して１ビ
ットデータを出力するコンパレータと、該１ビットデー
タを平均化して所定周波数帯域内成分のみを通過させる
フィルタと、該１ビットデータを対応するアナログ信号
に変換する１ビットＤ／Ａ変換器と、該１ビットＤ／Ａ
変換器からのアナログ信号を該入力信号に対して減算
し、該積分器に与える減算器とを備えたデルタ・シグマ
変調型Ａ／Ｄ変換器において、最終的なディジタル出力
信号中に回路ドリフトによるノイズが含まれないように
する事を目的とする。
する積分器と、該積分器の出力値を閾値と比較して１ビ
ットデータを出力するコンパレータと、該１ビットデー
タを平均化して所定周波数帯域内成分のみを通過させる
フィルタと、該１ビットデータを対応するアナログ信号
に変換する１ビットＤ／Ａ変換器と、該１ビットＤ／Ａ
変換器からのアナログ信号を該入力信号に対して減算
し、該積分器に与える減算器とを備えたデルタ・シグマ
変調型Ａ／Ｄ変換器において、最終的なディジタル出力
信号中に回路ドリフトによるノイズが含まれないように
する事を目的とする。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るデルタ・シグマ変調型Ａ／Ｄ変換器
は、図１に原理的に示す様に、平均化フィルタ３の出力
値のパワーを求め、このパワーが所定周波数帯域内でド
リフトによるノイズを含まないことを示す閾値以下とな
る様にコンパレータ２の動作クロック周波数を上昇させ
る制御部６を設けたことを特徴とするものである。
め、本発明に係るデルタ・シグマ変調型Ａ／Ｄ変換器
は、図１に原理的に示す様に、平均化フィルタ３の出力
値のパワーを求め、このパワーが所定周波数帯域内でド
リフトによるノイズを含まないことを示す閾値以下とな
る様にコンパレータ２の動作クロック周波数を上昇させ
る制御部６を設けたことを特徴とするものである。
【００２３】上記の場合、制御部６は、パワー演算部と
該パワー演算部の演算結果に応じた出力電圧値を発生す
る電圧発生部と、該出力電圧値に対応した周波数のクロ
ックを発生する電圧制御発振器とで構成する事が出来
る。
該パワー演算部の演算結果に応じた出力電圧値を発生す
る電圧発生部と、該出力電圧値に対応した周波数のクロ
ックを発生する電圧制御発振器とで構成する事が出来
る。
【００２４】更に上記においては、電圧発生部は、ＲＯ
Ｍと該ＲＯＭの出力信号により選択的にアナログ電圧を
発生する抵抗分圧回路とで構成する事が可能である。
Ｍと該ＲＯＭの出力信号により選択的にアナログ電圧を
発生する抵抗分圧回路とで構成する事が可能である。
【００２５】
【作用】本発明では、図２（２）に示すように、図１１
に示した積分器出力の波形の周期Ｔ１を、図１２に示す
ように周期Ｔ２まで収縮させ、これにより図２（２）に
示す如くＤ／Ａ変換器４等によるドリフトのノイズ成分
ｆ１（周期１／Ｄ１）を上昇させ、以て平均化フィルタ
３の遮断周波数Ｆの帯域外へ移動させようとするもので
ある。
に示した積分器出力の波形の周期Ｔ１を、図１２に示す
ように周期Ｔ２まで収縮させ、これにより図２（２）に
示す如くＤ／Ａ変換器４等によるドリフトのノイズ成分
ｆ１（周期１／Ｄ１）を上昇させ、以て平均化フィルタ
３の遮断周波数Ｆの帯域外へ移動させようとするもので
ある。
【００２６】この為、制御部６においては、図１１に示
す様な回路のドリフト状態に基づく周期性成分を検出す
るため、フィルタ３の出力値のパワーを周波数に対応す
るものとして求め、このパワーが平均化フィルタ３の所
定遮断周波数Ｆの帯域内でドリフトによるノイズを含ま
ないことを示す閾値以下となる様にコンパレータ２のク
ロック周波数を上昇させている。
す様な回路のドリフト状態に基づく周期性成分を検出す
るため、フィルタ３の出力値のパワーを周波数に対応す
るものとして求め、このパワーが平均化フィルタ３の所
定遮断周波数Ｆの帯域内でドリフトによるノイズを含ま
ないことを示す閾値以下となる様にコンパレータ２のク
ロック周波数を上昇させている。
【００２７】この様にしてノイズ成分が周波数ｆ１から
ｆ２に高周波化された事により、Ａ／Ｄ変換器出力を利
用するＦＦＴ解析等にノイズ成分が含まれることを回避
する事が出来る。
ｆ２に高周波化された事により、Ａ／Ｄ変換器出力を利
用するＦＦＴ解析等にノイズ成分が含まれることを回避
する事が出来る。
【００２８】
【実施例】図３は本発明に係るデルタ・シグマ変調型Ａ
／Ｄ変換器の実施例を示したもので、この実施例では制
御部６を、平均化フィルタ３からのディジタル出力信号
Ｄ OUT を入力してそのパワーを演算するパワー演算部６
１と、このパワー演算部６１の演算結果（ｎビット）を
入力してコンパレータ２のクロック周波数を設定するた
めの設定電圧ＣＯを発生するクロック周波数設定部６２
と、この設定電圧ＣＯを入力してこれに対応する周波数
ｆCKのクロックＣＫをコンパレータ２に与える電圧制御
発振器（ＶＣＯ）６３とで構成している。尚、その他の
構成は図７に示した従来例と同様であるので説明は省略
する。
／Ｄ変換器の実施例を示したもので、この実施例では制
御部６を、平均化フィルタ３からのディジタル出力信号
Ｄ OUT を入力してそのパワーを演算するパワー演算部６
１と、このパワー演算部６１の演算結果（ｎビット）を
入力してコンパレータ２のクロック周波数を設定するた
めの設定電圧ＣＯを発生するクロック周波数設定部６２
と、この設定電圧ＣＯを入力してこれに対応する周波数
ｆCKのクロックＣＫをコンパレータ２に与える電圧制御
発振器（ＶＣＯ）６３とで構成している。尚、その他の
構成は図７に示した従来例と同様であるので説明は省略
する。
【００２９】次に図３の実施例の特に制御部６における
動作を図４のフローチャートを参照して以下に説明す
る。
動作を図４のフローチャートを参照して以下に説明す
る。
【００３０】まずクロック周波数設定部６２はコンパレ
ータ２の動作用クロック周波数ｆCKを予め初期設定して
おく（ステップＳ１）。
ータ２の動作用クロック周波数ｆCKを予め初期設定して
おく（ステップＳ１）。
【００３１】そして、パワー演算部６１は平均化フィル
タ３のディジタル出力信号ＤOUT をＮ回サンプリングし
て入力する（ステップＳ２）。
タ３のディジタル出力信号ＤOUT をＮ回サンプリングし
て入力する（ステップＳ２）。
【００３２】この様にして取り込んだＮ回分のディジタ
ル出力信号ＤOUT からパワー演算を行う（ステップＳ
３）。
ル出力信号ＤOUT からパワー演算を行う（ステップＳ
３）。
【００３３】そして、パワー演算された値Ｐがその閾値
ＰH を越えているか否かをクロック周波数設定部６２で
判定する（ステップＳ４）。この場合、この閾値ＰH は
図２に示した平均化フィルタ３の遮断周波数Ｆ以下で例
えばＤ／Ａ変換器４による回路ドリフトのノイズを含ま
ないことを示す周波数に対応したパワー閾値を示してい
る。
ＰH を越えているか否かをクロック周波数設定部６２で
判定する（ステップＳ４）。この場合、この閾値ＰH は
図２に示した平均化フィルタ３の遮断周波数Ｆ以下で例
えばＤ／Ａ変換器４による回路ドリフトのノイズを含ま
ないことを示す周波数に対応したパワー閾値を示してい
る。
【００３４】ステップＳ４における判定の結果、パワー
演算結果Ｐが閾値ＰH より大きいことが分かった時に
は、図２（１）に示す様に遮断周波数Ｆ以下に周波数ｆ
１によるノイズ成分が混ざっている事を示しているの
で、クロック周波数設定部６２はこのノイズ成分周波数
ｆ１を遮断周波数Ｆの外側に移動させるため、現在のク
ロック周波数ｆCKにΔｆなる周波数増分を加えてクロッ
クの更新を行う（ステップＳ５）。
演算結果Ｐが閾値ＰH より大きいことが分かった時に
は、図２（１）に示す様に遮断周波数Ｆ以下に周波数ｆ
１によるノイズ成分が混ざっている事を示しているの
で、クロック周波数設定部６２はこのノイズ成分周波数
ｆ１を遮断周波数Ｆの外側に移動させるため、現在のク
ロック周波数ｆCKにΔｆなる周波数増分を加えてクロッ
クの更新を行う（ステップＳ５）。
【００３５】このとき、クロック周波数設定部６２はク
ロック周波数（ｆCK＋Δｆ）に対応する設定電圧ＣＯを
ＶＣＯ６３に与えるので、ＶＣＯ６３はこのクロック周
波数（ｆCK＋Δｆ）を有するクロックＣＫがコンパレー
タ２に与えられることとなる。
ロック周波数（ｆCK＋Δｆ）に対応する設定電圧ＣＯを
ＶＣＯ６３に与えるので、ＶＣＯ６３はこのクロック周
波数（ｆCK＋Δｆ）を有するクロックＣＫがコンパレー
タ２に与えられることとなる。
【００３６】この様に、ステップＳ２〜Ｓ５を繰り返し
た後、パワー演算結果Ｐが閾値ＰH以下になった時には
図２（２）に示す様にノイズ成分周波数ｆ１が遮断周波
数Ｆより高い周波数ｆ２に移動した事が分かるので、こ
の時点でコンパレータ２のクロック周波数を固定する。
た後、パワー演算結果Ｐが閾値ＰH以下になった時には
図２（２）に示す様にノイズ成分周波数ｆ１が遮断周波
数Ｆより高い周波数ｆ２に移動した事が分かるので、こ
の時点でコンパレータ２のクロック周波数を固定する。
【００３７】図５は図３に示したクロック周波数設定部
６２の実施例を示したもので、この実施例では、パワー
演算部６１からのｎビット出力を入力して、それに対応
するｎビット制御信号を出力するＲＯＭ６２１と、この
ＲＯＭ６２１のｎビット出力を受けて所望のクロック設
定電圧ＣＯを発生するための抵抗分圧回路６２２とで構
成されている。
６２の実施例を示したもので、この実施例では、パワー
演算部６１からのｎビット出力を入力して、それに対応
するｎビット制御信号を出力するＲＯＭ６２１と、この
ＲＯＭ６２１のｎビット出力を受けて所望のクロック設
定電圧ＣＯを発生するための抵抗分圧回路６２２とで構
成されている。
【００３８】そして、この抵抗分圧回路６２２は、ＲＯ
Ｍ６２１のｎビット出力によりＯＮ／ＯＦＦ動作するス
イッチＳＷ１〜ＳＷｎと、これらのスイッチＳＷ１〜Ｓ
Ｗｎの固定接点側に共通接続された抵抗Ｒｏと、互いに
直列接続されその接続点と抵抗Ｒｏとの間にスイッチＳ
Ｗ１〜ＳＷｎが接続されている抵抗Ｒ１〜Ｒｎとで構成
されている。更に、抵抗Ｒ１とＲ２との接続点から設定
電圧出力ＣＯを与えてＶＣＯ６３に出力している。
Ｍ６２１のｎビット出力によりＯＮ／ＯＦＦ動作するス
イッチＳＷ１〜ＳＷｎと、これらのスイッチＳＷ１〜Ｓ
Ｗｎの固定接点側に共通接続された抵抗Ｒｏと、互いに
直列接続されその接続点と抵抗Ｒｏとの間にスイッチＳ
Ｗ１〜ＳＷｎが接続されている抵抗Ｒ１〜Ｒｎとで構成
されている。更に、抵抗Ｒ１とＲ２との接続点から設定
電圧出力ＣＯを与えてＶＣＯ６３に出力している。
【００３９】図６は図５に示したＲＯＭ６２１のメモリ
テーブル並びにＶＣＯ６３の入出力値を示したもので、
この実施例ではＲＯＭ６２１の入出力ビット数を５ビッ
トとしている。
テーブル並びにＶＣＯ６３の入出力値を示したもので、
この実施例ではＲＯＭ６２１の入出力ビット数を５ビッ
トとしている。
【００４０】この実施例に示す如く、ＲＯＭ６２１はデ
ータが入力される前はパワー演算を行っていないためパ
ワー演算値は全て“０”となっているので、この時のＲ
ＯＭ６２１の出力は“00001”となり、スイッチＳＷ１
のみをＯＮにするビットのみが“１”となっており、こ
の時には、抵抗Ｒｏと抵抗Ｒ１との合成抵抗はＲｏ／
（Ｒｏ＋Ｒ１）となる。そして、ＶＣＯ６３の入力電圧
信号ＣＯは１〔Ｖ〕となり、従ってその出力は１MHz が
選ばれるようになっている。
ータが入力される前はパワー演算を行っていないためパ
ワー演算値は全て“０”となっているので、この時のＲ
ＯＭ６２１の出力は“00001”となり、スイッチＳＷ１
のみをＯＮにするビットのみが“１”となっており、こ
の時には、抵抗Ｒｏと抵抗Ｒ１との合成抵抗はＲｏ／
（Ｒｏ＋Ｒ１）となる。そして、ＶＣＯ６３の入力電圧
信号ＣＯは１〔Ｖ〕となり、従ってその出力は１MHz が
選ばれるようになっている。
【００４１】一方、ＲＯＭ６２１にパワー演算部６１か
らの演算結果が入力されると、ＲＯＭ６２１はその入力
データに応じて入力が大きければ出力の高い方のビット
が“１”となり、入力が小さければ出力の低い方のビッ
トが“１”となる様に出力信号ＣＯを発生する。
らの演算結果が入力されると、ＲＯＭ６２１はその入力
データに応じて入力が大きければ出力の高い方のビット
が“１”となり、入力が小さければ出力の低い方のビッ
トが“１”となる様に出力信号ＣＯを発生する。
【００４２】例えば、パワー演算値が“00100”の場合
にはＲＯＭ６２１の出力は同じく“00100”となり、こ
れによる出力電圧ＣＯはスイッチＳＷ３が閉じるため、
（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ１＋Ｒ２＋Ｒ３＋Ｒｏ）とな
り、その電圧は３〔Ｖ〕として与えられるのでＶＣＯ６
３の出力周波数は２０MHz となる。
にはＲＯＭ６２１の出力は同じく“00100”となり、こ
れによる出力電圧ＣＯはスイッチＳＷ３が閉じるため、
（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ１＋Ｒ２＋Ｒ３＋Ｒｏ）とな
り、その電圧は３〔Ｖ〕として与えられるのでＶＣＯ６
３の出力周波数は２０MHz となる。
【００４３】この様にしてＶＣＯ６３の出力周波数が可
変にされ、パワー演算結果に応じたＶＣＯ６３の出力、
即ちコンパレータ２のためのクロック周波数が決定され
ることとなる。
変にされ、パワー演算結果に応じたＶＣＯ６３の出力、
即ちコンパレータ２のためのクロック周波数が決定され
ることとなる。
【００４４】
【発明の効果】以上説明したように本発明に係るデルタ
・シグマ変調型Ａ／Ｄ変換器によれば、平均化フィルタ
の出力値のパワーを求め、このパワーが該フィルタの遮
断周波数帯域内でドリフトによるノイズを含まないこと
を示す閾値以下となるようにコンパレータのクロック周
波数を上昇させるように構成したので、回路内の誤差に
基づくドリフトノイズ成分を高周波帯域へ移動させる事
が出来、これを平均化フィルタで遮断する事が出来るの
で、後続のＦＦＴ解析等においてノイズ成分の改善が可
能となる。
・シグマ変調型Ａ／Ｄ変換器によれば、平均化フィルタ
の出力値のパワーを求め、このパワーが該フィルタの遮
断周波数帯域内でドリフトによるノイズを含まないこと
を示す閾値以下となるようにコンパレータのクロック周
波数を上昇させるように構成したので、回路内の誤差に
基づくドリフトノイズ成分を高周波帯域へ移動させる事
が出来、これを平均化フィルタで遮断する事が出来るの
で、後続のＦＦＴ解析等においてノイズ成分の改善が可
能となる。
【図１】本発明に係るデルタ・シグマ変調型Ａ／Ｄ変換
器の構成を原理的に示した回路図である。
器の構成を原理的に示した回路図である。
【図２】本発明に係るデルタ・シグマ変調型Ａ／Ｄ変換
器の作用を説明するための図である。
器の作用を説明するための図である。
【図３】本発明に係るデルタ・シグマ変調型Ａ／Ｄ変換
器の実施例の全体構成を示したブロック図である。
器の実施例の全体構成を示したブロック図である。
【図４】図３に示した制御部の動作を説明するためのフ
ローチャート図である。
ローチャート図である。
【図５】図３に示したクロック周波数設定部の実施例を
示した回路図である。
示した回路図である。
【図６】図５に示したＲＯＭ及びＶＣＯの入出力データ
例を示したテーブル図である。
例を示したテーブル図である。
【図７】従来から一般に知られているデルタ・シグマ変
調型Ａ／Ｄ変換器を示した回路図である。
調型Ａ／Ｄ変換器を示した回路図である。
【図８】図７に示した従来例においてアナログ入力信号
を０〔Ｖ〕とした時の動作例を示した図である。
を０〔Ｖ〕とした時の動作例を示した図である。
【図９】図８に示した動作例をコンパレータ出力に関し
て示したグラフ図である。
て示したグラフ図である。
【図１０】図７の従来例における非理想的動作時の数値
例を示した図である。
例を示した図である。
【図１１】従来例において通常動作を行った時の積分器
出力を示したグラフ図である。
出力を示したグラフ図である。
【図１２】図１１に示す動作を本発明のようにより高速
動作に発展させた時の積分器出力を示したグラフ図であ
る。
動作に発展させた時の積分器出力を示したグラフ図であ
る。
１ 積分器 ２ コンパレータ ３ 平均化フィルタ ４ １ビットＤ／Ａ変換器 ５ 減算器 ６ 制御部 ６１ パワー演算部 ６２ クロック周波数設定部 ６３ 電圧制御発振器（ＶＣＯ） ６２１ ＲＯＭ ６２２ 抵抗分圧回路 ＳＷ１〜ＳＷｎ スイッチ Ｒｏ，Ｒ１〜Ｒｎ 分圧抵抗器 図中、同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】 アナログ入力信号を積分する積分器
（１）と、該積分器（１）の出力値を閾値と比較して１
ビットデータを出力するコンパレータ（２）と、該１ビ
ットデータを平均化して所定周波数帯域内成分のみを通
過させるフィルタ（３）と、該１ビットデータを対応す
るアナログ信号に変換する１ビットＤ／Ａ変換器（４）
と、該１ビットＤ／Ａ変換器（４）からのアナログ信号
を該入力信号に対して減算し該積分器（１）に与える減
算器（５）と、を備えたデルタ・シグマ変調型Ａ／Ｄ変
換器において、 該フィルタ（３）の出力値のパワーを求め該パワーが該
所定周波数帯域内でドリフトによるノイズを含まないこ
とを示す閾値以下となるように該コンパレータ（２）の
クロック周波数を上昇させる制御部（６）を設けたこと
を特徴とするデルタ・シグマ変調型Ａ／Ｄ変換器。 - 【請求項２】 該制御部（６）が、パワー演算部と、該
パワー演算部の演算結果に応じた出力電圧値を発生する
電圧発生部と、該出力電圧値に対応した周波数のクロッ
クを発生する電圧制御発振器とで構成されていることを
特徴とした請求項１に記載のデルタ・シグマ変調型Ａ／
Ｄ変換器。 - 【請求項３】 該電圧発生部が、ＲＯＭと該ＲＯＭの出
力信号により選択的にアナログ電圧を発生する抵抗分圧
回路とで構成されていることを特徴とした請求項２に記
載のデルタ・シグマ変調型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20941793A JPH0766730A (ja) | 1993-08-24 | 1993-08-24 | デルタ・シグマ変調型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20941793A JPH0766730A (ja) | 1993-08-24 | 1993-08-24 | デルタ・シグマ変調型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766730A true JPH0766730A (ja) | 1995-03-10 |
Family
ID=16572538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20941793A Withdrawn JPH0766730A (ja) | 1993-08-24 | 1993-08-24 | デルタ・シグマ変調型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038569B2 (en) | 2002-05-02 | 2006-05-02 | Uchihashi Estec Co., Ltd. | Alloy type thermal fuse and fuse element |
-
1993
- 1993-08-24 JP JP20941793A patent/JPH0766730A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038569B2 (en) | 2002-05-02 | 2006-05-02 | Uchihashi Estec Co., Ltd. | Alloy type thermal fuse and fuse element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |