JPH0767068B2 - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
- Publication number
- JPH0767068B2 JPH0767068B2 JP5067258A JP6725893A JPH0767068B2 JP H0767068 B2 JPH0767068 B2 JP H0767068B2 JP 5067258 A JP5067258 A JP 5067258A JP 6725893 A JP6725893 A JP 6725893A JP H0767068 B2 JPH0767068 B2 JP H0767068B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- drain electrode
- power supply
- electrode
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はレベルシフタ回路に関
し、特に液晶表示パネル等に走査信号を供給する走査回
路内のシフトレジスタと出力バッファ回路との間のレベ
ルシフタ回路に関する。
し、特に液晶表示パネル等に走査信号を供給する走査回
路内のシフトレジスタと出力バッファ回路との間のレベ
ルシフタ回路に関する。
【０００２】
【従来の技術】液晶ディスプレイ，密着イメージセン
サ，液晶シャッタ，蛍光表示管等の小型化，低コスト
化，高信頼度化を目的として、これら表示部の駆動回路
を表示部と一体化して作製する技術がある。これは画素
電極と同一基板上に周辺駆動回路を設置することによ
り、接続端子の数および外部駆動ＩＣの数の大幅な削減
が可能なこと、また大面積，高密度のボンディング工程
の限界から生ずる信頼性上の問題を解決できるというコ
ンセプトに基づくものである。
サ，液晶シャッタ，蛍光表示管等の小型化，低コスト
化，高信頼度化を目的として、これら表示部の駆動回路
を表示部と一体化して作製する技術がある。これは画素
電極と同一基板上に周辺駆動回路を設置することによ
り、接続端子の数および外部駆動ＩＣの数の大幅な削減
が可能なこと、また大面積，高密度のボンディング工程
の限界から生ずる信頼性上の問題を解決できるというコ
ンセプトに基づくものである。
【０００３】液晶ディスプレイ，密着イメージセンサ等
の周辺駆動回路の中で、最も基本となる回路の一つに走
査回路がある。この走査回路は、通常、シフトレジスタ
と出力バッファ回路とで構成されてきたが、最近では、
シフトレジスタ及び出力バッファ回路の電源電圧のレベ
ルを変換するためのレベルシフタ回路が、シフタレジス
タ及び出力バッファ回路間のインタフェース回路として
用いられるようになってきた。これは、液晶ディスプレ
イ，密着イメージセンサ等の画素数の増大に対応して、
シフトレジスタを出力バッファ回路の駆動電圧よりも低
電圧で高速に動作させることによって、低消費電力化，
高信頼度化を達成しようとするものであり、今後、ます
ますこのレベルシフタ回路が重要な役割を果たすように
なってくる。
の周辺駆動回路の中で、最も基本となる回路の一つに走
査回路がある。この走査回路は、通常、シフトレジスタ
と出力バッファ回路とで構成されてきたが、最近では、
シフトレジスタ及び出力バッファ回路の電源電圧のレベ
ルを変換するためのレベルシフタ回路が、シフタレジス
タ及び出力バッファ回路間のインタフェース回路として
用いられるようになってきた。これは、液晶ディスプレ
イ，密着イメージセンサ等の画素数の増大に対応して、
シフトレジスタを出力バッファ回路の駆動電圧よりも低
電圧で高速に動作させることによって、低消費電力化，
高信頼度化を達成しようとするものであり、今後、ます
ますこのレベルシフタ回路が重要な役割を果たすように
なってくる。
【０００４】図４に従来のレベルシフタ回路とその周辺
回路を含む回路図を示す。
回路を含む回路図を示す。
【０００５】このレベルシフタ回路１０は、ゲート電極
に電源電位Ｖｄｄ１のシフトレジスタ２０からの入力信
号Ｖｉｎを受けソース電極を接地電位点と接続するＮチ
ャネル型のＭＯＳトランジスタＱ１１、ゲート電極に入
力信号Ｖｉｎのレベル反転信号を受けソース電極を接地
電位点と接続するＮチャネル型のＭＯＳトランジスタＱ
１２、ゲート電極をＭＯＳトランジスタＱ１２のドレイ
ン電極と接続しソース電極を電源電位Ｖｄｄ２の電源供
給端子（以下、電源供給端子（Ｖｄｄ２）という）と接
続しドレイン電極をＭＯＳトランジスタＱ１１のドレイ
ン電極と接続するＰチャネル型のＭＯＳトランジスタＱ
７、及びゲート電極をＭＯＳトランジスタＱ１１のドレ
イン電極と接続しソース電極を電源供給端子（Ｖｄｄ
２）と接続しドレイン電極をＭＯＳトランジスタえ１２
のドレイン電極と接続しこの接続点を信号出力端とする
Ｐチャネル型のＭＯＳトランジスタＱ８を備えるレベル
シフト部１１ｂと、ゲート電極に入力信号Ｖｉｎを受け
ソース電極を接地電位点と接続するＮチャネル型のＭＯ
ＳトランジスタＱ９、及びゲート電極に入力信号Ｖｉｎ
を受けソース電極を電源電位Ｖｄｄ１の電源供給端子
（以下、電源供給端子（Ｖｄｄ１）という）と接続しド
レイン電極をＭＯＳトランジスタＱ９のドレイン電極と
接続しこの接続点から入力信号Ｖｉｎのレベル反転信号
を出力するＰチャネル型のＭＯＳトランジスタＱ１０を
備えたＣＭＯＳ型インバータのレベル反転部１２とを有
し、レベルシフト部１１ｂの出力からの出力信号Ｖｏｕ
ｔを出力バッファ回路３０に供給する構成となってい
る。このような構成のレベルシフタ回路は、例えば、特
開昭６２−２６９４１９号公報，特開昭６３−１０５５
２２号公報に記載されている。
に電源電位Ｖｄｄ１のシフトレジスタ２０からの入力信
号Ｖｉｎを受けソース電極を接地電位点と接続するＮチ
ャネル型のＭＯＳトランジスタＱ１１、ゲート電極に入
力信号Ｖｉｎのレベル反転信号を受けソース電極を接地
電位点と接続するＮチャネル型のＭＯＳトランジスタＱ
１２、ゲート電極をＭＯＳトランジスタＱ１２のドレイ
ン電極と接続しソース電極を電源電位Ｖｄｄ２の電源供
給端子（以下、電源供給端子（Ｖｄｄ２）という）と接
続しドレイン電極をＭＯＳトランジスタＱ１１のドレイ
ン電極と接続するＰチャネル型のＭＯＳトランジスタＱ
７、及びゲート電極をＭＯＳトランジスタＱ１１のドレ
イン電極と接続しソース電極を電源供給端子（Ｖｄｄ
２）と接続しドレイン電極をＭＯＳトランジスタえ１２
のドレイン電極と接続しこの接続点を信号出力端とする
Ｐチャネル型のＭＯＳトランジスタＱ８を備えるレベル
シフト部１１ｂと、ゲート電極に入力信号Ｖｉｎを受け
ソース電極を接地電位点と接続するＮチャネル型のＭＯ
ＳトランジスタＱ９、及びゲート電極に入力信号Ｖｉｎ
を受けソース電極を電源電位Ｖｄｄ１の電源供給端子
（以下、電源供給端子（Ｖｄｄ１）という）と接続しド
レイン電極をＭＯＳトランジスタＱ９のドレイン電極と
接続しこの接続点から入力信号Ｖｉｎのレベル反転信号
を出力するＰチャネル型のＭＯＳトランジスタＱ１０を
備えたＣＭＯＳ型インバータのレベル反転部１２とを有
し、レベルシフト部１１ｂの出力からの出力信号Ｖｏｕ
ｔを出力バッファ回路３０に供給する構成となってい
る。このような構成のレベルシフタ回路は、例えば、特
開昭６２−２６９４１９号公報，特開昭６３−１０５５
２２号公報に記載されている。
【０００６】この例では、シフトレジスタ２０及びレベ
ル反転部１２の電源電位Ｖｄｄ１を、レベルシフト部１
１ｂの電源電位Ｖｄｄ２の１／２に設定しており、従っ
て入力信号Ｖｉｎ及びそのレベル反転信号の最大電圧レ
ベルもＶｄｄ２の１／２となる。
ル反転部１２の電源電位Ｖｄｄ１を、レベルシフト部１
１ｂの電源電位Ｖｄｄ２の１／２に設定しており、従っ
て入力信号Ｖｉｎ及びそのレベル反転信号の最大電圧レ
ベルもＶｄｄ２の１／２となる。
【０００７】図５は上記レベルシフタ回路１０の各部の
電圧波形図である。
電圧波形図である。
【０００８】入力信号Ｖｉｎが低レベル（０Ｖ）のとき
はＭＯＳトランジスタＱ１１はオフ、Ｑ１２はオンとな
るので、ＭＯＳトランジスタＱ７のゲート電極電位が接
地電位側へと移行しＭＯＳトランジスタＱ７はオンとな
る。このＭＯＳトランジスタＱ７によりＭＯＳトランジ
スタＱ８のゲート電極に電源電位Ｖｄｄ２が供給されＭ
ＯＳトランジスタＱ８はオフとなる。この結果、出力信
号Ｖｏｕｔは低レベルの０Ｖとなる。入力信号Ｖｉｎが
高レベルになると、ＭＯＳトランジスタＱ１１，Ｑ８が
オン、ＭＯＳトランジスタＱ１２，Ｑ７がオフとなり、
出力信号Ｖｏｕｔは高レベルのＶｄｄ２となる。こうし
て、最大電圧Ｖｄｄ１の入力信号Ｖｉｎが、最大電圧Ｖ
ｄｄ２の出力信号Ｖｏｕｔにレベル変換される。
はＭＯＳトランジスタＱ１１はオフ、Ｑ１２はオンとな
るので、ＭＯＳトランジスタＱ７のゲート電極電位が接
地電位側へと移行しＭＯＳトランジスタＱ７はオンとな
る。このＭＯＳトランジスタＱ７によりＭＯＳトランジ
スタＱ８のゲート電極に電源電位Ｖｄｄ２が供給されＭ
ＯＳトランジスタＱ８はオフとなる。この結果、出力信
号Ｖｏｕｔは低レベルの０Ｖとなる。入力信号Ｖｉｎが
高レベルになると、ＭＯＳトランジスタＱ１１，Ｑ８が
オン、ＭＯＳトランジスタＱ１２，Ｑ７がオフとなり、
出力信号Ｖｏｕｔは高レベルのＶｄｄ２となる。こうし
て、最大電圧Ｖｄｄ１の入力信号Ｖｉｎが、最大電圧Ｖ
ｄｄ２の出力信号Ｖｏｕｔにレベル変換される。
【０００９】例えば、液晶ディスプレイにおいては、振
幅約１２Ｖの画像信号Ｖｖが、液晶セルＬＣ４１及びＮ
チャネル型のＭＯＳトランジスタＱ４１から成る液晶表
示部４０の各画素のＭＯＳトランジスタＱ４１のソース
電極に伝達される。この画像信号Ｖｖを効率よく液晶セ
ルＬＣ４１に伝達するため、ＭＯＳトランジスタＱ４１
のゲート電極の電圧は、画像信号ＶｖよりＭＯＳトラン
ジスタＱ４１の閾値電圧だけ高い２０Ｖ程度に設定され
る。すなわち、レベルシフタ回路１０の出力信号Ｖｏｕ
ｔを受けて液晶表示部４０のＭＯＳトランジスタＱ４１
のゲート電極を駆動する電圧、従ってレベルシフタ回路
１０の出力信号Ｖｏｕｔの最大電圧は約２０Ｖに設定さ
れ、電源電圧Ｖｄｄ２も約２０Ｖとする必要がある。
幅約１２Ｖの画像信号Ｖｖが、液晶セルＬＣ４１及びＮ
チャネル型のＭＯＳトランジスタＱ４１から成る液晶表
示部４０の各画素のＭＯＳトランジスタＱ４１のソース
電極に伝達される。この画像信号Ｖｖを効率よく液晶セ
ルＬＣ４１に伝達するため、ＭＯＳトランジスタＱ４１
のゲート電極の電圧は、画像信号ＶｖよりＭＯＳトラン
ジスタＱ４１の閾値電圧だけ高い２０Ｖ程度に設定され
る。すなわち、レベルシフタ回路１０の出力信号Ｖｏｕ
ｔを受けて液晶表示部４０のＭＯＳトランジスタＱ４１
のゲート電極を駆動する電圧、従ってレベルシフタ回路
１０の出力信号Ｖｏｕｔの最大電圧は約２０Ｖに設定さ
れ、電源電圧Ｖｄｄ２も約２０Ｖとする必要がある。
【００１０】ここで、入力信号Ｖｉｎが低レベルのとき
にはＭＯＳトランジスタＱ１１のソース・ドレイン間電
圧Ｖｄｓ（Ｑ１１）が、高レベルのときにはＭＯＳトラ
ンジスタＱ１２のソース・ドレイン間電圧Ｖｄｓ（Ｑ１
２）がそれぞれ電源電位Ｖｄｄ２（２０Ｖ）とほぼ等し
くなるので、ＭＯＳトランジスタＱ１１，Ｑ１２のソー
ス・ドレイン間耐圧を電源電位Ｖｄｄ２（２０Ｖ）より
高くする必要がある。
にはＭＯＳトランジスタＱ１１のソース・ドレイン間電
圧Ｖｄｓ（Ｑ１１）が、高レベルのときにはＭＯＳトラ
ンジスタＱ１２のソース・ドレイン間電圧Ｖｄｓ（Ｑ１
２）がそれぞれ電源電位Ｖｄｄ２（２０Ｖ）とほぼ等し
くなるので、ＭＯＳトランジスタＱ１１，Ｑ１２のソー
ス・ドレイン間耐圧を電源電位Ｖｄｄ２（２０Ｖ）より
高くする必要がある。
【００１１】一方、トランジスタの短チャネル化に伴
い、特にＮチャネル型のＭＯＳトランジスタにおいて、
ホットキャリアの発生による特性劣化が問題となってき
ている。ホットキャリアは、ソース領域からドレイン領
域に流れる電子が、ドレイン領域近傍において強い電界
で加速され、大きなエネルギーを得るために生じる。ド
レイン領域近傍の強電界領域に注入された電子は衝突電
離によって電子・正孔対を多数発生させる。これらホッ
トキャリアは、過剰なドレイン電流となったり、酸化膜
中に注入されたりして、ドレイン耐圧の閾値電圧の増
加、相互コンダクタンスの低下を引き起こす。
い、特にＮチャネル型のＭＯＳトランジスタにおいて、
ホットキャリアの発生による特性劣化が問題となってき
ている。ホットキャリアは、ソース領域からドレイン領
域に流れる電子が、ドレイン領域近傍において強い電界
で加速され、大きなエネルギーを得るために生じる。ド
レイン領域近傍の強電界領域に注入された電子は衝突電
離によって電子・正孔対を多数発生させる。これらホッ
トキャリアは、過剰なドレイン電流となったり、酸化膜
中に注入されたりして、ドレイン耐圧の閾値電圧の増
加、相互コンダクタンスの低下を引き起こす。
【００１２】一般に、５Ｖで駆動される単結晶シリコン
のＬＳＩにおいては、このホットキャリアが問題となっ
てくるのは、チャネル長が２μｍ以下の時である。しか
しながら、前述した様に液晶ディスプレイの周辺駆動回
路においては、２０Ｖ駆動が要求されるため、５Ｖ駆動
では全く問題とならない様なチャネル長の領域（例えば
４μｍ）においてもホットキャリア発生の問題が生じ
る。この問題を解決するためには、ドレイン領域端の電
界強度を緩和する構造、すなわちオフセットゲート構造
やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄａｉｎ）構
造を採用することが最も効果的である。
のＬＳＩにおいては、このホットキャリアが問題となっ
てくるのは、チャネル長が２μｍ以下の時である。しか
しながら、前述した様に液晶ディスプレイの周辺駆動回
路においては、２０Ｖ駆動が要求されるため、５Ｖ駆動
では全く問題とならない様なチャネル長の領域（例えば
４μｍ）においてもホットキャリア発生の問題が生じ
る。この問題を解決するためには、ドレイン領域端の電
界強度を緩和する構造、すなわちオフセットゲート構造
やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄａｉｎ）構
造を採用することが最も効果的である。
【００１３】
【発明が解決しようとする課題】上述した従来のレベル
シフタ回路は、各画素のＭＯＳトランジスタ（Ｑ４１）
のゲート電極を例えば２０Ｖ程度の高電圧で駆動する必
要があるため、レベルシフト部１１ｂを構成するＭＯＳ
トランジスタ、中でもホットキャリアによる悪影響が大
きいＮチャネル型のＭＯＳトランジスタＱ１１，Ｑ１２
をオフセットゲート構造やＬＤＤ構造の高耐圧型として
いる。しかしながら、オフセットゲート構造の場合、オ
ン電流が小さくなるため動作スピードの点から見ると必
ずしも理想的とはいえない。また、ＬＤＤ構造の場合に
は、プロセス工程が増えるため、歩留りが低くなり、コ
スト高になるという問題点がある。
シフタ回路は、各画素のＭＯＳトランジスタ（Ｑ４１）
のゲート電極を例えば２０Ｖ程度の高電圧で駆動する必
要があるため、レベルシフト部１１ｂを構成するＭＯＳ
トランジスタ、中でもホットキャリアによる悪影響が大
きいＮチャネル型のＭＯＳトランジスタＱ１１，Ｑ１２
をオフセットゲート構造やＬＤＤ構造の高耐圧型として
いる。しかしながら、オフセットゲート構造の場合、オ
ン電流が小さくなるため動作スピードの点から見ると必
ずしも理想的とはいえない。また、ＬＤＤ構造の場合に
は、プロセス工程が増えるため、歩留りが低くなり、コ
スト高になるという問題点がある。
【００１４】本発明の目的は、動作スピードの低下が無
く、かつプロセス工程を増加させることなく高電圧出
力，高信頼度が得られるレベルシフタ回路を提供するこ
とにある。
く、かつプロセス工程を増加させることなく高電圧出
力，高信頼度が得られるレベルシフタ回路を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明のレベルシフタ回
路は、ゲート電極に入力信号を受けソース電極を基準電
位点と接続する一導電型の第１のＭＯＳトランジスタ
と、ゲート電極に前記入力信号のレベル反転信号を受け
ソース電極を前記基準電位点と接続する一導電型の第２
のＭＯＳトランジスタと、ゲート電極に前記入力信号を
受けソース電極を前記第１のＭＯＳトランジスタのドレ
イン電極と接続する一導電型の第３のＭＯＳトランジス
タと、ゲート電極に前記入力信号のレベル反転信号を受
けソース電極を前記第２のＭＯＳトランジスタのドレイ
ン電極と接続する一導電型の第４のＭＯＳトランジスタ
と、ゲート電極に前記入力信号を受けソース電極を第１
の電源電位の第１の電源供給端と接続しドレイン電極を
前記第１のＭＯＳトランジスタのドレイン電極と接続す
る逆導電型の第５のＭＯＳトランジスタと、ゲート電極
に前記入力信号のレベル反転信号を受けソース電極を前
記第１の電源供給端と接続しドレイン電極を前記第２の
ＭＯＳトランジスタのドレイン電極と接続する逆導電型
の第６のＭＯＳトランジスタと、ゲート電極を前記第４
のＭＯＳトランジスタのドレイン電極と接続しソース電
極を第２の電源電位の第２の電源供給端と接続しドレイ
ン電極を前記第３のＭＯＳトランジスタのドレイン電極
と接続する逆導電型の第７のＭＯＳトランジスタと、ゲ
ート電極を前記第３のＭＯＳトランジスタのドレイン電
極と接続しソース電極を前記第２の電源供給端と接続し
ドレイン電極を前記第４のＭＯＳトランジスタのドレイ
ン電極と接続しこのドレイン電極を信号出力端とする逆
導電型の第８のＭＯＳトランジスタとを備えたレベルシ
フト部を有している。
路は、ゲート電極に入力信号を受けソース電極を基準電
位点と接続する一導電型の第１のＭＯＳトランジスタ
と、ゲート電極に前記入力信号のレベル反転信号を受け
ソース電極を前記基準電位点と接続する一導電型の第２
のＭＯＳトランジスタと、ゲート電極に前記入力信号を
受けソース電極を前記第１のＭＯＳトランジスタのドレ
イン電極と接続する一導電型の第３のＭＯＳトランジス
タと、ゲート電極に前記入力信号のレベル反転信号を受
けソース電極を前記第２のＭＯＳトランジスタのドレイ
ン電極と接続する一導電型の第４のＭＯＳトランジスタ
と、ゲート電極に前記入力信号を受けソース電極を第１
の電源電位の第１の電源供給端と接続しドレイン電極を
前記第１のＭＯＳトランジスタのドレイン電極と接続す
る逆導電型の第５のＭＯＳトランジスタと、ゲート電極
に前記入力信号のレベル反転信号を受けソース電極を前
記第１の電源供給端と接続しドレイン電極を前記第２の
ＭＯＳトランジスタのドレイン電極と接続する逆導電型
の第６のＭＯＳトランジスタと、ゲート電極を前記第４
のＭＯＳトランジスタのドレイン電極と接続しソース電
極を第２の電源電位の第２の電源供給端と接続しドレイ
ン電極を前記第３のＭＯＳトランジスタのドレイン電極
と接続する逆導電型の第７のＭＯＳトランジスタと、ゲ
ート電極を前記第３のＭＯＳトランジスタのドレイン電
極と接続しソース電極を前記第２の電源供給端と接続し
ドレイン電極を前記第４のＭＯＳトランジスタのドレイ
ン電極と接続しこのドレイン電極を信号出力端とする逆
導電型の第８のＭＯＳトランジスタとを備えたレベルシ
フト部を有している。
【００１６】また、ゲート電極に入力信号を受けソース
電極を基準電位点と接続する一導電型の第９のＭＯＳト
ランジスタと、ゲート電極に前記入力信号を受けソース
電極を第１の電源供給端と接続しドレイン電極を前記第
９のＭＯＳトランジスタのドレイン電極と接続する逆導
電型の第１０のＭＯＳトランジスタとを備え、前記第９
及び第１０のＭＯＳトランジスタのドレイン電極接続点
から前記入力信号のレベル反転信号を出力するレベル反
転部を設けた構成を有している。或は、入力信号のレベ
ル反転信号を第１及び第５のＭＯＳトランジスタのドレ
イン電極接続点から得るようにした構成を有している。
電極を基準電位点と接続する一導電型の第９のＭＯＳト
ランジスタと、ゲート電極に前記入力信号を受けソース
電極を第１の電源供給端と接続しドレイン電極を前記第
９のＭＯＳトランジスタのドレイン電極と接続する逆導
電型の第１０のＭＯＳトランジスタとを備え、前記第９
及び第１０のＭＯＳトランジスタのドレイン電極接続点
から前記入力信号のレベル反転信号を出力するレベル反
転部を設けた構成を有している。或は、入力信号のレベ
ル反転信号を第１及び第５のＭＯＳトランジスタのドレ
イン電極接続点から得るようにした構成を有している。
【００１７】また、第１の電源電位を第２の電源電位の
ほぼ１／２とし、一導電型をＮチャネル型、逆導電型を
Ｐチャネル型とした構成を有している。
ほぼ１／２とし、一導電型をＮチャネル型、逆導電型を
Ｐチャネル型とした構成を有している。
【００１８】
【作用】本発明の構成によると、入力信号が低レベルの
ときは、Ｎチャネル型の第１，第３のＭＯＳトランジス
タ及びＰチャネル型の第６，第８のＭＯＳトランジスタ
がオフ、Ｎチャネル型の第２，第４のＭＯＳトランジス
タ及びＰチャネル型の第５，第７のＭＯＳトランジスタ
がオンとなるので、第１のＭＯＳトランジスタのドレイ
ン電極と第３のＭＯＳトランジスタのソース電極には、
第５のＭＯＳトランジスタにより第２の電源電位の１／
２の第１の電源電位が供給され、また第３のＭＯＳトラ
ンジスタのドレイン電極には第７のＭＯＳトランジスタ
により第２の電源電位が供給される。従って、第３のＭ
ＯＳトランジスタ、及びソース電極を基準電位点（通常
接地電位点）と接続する第１のＭＯＳトランジスタのソ
ース・ドレイン間電圧は第２の電源電位の１／２（第１
の電源電位と等しい）に抑えられる。また、オン状態の
第２，第４のＭＯＳトランジスタのドレイン電極には、
第６，第８のＭＯＳトランジスタがオフであるので第
１，第２の電源電位が供給されなくなり、その電位は接
地近傍に低下する。すなわち第２，第４のＭＯＳトラン
ジスタのソース・ドレイン間電圧はほぼ０Ｖとなる。入
力信号が高レベルのときは、それぞれのＭＯＳトランジ
スタのオン，オフが上記の場合と逆になり、第２，第４
のＭＯＳトランジスタのソース・ドレイン間電圧が第２
の電源電位の１／２（第１の電源電位）に、第１，第３
のＭＯＳトランジスタのソース・ドレイン間電圧はほぼ
０Ｖとなる。
ときは、Ｎチャネル型の第１，第３のＭＯＳトランジス
タ及びＰチャネル型の第６，第８のＭＯＳトランジスタ
がオフ、Ｎチャネル型の第２，第４のＭＯＳトランジス
タ及びＰチャネル型の第５，第７のＭＯＳトランジスタ
がオンとなるので、第１のＭＯＳトランジスタのドレイ
ン電極と第３のＭＯＳトランジスタのソース電極には、
第５のＭＯＳトランジスタにより第２の電源電位の１／
２の第１の電源電位が供給され、また第３のＭＯＳトラ
ンジスタのドレイン電極には第７のＭＯＳトランジスタ
により第２の電源電位が供給される。従って、第３のＭ
ＯＳトランジスタ、及びソース電極を基準電位点（通常
接地電位点）と接続する第１のＭＯＳトランジスタのソ
ース・ドレイン間電圧は第２の電源電位の１／２（第１
の電源電位と等しい）に抑えられる。また、オン状態の
第２，第４のＭＯＳトランジスタのドレイン電極には、
第６，第８のＭＯＳトランジスタがオフであるので第
１，第２の電源電位が供給されなくなり、その電位は接
地近傍に低下する。すなわち第２，第４のＭＯＳトラン
ジスタのソース・ドレイン間電圧はほぼ０Ｖとなる。入
力信号が高レベルのときは、それぞれのＭＯＳトランジ
スタのオン，オフが上記の場合と逆になり、第２，第４
のＭＯＳトランジスタのソース・ドレイン間電圧が第２
の電源電位の１／２（第１の電源電位）に、第１，第３
のＭＯＳトランジスタのソース・ドレイン間電圧はほぼ
０Ｖとなる。
【００１９】従って、Ｎチャネル型の第１〜第４のＭＯ
Ｓトランジスタのソース・ドレイン間電圧は、何れの場
合でも第２の電源電位の１／２（第１の電源電位）を越
えることがなく、これらＭＯＳトランジスタのオフセッ
トゲート構造やＬＤＤ構造の高耐電圧型としなくて済
む。
Ｓトランジスタのソース・ドレイン間電圧は、何れの場
合でも第２の電源電位の１／２（第１の電源電位）を越
えることがなく、これらＭＯＳトランジスタのオフセッ
トゲート構造やＬＤＤ構造の高耐電圧型としなくて済
む。
【００２０】この結果、プロセス工程の増加がなく、ま
た動作スピードを低下させることなくホットキャリアの
発生を防止できるので、特性の劣化がなく高信頼度が得
られ、しかも所望の高電圧出力が得られる。
た動作スピードを低下させることなくホットキャリアの
発生を防止できるので、特性の劣化がなく高信頼度が得
られ、しかも所望の高電圧出力が得られる。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２３】この実施例は、ゲート電極に入力信号Ｖｉ
ｎを受けソース電極を接地電位点と接続するＮチャネル
型の第１のＭＯＳトランジスタＱ１、ゲート電極に入力
信号Ｖｉｎのレベル反転信号を受けソース電極を接地電
位点と接続するＮチャネル型の第２のＭＯＳトランジス
タＱ２、ゲート電極に入力信号Ｖｉｎを受けソース電極
をＭＯＳトランジスタＱ１のドレイン電極と接続するＮ
チャネル型の第３のＭＯＳトランジスタＱ３、ゲート電
極に入力信号Ｖｉｎのレベル反転信号を受けソース電極
をＭＯＳトランジスタＱ２のドレイン電極と接続するＮ
チャネル型の第４のＭＯＳトランジスタＱ４、ゲート電
極に入力信号Ｖｉｎを受けソース電極を第１の電源電位
Ｖｄｄ１の第１の電源供給端子（以下、電源供給端子
（Ｖｄｄ１）という）と接続しドレイン電極をＭＯＳト
ランジスタＱ１のドレイン電極と接続するＰチャネル型
の第５のＭＯＳトランジスタＱ５、ゲート電極に入力信
号Ｖｉｎのレベル反転信号を受けソース電極を電源供給
端子（Ｖｄｄ１）と接続しドレイン電極をＭＯＳトラン
ジスタＱ２のドレイン電極と接続するＰチャネル型の第
６のＭＯＳトランジスタＱ６、ゲート電極をＭＯＳトラ
ンジスタＱ４のドレイン電極と接続しソース電極を第２
の電源電位Ｖｄｄ２の第２の電源供給端子（以下、電源
供給端子（Ｖｄｄ２）という）と接続しドレイン電極を
ＭＯＳトランジスタＱ３のドレイン電極と接続するＰチ
ャネル型の第７のＭＯＳトランジスタＱ７、及びゲート
電極をＭＯＳトランジスタＱ３のドレイン電極と接続し
ソース電極を電源供給端子（Ｖｄｄ２）と接続しドレイ
ン電極をＭＯＳトランジスタＱ４のドレイン電極と接続
しこのドレイン電極を信号出力端とするＰチャネル型の
第８のＭＯＳトランジスタＱ８を備えたレベルシスト部
１１と、ゲート電極に入力信号Ｖｉｎを受けソース電極
を接地電位点と接続するＮチャネル型の第９のＭＯＳト
ランジスタＱ９、及びゲート電極に入力信号Ｖｉｎを受
けソース電極を電源供給端子（Ｖｄｄ１）と接続しドレ
イン電極をＭＯＳトランジスタＱ９のドレイン電極と接
続するＰチャネル型の第１０のＭＯＳトランジスタＱ１
０を備えＭＯＳトランジスタＱ９，Ｑ１０のドレイン電
極接続点から入力信号Ｖｉｎのレベル反転信号を出力す
るレベル反転部１２とを有する構成となっている。な
お、第１の電源電位Ｖｄｄ１は第２の電源電位Ｖｄｄ２
（例えば２０Ｖ）の１／２に設定されている。
ｎを受けソース電極を接地電位点と接続するＮチャネル
型の第１のＭＯＳトランジスタＱ１、ゲート電極に入力
信号Ｖｉｎのレベル反転信号を受けソース電極を接地電
位点と接続するＮチャネル型の第２のＭＯＳトランジス
タＱ２、ゲート電極に入力信号Ｖｉｎを受けソース電極
をＭＯＳトランジスタＱ１のドレイン電極と接続するＮ
チャネル型の第３のＭＯＳトランジスタＱ３、ゲート電
極に入力信号Ｖｉｎのレベル反転信号を受けソース電極
をＭＯＳトランジスタＱ２のドレイン電極と接続するＮ
チャネル型の第４のＭＯＳトランジスタＱ４、ゲート電
極に入力信号Ｖｉｎを受けソース電極を第１の電源電位
Ｖｄｄ１の第１の電源供給端子（以下、電源供給端子
（Ｖｄｄ１）という）と接続しドレイン電極をＭＯＳト
ランジスタＱ１のドレイン電極と接続するＰチャネル型
の第５のＭＯＳトランジスタＱ５、ゲート電極に入力信
号Ｖｉｎのレベル反転信号を受けソース電極を電源供給
端子（Ｖｄｄ１）と接続しドレイン電極をＭＯＳトラン
ジスタＱ２のドレイン電極と接続するＰチャネル型の第
６のＭＯＳトランジスタＱ６、ゲート電極をＭＯＳトラ
ンジスタＱ４のドレイン電極と接続しソース電極を第２
の電源電位Ｖｄｄ２の第２の電源供給端子（以下、電源
供給端子（Ｖｄｄ２）という）と接続しドレイン電極を
ＭＯＳトランジスタＱ３のドレイン電極と接続するＰチ
ャネル型の第７のＭＯＳトランジスタＱ７、及びゲート
電極をＭＯＳトランジスタＱ３のドレイン電極と接続し
ソース電極を電源供給端子（Ｖｄｄ２）と接続しドレイ
ン電極をＭＯＳトランジスタＱ４のドレイン電極と接続
しこのドレイン電極を信号出力端とするＰチャネル型の
第８のＭＯＳトランジスタＱ８を備えたレベルシスト部
１１と、ゲート電極に入力信号Ｖｉｎを受けソース電極
を接地電位点と接続するＮチャネル型の第９のＭＯＳト
ランジスタＱ９、及びゲート電極に入力信号Ｖｉｎを受
けソース電極を電源供給端子（Ｖｄｄ１）と接続しドレ
イン電極をＭＯＳトランジスタＱ９のドレイン電極と接
続するＰチャネル型の第１０のＭＯＳトランジスタＱ１
０を備えＭＯＳトランジスタＱ９，Ｑ１０のドレイン電
極接続点から入力信号Ｖｉｎのレベル反転信号を出力す
るレベル反転部１２とを有する構成となっている。な
お、第１の電源電位Ｖｄｄ１は第２の電源電位Ｖｄｄ２
（例えば２０Ｖ）の１／２に設定されている。
【００２４】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部の電圧波
形図である。
図２はこの実施例の動作を説明するための各部の電圧波
形図である。
【００２５】まず、入力信号Ｖｉｎが低レベルの場合、
この入力信号Ｖｉｎを直接ゲート電極に受けるＭＯＳト
ランジスタＱ１，Ｑ３はオフ、Ｑ５はオン、レベル反転
部１２を通して入力信号Ｖｉｎのレベル反転信号をゲー
ト電極に受けるＭＯＳトランジスタＱ２，Ｑ４はオン、
Ｑ６はオフとなり、ＭＯＳトランジスタＱ２，Ｑ４のオ
ンに伴ってＭＯＳトランジスタＱ７はオン、Ｑ８はオフ
となる。従って、出力信号Ｖｏｕｔは接地電位レベルの
０Ｖとなり、このとき、Ｎチャネル型のＭＯＳトランジ
スタＱ２，Ｑ４のソース・ドレイン間電圧Ｖｄｓ（Ｑ
２），Ｖｄｓ（Ｑ４）は０Ｖとなる。また、Ｎチャネル
型のＭＯＳトランジスタＱ１のドレイン電極及びＭＯＳ
トランジスタＱ３のソース電極の電位Ｖｂは電源電位Ｖ
ｄｄ１、ＭＯＳトランジスタＱ３のドレイン電極の電位
Ｖａは電源電位Ｖｄｄ２となるので、これらＭＯＳトラ
ンジスタＱ１，Ｑ３のソース・ドレイン間電圧Ｖｄｓ
（Ｑ１），Ｖｄｓ（Ｑ３）は共に電源電位Ｖｄｄ２の１
／２の（電源電位Ｖｄｄ１と等しい）電圧となる。
この入力信号Ｖｉｎを直接ゲート電極に受けるＭＯＳト
ランジスタＱ１，Ｑ３はオフ、Ｑ５はオン、レベル反転
部１２を通して入力信号Ｖｉｎのレベル反転信号をゲー
ト電極に受けるＭＯＳトランジスタＱ２，Ｑ４はオン、
Ｑ６はオフとなり、ＭＯＳトランジスタＱ２，Ｑ４のオ
ンに伴ってＭＯＳトランジスタＱ７はオン、Ｑ８はオフ
となる。従って、出力信号Ｖｏｕｔは接地電位レベルの
０Ｖとなり、このとき、Ｎチャネル型のＭＯＳトランジ
スタＱ２，Ｑ４のソース・ドレイン間電圧Ｖｄｓ（Ｑ
２），Ｖｄｓ（Ｑ４）は０Ｖとなる。また、Ｎチャネル
型のＭＯＳトランジスタＱ１のドレイン電極及びＭＯＳ
トランジスタＱ３のソース電極の電位Ｖｂは電源電位Ｖ
ｄｄ１、ＭＯＳトランジスタＱ３のドレイン電極の電位
Ｖａは電源電位Ｖｄｄ２となるので、これらＭＯＳトラ
ンジスタＱ１，Ｑ３のソース・ドレイン間電圧Ｖｄｓ
（Ｑ１），Ｖｄｓ（Ｑ３）は共に電源電位Ｖｄｄ２の１
／２の（電源電位Ｖｄｄ１と等しい）電圧となる。
【００２６】また、入力信号Ｖｉｎが高レベルの場合
は、ＭＯＳトランジスタＱ１〜Ｑ８のオン，オフは低レ
ベルの場合に対して逆の関係となり、出力信号Ｖｏｕｔ
は電源電位Ｖｄｄ２に、ＭＯＳトランジスタＱ１，Ｑ３
のソース・ドレイン間電圧Ｖｄｓ（Ｑ１），Ｖｄｓ（Ｑ
３）は０Ｖに、ＭＯＳトランジスタＱ２，Ｑ４のソース
・ドレイン間電圧Ｖｄｓ（Ｑ２），Ｖｄｓ（Ｑ４）は電
源電位Ｖｄｄ２の１／２の（電源電位Ｖｄｄ１と等し
い）電圧となる。
は、ＭＯＳトランジスタＱ１〜Ｑ８のオン，オフは低レ
ベルの場合に対して逆の関係となり、出力信号Ｖｏｕｔ
は電源電位Ｖｄｄ２に、ＭＯＳトランジスタＱ１，Ｑ３
のソース・ドレイン間電圧Ｖｄｓ（Ｑ１），Ｖｄｓ（Ｑ
３）は０Ｖに、ＭＯＳトランジスタＱ２，Ｑ４のソース
・ドレイン間電圧Ｖｄｓ（Ｑ２），Ｖｄｓ（Ｑ４）は電
源電位Ｖｄｄ２の１／２の（電源電位Ｖｄｄ１と等し
い）電圧となる。
【００２７】すなわち、出力信号Ｖｏｕｔの最高電圧は
所望の電源電位Ｖｄｄ２まで到達するが、Ｎチャネル型
のＭＯＳトランジスタＱ１〜Ｑ４のソース・ドレイン間
電圧は何れの場合でも電源電位Ｖｄｄ２の１／２の（電
源電位Ｖｄｄ１と等しい）電圧を越えることはなく、こ
れらＭＯＳトランジスタを高耐電圧型としなくて済む。
所望の電源電位Ｖｄｄ２まで到達するが、Ｎチャネル型
のＭＯＳトランジスタＱ１〜Ｑ４のソース・ドレイン間
電圧は何れの場合でも電源電位Ｖｄｄ２の１／２の（電
源電位Ｖｄｄ１と等しい）電圧を越えることはなく、こ
れらＭＯＳトランジスタを高耐電圧型としなくて済む。
【００２８】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２９】第１の実施例においては、入力信号Ｖｉｎ
のレベル反転信号を得るために、レベルシフト部１１と
は別に、レベル反転部１２を設けたが、レベルシフト部
１１の内部にこのレベル反転部１２と同一機能をもつ、
ＭＯＳトランジスタＱ１，Ｑ５から成る回路（図３の１
１ａ内の破線の部分）があるので、第２の実施例では、
この回路のＭＯＳトランジスタＱ１，Ｑ５のドレイン電
極の接続点から入力信号Ｖｉｎのレベル反転信号を得て
ＭＯＳトランジスタＱ２，Ｑ４，Ｑ６のゲート電極に供
給し、第１の実施例におけるレベル反転部１２を不要と
している。動作及び効果は、第１の実施例と基本的には
同一であるので、その説明は省略する。
のレベル反転信号を得るために、レベルシフト部１１と
は別に、レベル反転部１２を設けたが、レベルシフト部
１１の内部にこのレベル反転部１２と同一機能をもつ、
ＭＯＳトランジスタＱ１，Ｑ５から成る回路（図３の１
１ａ内の破線の部分）があるので、第２の実施例では、
この回路のＭＯＳトランジスタＱ１，Ｑ５のドレイン電
極の接続点から入力信号Ｖｉｎのレベル反転信号を得て
ＭＯＳトランジスタＱ２，Ｑ４，Ｑ６のゲート電極に供
給し、第１の実施例におけるレベル反転部１２を不要と
している。動作及び効果は、第１の実施例と基本的には
同一であるので、その説明は省略する。
【００３０】以上説明した本発明によるレベルシフタ回
路を、ガラス基板上に多結晶シリコンの薄膜トランジス
タを集積して作製し、それを液晶ディスプレイ用の垂直
走査回路に採用して試験を行った。レベルシフタ回路を
構成している薄膜トランジスタのチャネル長は、ソース
・ドレイン間耐圧が、電源電位Ｖｄｄ２＝２０Ｖの半分
の電圧１０Ｖとなる値で設計した。すなわち、Ｎチャネ
ル型の薄膜トランジスタのチャネル長を３μ、Ｐチャネ
ル型薄膜トランジスタのチャネル長を２μｍとして設計
した。これは、１０Ｖで駆動するシフトレジスタ回路を
構成している薄膜トランジスタのチャネル長と等しくし
ている。この回路を電源電位Ｖｄｄ２＝２０Ｖ、クロッ
ク周波数ｆ＝１ＭＨｚの条件で１５００分の連続動作を
行ったが、その後でも、耐圧の低下等を含む特性の劣化
は認められなかった。
路を、ガラス基板上に多結晶シリコンの薄膜トランジス
タを集積して作製し、それを液晶ディスプレイ用の垂直
走査回路に採用して試験を行った。レベルシフタ回路を
構成している薄膜トランジスタのチャネル長は、ソース
・ドレイン間耐圧が、電源電位Ｖｄｄ２＝２０Ｖの半分
の電圧１０Ｖとなる値で設計した。すなわち、Ｎチャネ
ル型の薄膜トランジスタのチャネル長を３μ、Ｐチャネ
ル型薄膜トランジスタのチャネル長を２μｍとして設計
した。これは、１０Ｖで駆動するシフトレジスタ回路を
構成している薄膜トランジスタのチャネル長と等しくし
ている。この回路を電源電位Ｖｄｄ２＝２０Ｖ、クロッ
ク周波数ｆ＝１ＭＨｚの条件で１５００分の連続動作を
行ったが、その後でも、耐圧の低下等を含む特性の劣化
は認められなかった。
【００３１】
【発明の効果】以上説明したように本発明は、一導電型
（Ｎチャネル型）の第１，第２のＭＯＳトランジスタの
ドレイン電極とソース電極に所定の電源電位を受ける逆
導電型（Ｐチャネル型）の２つのＭＯＳトランジスタの
ドレイン電極との間にそれぞれゲート電極を上記１，第
２のＭＯＳトランジスタのゲート電極と対応接続する一
導電型の第３，第４のＭＯＳトランジスタを設け、ソー
ス電極にそれぞれ上記電源電位の１／２の電位を受けゲ
ート電極及びドレイン電極を上記第１，第２のＭＯＳト
ランジスタのゲート電極及びドレイン電極と対応接続す
る逆導電型の第５，第６のＭＯＳトランジスタを設けた
構成とすることにより、一導電型（Ｎチャネル型）の第
１〜第４のＭＯＳトランジスタのソース・ドレイン間電
圧を上記電源電位の１／２に抑えることができるので、
これらＭＯＳトランジスタを高耐電圧構造としなくて済
み、従ってプロセス工程の増加がなく、また動作スピー
ドの低下もなくホットキャリアの発生を防止でき、特性
の劣化がなく高電圧出力，高信頼度が得られるという効
果がある。
（Ｎチャネル型）の第１，第２のＭＯＳトランジスタの
ドレイン電極とソース電極に所定の電源電位を受ける逆
導電型（Ｐチャネル型）の２つのＭＯＳトランジスタの
ドレイン電極との間にそれぞれゲート電極を上記１，第
２のＭＯＳトランジスタのゲート電極と対応接続する一
導電型の第３，第４のＭＯＳトランジスタを設け、ソー
ス電極にそれぞれ上記電源電位の１／２の電位を受けゲ
ート電極及びドレイン電極を上記第１，第２のＭＯＳト
ランジスタのゲート電極及びドレイン電極と対応接続す
る逆導電型の第５，第６のＭＯＳトランジスタを設けた
構成とすることにより、一導電型（Ｎチャネル型）の第
１〜第４のＭＯＳトランジスタのソース・ドレイン間電
圧を上記電源電位の１／２に抑えることができるので、
これらＭＯＳトランジスタを高耐電圧構造としなくて済
み、従ってプロセス工程の増加がなく、また動作スピー
ドの低下もなくホットキャリアの発生を防止でき、特性
の劣化がなく高電圧出力，高信頼度が得られるという効
果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部の電圧波形図である。
各部の電圧波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来のレベルシフタ回路の一例及びその周辺分
を示す回路図である。
を示す回路図である。
【図５】図４に示されたレベルシフタ回路の動作を説明
するための各部の電圧波形図である。
するための各部の電圧波形図である。
１０ レベルシフタ回路 １１，１１ａ レベルシフト部 １２ レベル反転部 ２０ シフトレジスタ ３０ 出力バッファ回路 ４０ 液晶表示部 ＬＣ４１ 液晶セル Ｑ１〜Ｑ１２，Ｑ４１ ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 ゲート電極に入力信号を受けソース電極
を基準電位点と接続する一導電型の第１のＭＯＳトラン
ジスタと、ゲート電極に前記入力信号のレベル反転信号
を受けソース電極を前記基準電位点と接続する一導電型
の第２のＭＯＳトランジスタと、ゲート電極に前記入力
信号を受けソース電極を前記第１のＭＯＳトランジスタ
のドレイン電極と接続する一導電型の第３のＭＯＳトラ
ンジスタと、ゲート電極に前記入力信号のレベル反転信
号を受けソース電極を前記第２のＭＯＳトランジスタの
ドレイン電極と接続する一導電型の第４のＭＯＳトラン
ジスタと、ゲート電極に前記入力信号を受けソース電極
を第１の電源電位の第１の電源供給端と接続しドレイン
電極を前記第１のＭＯＳトランジスタのドレイン電極と
接続する逆導電型の第５のＭＯＳトランジスタと、ゲー
ト電極に前記入力信号のレベル反転信号を受けソース電
極を前記第１の電源供給端と接続しドレイン電極を前記
第２のＭＯＳトランジスタのドレイン電極と接続する逆
導電型の第６のＭＯＳトランジスタと、ゲート電極を前
記第４のＭＯＳトランジスタのドレイン電極と接続しソ
ース電極を第２の電源電位の第２の電源供給端と接続し
ドレイン電極を前記第３のＭＯＳトランジスタのドレイ
ン電極と接続する逆導電型の第７のＭＯＳトランジスタ
と、ゲート電極を前記第３のＭＯＳトランジスタのドレ
イン電極と接続しソース電極を前記第２の電源供給端と
接続しドレイン電極を前記第４のＭＯＳトランジスタの
ドレイン電極と接続しこのドレイン電極を信号出力端と
する逆導電型の第８のＭＯＳトランジスタとを備えたレ
ベルシフト部を有することを特徴とするレベルシフタ回
路。 - 【請求項２】 ゲート電極に入力信号を受けソース電極
を基準電位点と接続する一導電型の第９のＭＯＳトラン
ジスタと、ゲート電極に前記入力信号を受けソース電極
を第１の電源供給端と接続しドレイン電極を前記第９の
ＭＯＳトランジスタのドレイン電極と接続する逆導電型
の第１０のＭＯＳトランジスタとを備え、前記第９及び
第１０のＭＯＳトランジスタのドレイン電極接続点から
前記入力信号のレベル反転信号を出力するレベル反転部
を設けた請求項１記載のレベルシフタ回路。 - 【請求項３】 入力信号のレベル反転信号を第１及び第
５のＭＯＳトランジスタのドレイン電極接続点から得る
ようにした請求項１記載のレベルシフタ回路。 - 【請求項４】 第１の電源電位を第２の電源電位のほぼ
１／２とした請求項１記載のレベルシフタ回路。 - 【請求項５】 一導電型をＮチャネル型、逆導電型をＰ
チャネル型とした請求項１記載のレベルシフタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067258A JPH0767068B2 (ja) | 1993-03-26 | 1993-03-26 | レベルシフタ回路 |
| US08/218,125 US5457420A (en) | 1993-03-26 | 1994-03-25 | Inverter circuit and level shifter circuit for providing a high voltage output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067258A JPH0767068B2 (ja) | 1993-03-26 | 1993-03-26 | レベルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283979A JPH06283979A (ja) | 1994-10-07 |
| JPH0767068B2 true JPH0767068B2 (ja) | 1995-07-19 |
Family
ID=13339753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5067258A Expired - Lifetime JPH0767068B2 (ja) | 1993-03-26 | 1993-03-26 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767068B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184440A (ja) * | 1997-12-25 | 1999-07-09 | Sony Corp | 液晶表示装置の駆動回路 |
| JP3412131B2 (ja) | 1998-06-23 | 2003-06-03 | 株式会社日立製作所 | 液晶表示装置 |
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP2002300025A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | レベルシフト回路 |
| JP4327411B2 (ja) | 2001-08-31 | 2009-09-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7215193B2 (en) | 2004-11-23 | 2007-05-08 | M/A-Com, Inc. | Method and apparatus for limiting power amplifier voltage excursions |
-
1993
- 1993-03-26 JP JP5067258A patent/JPH0767068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283979A (ja) | 1994-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5457420A (en) | Inverter circuit and level shifter circuit for providing a high voltage output | |
| US8102357B2 (en) | Display device | |
| KR100867881B1 (ko) | 펄스 출력 회로, 시프트 레지스터, 및 표시 장치 | |
| CN1384546B (zh) | 半导体器件 | |
| US20060071895A1 (en) | Display device having an improved voltage level converter circuit | |
| CN115050305B (zh) | 移位寄存器及其驱动方法、栅极驱动电路及显示装置 | |
| US8593204B2 (en) | Amplitude conversion circuit | |
| US6275210B1 (en) | Liquid crystal display device and driver circuit thereof | |
| US20110279438A1 (en) | Buffer circuit | |
| CN109326258B (zh) | 移位寄存器单元和显示面板 | |
| JP3179350B2 (ja) | レベルシフト回路 | |
| US8558779B2 (en) | Display device | |
| US7764264B2 (en) | Display device with bidirectional shift register and set-reset flip flops with capacitors that use scanning direction control signals as setting and resetting potentials | |
| JPH0767068B2 (ja) | レベルシフタ回路 | |
| JP2903838B2 (ja) | クロックドインバータ回路 | |
| CN1260890C (zh) | 用于变换信号振幅的振幅变换电路 | |
| US7023241B2 (en) | Two-ended voltage level shifter for TFT LCD gate driver | |
| CN100412942C (zh) | 显示装置 | |
| JP4831657B2 (ja) | 液晶表示駆動用半導体集積回路 | |
| JPH0695073A (ja) | 液晶表示装置 | |
| WO2021258888A1 (zh) | 一种移位寄存器、栅极驱动电路及显示面板 | |
| US7405596B2 (en) | Driver circuit | |
| JP2008283545A (ja) | 信号レベル変換回路、平面表示装置 | |
| JP2005311790A (ja) | 信号レベル変換回路および該回路を用いた液晶表示装置 | |
| JP3992776B2 (ja) | 液晶表示装置の駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960116 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070719 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100719 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 17 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 17 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130719 Year of fee payment: 18 |