JPH0767111B2 - 通信システム - Google Patents

Description

【発明の詳細な説明】 この発明は、それぞれ信号チャンネルとデータ領域を具
備する第１及び第２の循環セルが反対方向に搬送される
第１及び第２のパスによって相互結合している複数のサ
ブステーションを備えた通信システムに関する。各サブ
ステーションは、各々複数の信号チャンネル及び受信機
を備え、第１のセルに情報を書込み、第２のセルからの
情報を読取る送信機を具備している。

このような通信システムは、IEEE通信マガジンに記載さ
れている論文“QPSXマン”（1988年４月号、第26巻、第
４号、20−28頁,R.M.Newman）により知られている。こ
のシステムでは各第１のセルの信号チャンネルが同じ優
先番号の各セルに割当てられ、送信されるべきである優
先順位のデータを保持する各サブステーションは、第１
のセルのこの優先順位に割当てられた信号チャンネル内
のデータ送信リクエスト信号を書き込むことができる。
しかし１つのセルにはこのような通信チャンネルが１つ
しかないため衝突の生じる可能性があり、これを回避す
るためには各サブステーションが、内部の送信リクエス
ト信号を書込めるようになる前に、受信した第１のセル
の関係する信号チャンネルのビジー／フリー状態にアク
セスするための付加受信機を具備しなければならない。
さらに各サブステーションには、第１のセルの信号チャ
ンネル内で受信されたリクエスト信号の作用で第２のセ
ルのデータチャンネルの使用を監視するための付加送信
機を具備する手段が備えられている。付加受信機及び付
加送信機とこれらに関連する回路により各サブステーシ
ョンはかなり複雑になり、コストも比較的高くなってし
まう。

このシステムでは、同じ優先順位のデータを処理する場
合、第１のセルにはリクエスト信号を送信するための信
号チャンネルが１つしかないために衝突が起きる可能性
があり、付加送信機及び受信機が必要になる点に注目す
べきである。

したがってこの発明の目的は、上記の型の通信システム
でより簡単な構成を提供し、特に各サブステーションに
付加受信機及び送信機を具備する必要がない構成を提供
することにある。

この目的はこの発明の通信システムによって達成され
る。この発明は、各々信号チャンネル及びデータ領域を
含む反復的な第１及び第２のセルが反対方向に伝送され
る第１及び第２のパスによって相互結合されている複数
のサブステーションを具備し、各サブステーションには
各々複数の信号チャンネルを具備する第１のセルに情報
を書込むための送信機と、第１のセルと同数の複数の信
号チャンネルを含む第２のセルから情報を読取るための
受信機とが設けられている通信システムにおいて、第１
のセルから情報を読取るための別の受信機と第２のセル
に情報を書込むための別の送信機とを備えたメインステ
ーションを具備し、第１及び第２のセルがそれぞれサブ
ステーションの数よりも少ない数の複数の信号チャンネ
ルを有し、メインステーション及びサブステーションに
おいて複数の信号チャンネルの任意のフリーなチャンネ
ルをメインステーションへ新しいデータを送信しなけれ
ばならない各サブステーションに割当てる割当て手段が
設けられており、この割当て手段は、サブステーション
において、全ての信号チャンネルの一般的な割当て状態
を記憶する第１のレジスタ内のフリーな信号チャンネル
を暫定的に選択し、このチャンネルをビジーとし、この
ようにして得られた自身の割当て状態を第２のレジスタ
に記憶させる手段と、サブステーションにおいて、メイ
ンステーションに送信された第１のセルの選択された信
号チャンネル内に信号チャンネル割当てリクエスト信号
を書込む手段と、メインステーションにおいて、前記サ
ブステーションの全てに送信される第２のセルに選択さ
れた信号チャンネルで割当て許可信号を送信する手段
と、サブステーションにおいて、このサブステーション
の第３のレジスタからメインステーションに送信された
第１のエコーセルのデータチャンネルに自身のアドレス
を書込む手段と、メインステーションにおいて、受信さ
れたエコーセルを認識してこの受信されたエコーセルに
類似する第２のリターンエコーセルを全てのサブステー
ションに送信する手段と、各サブステーションにおい
て、第３のレジスタ内に記憶されたアドレスと第２のリ
ターンエコーセルのアドレスとを比較する手段とを具備
し、この比較が良い結果のサブステーションに暫定的に
選択された信号チャンネルが確定的に割当てられ、さら
に、各サブステーションに設けられ、第１のセルのこの
信号チャンネルにおけるデータ送信のためのリクエスト
信号を前記メインステーションに送るために割当てられ
た信号チャンネルを有する手段と、メインステーション
に設けられ、送信リクエスト信号の受信に応答してリク
エストしているサブステーションに第１のセルの割当て
られた信号チャンネルに対応する第２のセルの信号チャ
ンネルでデータ伝送許可信号を送信する手段とを具備し
ていることを特徴とする。

第１のセルの信号チャンネルはデータを伝送すべきサブ
ステーションに割当てられるため、このチャンネルの使
用に関して衝突が起こることはなく、サブステーション
に付加受信機を備える必要もない。一方データチャンネ
ル監視機能はこの時点でメインステーションのみで実行
されるため、サブステーションには付加受信機を具備す
る必要はない。

信号チャンネルはサブステーションと同じ数だけ具備す
ることができるが、このためにはセル当り使用する信号
帯域幅が大きすぎてしまう。トラフィック機能、すなわ
ちデータを同時に送信しなければならない多数のサブス
テーションの機能において多数の信号チャンネルを用い
ることにより、信号帯域幅が許容範囲に維持される。

文献“システム12・ISDN加入者装置ネットワーク端末デ
ジタル電話及び端末アダプタのための構成”（Electric
al Communication,第59巻、第1/2号、1985年、第120〜1
26頁,T.Israen他）にはすでに、情報を反対方向に伝送
するために用いる第１及び第２のパスによって相互結合
している複数のサブステーション及びメインステーショ
ンを備え、信号チャンネルを用いてデータチャンネルの
使用をリクエストする通信システムが開示されているこ
とに注目すべきである。しかしながらこの既知のシステ
ムには信号チャンネル（Ｄチャンネル）が１つしかな
く、メインステーションは通信の期間に対してデータチ
ャンネルをサブステーションに割当てている。換言すれ
ば、このシステムは回路スイッチモードの場合のみ動作
し、パケット交換モードあるいはセルスイッチモードで
は動作しないのに対し、本発明のシステムでは第１に述
べた文献に開示されたシステム同様１つまたは他のモー
ドに限定されない。

本発明による通信システムの特徴はまた、前記第１及び
第２のセルに各々同じ数の信号チャンネルが具備されて
おり、前記第１のセルの割当てられた信号チャンネルに
対応する前記第２のセルの信号チャンネルが前記メイン
ステーションによるが前記許可信号の送信に利用される
ことである。

第１及び第２のセル内の対応する信号チャンネルを同じ
サブステーションに割当てることによって、第２のセル
の信号チャンネルでは付加割当て手段が必要でなくな
る。

またさらに本発明による通信システムの別の特徴は、各
サブステーションに送信される新しいデータの最後の受
信から第２の予め決められた期間が経過した時に前に割
当てられた信号チャンネルの割当てを解除するための割
当て解除手段を具備していることである。

このようにして信号チャンネルの数はサブステーション
の数よりもずっと少なくてすむようにされている。

本発明の上記のまた他の目的及び特徴は、添付図面を参
照した以下の実施例の説明によりさらに明確になり、ま
た本発明が最も良く理解されるものである。

第１図は、本発明による通信システムの概略図である。

第２図及び第３図は、第１図に示されたシステムのメイ
ンステーションMS及びサブステーションSZを各々より詳
細に示したものである。

第４図は、第３図に示されたサブステーションSZの一部
を構成する処理装置PU1の動作を示すフローチャートで
ある。

第５図は、第１図に示されたシステムで用いられる通信
セルａ乃至ｍを示す。

図面では接続が単一ワイヤで示されているが、複数のワ
イヤによって構成することもできる。

第１図に示されているように、本発明による通信システ
ムはメインステーションMSが折返された一方向入力上流
リンクUL及び一方向出力下流リンクDLと、それに接続さ
れている８個以上のサブステーションを具備している
が、その内SX、SY及びSZのみが示されている。これらの
サブステーションはリンクUL及びDL間に並列に結合され
（SYはゲート回路GC6を通しまたSXはGC7を通して）、各
々にはデータレジスタDX、DY、及びDZが共同している。
メインステーションMSはさらにリンクUL1及びDL1を通し
て交換機（図示されていない）に結合している。

メインステーションMS及びサブステーションはそれぞれ
送信機および受信機を備えており、セルと呼ばれる一定
の長さの情報パケットの形態で情報を交換することがで
きる。リンクULのこれらのセルは第１のセルと呼ばれ、
リンクDLのこれらのセルは第２のセルと呼ばれる。これ
らセルの各々には第５図に示されているように４バイト
ヘッダＨと32バイト情報領域IFがあり、各ヘッダはいわ
ゆるMAC（メデイアアクセスコントロール）領域、また
はバイトMFおよび２バイトで構成されセルが伝送される
事実上のチャンネルを識別するVCI（実質上のチャンネ
ル識別子）を含んでいる。後に明かとなるように、領域
MFの８ビットは各々MS間の信号チャンネルとサブステー
ションの８ビットを構成し、セルの情報領域IFは空域か
あるいはデータを含み、信号チャンネル状態の情報かあ
るいはこの場合データセル、チェックセル、あるいはエ
コーセルのそれぞれのアドレスを含む。

メインステーションMS（第２図）はクロック回復回路CL
R1を備えており、この回路は入力下流リンクDL1に接続
され、そこに受信されたセル流からセルロック信号CCL
1、ワードあるいはバイトクロック信号WCL1及びビット
クロック信号BCL1を引き出す。これらのクロック信号は
メインステーションMSの種々の回路を制御し、その方法
は図示されていないが、後述するステーションの動作の
説明から明かになる。ビットクロック信号BCL1はビット
速度150メガビット／秒のビットフレームを限定し、セ
ルクロック信号CCL1はセルフレームを限定する。このセ
ルフレームは各セルが36×８ビットから構成されている
ためにセル速度はビツト速度の36×８分の１である。メ
インステーションMSはさらに別のクロック回復回路CLR2
を備え、これは入力上流リンクULに接続され、そこに受
信されたセル流からセルクロック信号CCL2、ワードある
いはバイトクロック信号WCL2及びビットクロック信号BC
L2を導出する。このセル流はこれらのクロック信号の制
御下にセルバッファBUFに入り、そこからクロック回復
回路CLR1によって与えられるクロック信号CCL1、WCL1及
びBCL1の制御下に読みとる。このようにしてメインステ
ーション全体はCLR1によって与えられるクロック信号の
制御下に同期的に動作する。

SZ（第３図）のような各サブステーションはクロック回
復回路CLR3を具備しており、この回路は入力下流リンク
DLに接続され、このリンク上の入力セル流からビットク
ロック信号BCL3、バイトあるいはワードクロック信号WC
L3及びセルクロック信号CC13を導出する。クロック信号
BCL3及びCCL3はそれぞれビットフレーム及びセルフレー
ムを限定し、またワードクロック信号WCL3と共にサブス
テーションSZの種々の回路を制御している。これはここ
では記載しないがこのステーションの動作についての記
載から明かになるであろう。

本システムの構成及び動作を詳細に記載する前に、以下
この動作の概要を示す。

各セルのMACあるいは信号領域MFの８ビットは信号チャ
ンネルとして用いられ、それらはそれぞれこれらサブス
テーションの内最大８つが同時に信号チャンネルを割当
てられるように、任意のサブステーションに割当てられ
ることができる。

メインステーションMSはすべての信号チャンネルの一般
的な割当て状態をレジスタASRに記憶し、時に応じてセ
ルのMAC領域のすべてのサブステーションにこの割当て
状態を送信する。この割当て状態は各サブステーション
のレジスタALRに記憶される。各サブステーションはこ
のようなセルに応答して割当て動作の間に信号チャンネ
ルを捕足するか、あるいは信号チャンネルを割当てられ
ており、メインステーションにチェックセルを送信す
る。このチェックセルの情報領域はレジスタMBY内に単
一のあるいは自身の割当て状態を記憶している。すなわ
ち捕捉されているかあるいは割当てられた信号チャンネ
ルに対応するビットが１である少なくとも１つのバイト
を記憶している。したがってメインステーションは種々
のサブステーションの個々の割当て状態を通報され、AS
Rに記憶されている一般的な割当て状態を更新すること
ができる。

サブステーションが活性状態にある時、すなわち信号チ
ャンネルが割当て工程でサブステーションに割当てられ
てメインステーションの方向にデータセルを送信すると
き、サブステーションはセルのMAC領域の割当てられた
信号チャンネルに送信リクエストビット１を与え、この
セルをメインステーションへの上流リンクに送信送す
る。そしてメインステーションがセルの割当てられた信
号チャンネルに許可ビットを与えることによって要求さ
れた送信を行い、全てのサブステーションにセルが送信
される。この許可ビットはリクエストしているサブステ
ーションによって認識され、サブステーションは上流リ
ンクにデータセルを送信する。

サブステーションが受動状態にある時、すなわち信号チ
ャンネルが割当てられておらず、メインステーションに
送信するデータセルを有するとき、サブステーションは
以下の２工程から成る割当て動作を開始する； 第１の工程では、サブステーションが自身の割当て状態
レジスタMBY内の１に単一対応ビットを与えることによ
って、レジスタALRに記憶された一般的な割当て状態の
ビット０によって指示されるフリー信号チャンネルを選
択する。次にセルのMAC領域内の対応する割当てリクエ
ストビット１を与えまたこのセルを上流リンクのメイン
ステーションに送信することによって、捕捉した信号チ
ャンネルを割当てるようにメインステーションに要求す
る。するとメインステーションがセルのMAC領域の対応
する信号チャンネル内に許可ビット１を与えて次に要求
しているサブステーションによってセルが認識される全
てのサブステーションに下流リンクを通してセルを送信
することによって、信号チャンネルを割当てる。しかし
メインステーションは要求しているサブステーションが
どのサブステーションであるかわからないし、また２つ
以上のサブステーションが同一のフリーチャンネルを捕
捉する可能性もあるため、メインステーションがこれら
のサブステーションに同一の信号チャンネルを割当て、
衝突が生じる。これは、第２の工程における動作によっ
て回避される。第２工程においては、自身のアドレスま
たはサブステーションの識別子を有するエコーセルの各
割当て要求サブステーションによる送信が行われる。メ
インステーションが上流リンクで受け取るとすぐにこの
エコーセルはリターンエコーセルとしてこの下流リンク
を通して全てのサブステーションにループバックされ
る。すべてが正常であれば、すなわち単一サブステーシ
ョンのみがエコーセルを送るならば、リターンエコーセ
ル内のアドレスがこのサブステーションによって認識さ
れる。従って信号チャンネルはそのサブステーションに
割当てられ、その結果としてこのステーションは活性状
態になる。しかしもしも２つ以上のステーションが同一
の信号チャンネルを同時に割当てるよう要求すると、エ
コーセル内のアドレスが互いに衝突してメインステーシ
ョン及びこのステーションによってループバックされた
リターンエコーセルに受け取られたエコーセル内の衝突
したアドレスが要求サブステーションによって認識され
ないことになる。するとこのサブステーションは再びフ
リー信号チャンネルを捜す。この過程はうまくチャンネ
ルを捕捉できるまで継続される。

以下メインステーションMS及びサブステーションSZの構
成をそれぞれ第２図及び第３図を参照しながら詳細に記
載する。

第２図に示されたメインステーションMSはトランスミッ
タ／受信機から成り、以下の回路が具備されて相互に接
続している： 上流クロック回復回路CLR1及びCLR2と、セルバッフアBU
F; レジスタREG1、REG2及びREG3 ８つの信号チャンネルの割当て状態を記憶させるための
一般的な割当て状態レジスタASR; 連続入力セルのMAC領域MFを記憶させるためのフアース
トイン−フアーストアウトレジスタREQ（それはレジス
タが空でない時及び空である時にそれぞれ活性及び非活
性リクエスト出力信号REを与える）； 図13に示された型のエコーセルを記憶してその出力EPを
活性化することができるエコーセルレジスタECR; 図10に示された型のいわゆるチェックセルの情報領域の
バイトを記憶するためのチェックバイトレジスタCBR; 入力セルのMAC領域MFを記憶するためのMAC領域レジスタ
MFR1; 入力セルのMAC領域MFを検出するためのMAC領域検出回路
MFD; エコーセル及びチェックセルのVCI領域を検出し対応す
る出力EC及びCCをそれぞれ活性化させることができるVC
I検出回路VDI; 空のセルのVCIを検出してその出力EMCを活性化させるこ
とができるVCI検出回路VD2; チェックセルの情報領域IFから単一バイトを引き出すた
めの情報領域フイルタ回路IFF; ２つのデータ入力Ａ及びＢ、データ出力Ｃ及び各々の選
択入力SI1、SI2を有し、活性化された時及び活性化され
ない時に入力A/Bをそれぞれ出力Ｃに接続するマルイプ
レクサMUX1及びMUX2; 並列／直列コンバータPSC1及びPSC2; 並列／並列インバータSPC1及びSPC2; セルクロック信号CCL1によって制御され、予め決められ
た数のセルフレームをカウントするとき非活性出力信号
を与えるタイミング回路TC; 論理回路LC1及びLC2; ゲート回路GC1及びGC2; ANDゲート回路G1及びG2。

サブステーションの構成は全て同じであるため、その内
の１つSZの構成だけを第３図に詳細に示す。サブステー
ションSZは相互に接続された以下の回路を備えている： 上記のクロック回復回路CLR3; レジスタREG4; ８つの信号チャンネルすべての一般的な割当て状態を記
憶するための一般的な８ビット割当て状態レジスタALR; MAC領域レジスタMFR2; ８ビットワードの内の単一ビット１が、捕捉されたかあ
るいはサブステーションに割当てられた８つの可能なチ
ャンネルの内の信号チャンネルを指示する“マイトバイ
ト”レジスタMBY。このレジスタはサブステーション自
身の割当て状態を記憶する； 関連するデータレジスタDZから受取られ、メインステー
ションMSに伝送されるデータセルを記憶する（第１図）
フアーストインフアーストアウトレジスタDIR。このレ
ジスタDIRは、“新しい”セルを記憶するための第１の
部分ND、すなわち送信リクエストがまだ形成されていな
い部分NDと、“待ち”セルを記憶するための第２の部分
WD、すなわち前記のリクエストがすでにメインステーシ
ョンに伝送されて許可信号を待っている第２の部分WDか
ら構成されている； メインステーションMSから受取ったセルを記憶し、デー
タレジスタDZに伝送するかあるいは排除するためのデー
タセル出力レジスタDOR; メインステーションMSから受取ったエコーセルの情報領
域IFを記憶するためのエコーセル出力レジスタEOR; サブステーションSZの受動状態及び活性状態を記憶する
ための状態レジスタSR。これらの状態は以下のとおりで
ある： 状態1:純粋な受動状態； 状態2:エコーセルを送信する前に許可信号の受取を待っ
ている受動割当て状態； 状態3:リターンエコーセルの受取を待っている受動割当
て状態； 状態4:データセル入力レジスタDIRに記憶されたデータ
セルの伝送をリクエストすることのできる活性状態。

自身のアドレスOAあるいはサブステーションの識別子を
記憶するためのアドレスレジスタOAR; レジスタREG4に受け取られた連続セルをカウントするた
めの割当て状態カウンタASCであって、そのためにMAC領
域が同一の単一ビット１を保持している割当て状態カウ
ンタASC; データセル入力レジスタDIR内の新しいデータセルの受
取りから経過した時間をカウントするための非割当てカ
ウンタDEC。このカウンタDECは予め決められた時間が経
過した時あるいは経過しない時にそれぞれ活性化／非活
性化出力信号ETCを与える； リターンエコーセルが、このエコーセルの送信から予め
決められた時間内に受け取られるかどうかをチェックす
るためのカウンタECC。このカウンタECCは上記予め決め
られた時間が経過した時あるいは経過していない時にそ
れぞれ活性／非活性出力信号ETCを与える； エコーセルのVCIを検出し続いてその出力EOを活性化さ
せるためのVCI検出回路VD3; レジスタMFR2内に記憶された割当て状態が単一ビット１
あるいはそれ以上のビット１を保持しているかどうかを
検出するための単一ビット検出回路SBD; レジスタMF及びMBYの内容を比較してその内容がそれぞ
れ同一である／相違する時に活性／非活性出力信号MYを
与える比較器COMP1; レジスタEOR及びOARの内容を比較してこれらの内容がそ
れぞれ同一である／相違する時に活性／非活性出力信号
COを与える比較器COMP2; ゲート回路GC3、GC4、GC5。ゲート回路GC3はデータ入力
レジスタDIRのND部に少なくとも１つの新しいセルがあ
るかどうかを検出するのに用いられ、同様にゲート回路
GC4はレジスタDIRのWD部に少なくとも１つの待ちセルが
存在するかどうかを検出する； 直列／並列コンバータSPC3; 並列／直列コンバータPSC3; レジスタALR及びMFとカウンタASCに接続され、第４図に
示されたフローダイヤグラムに従って動作する処理ユニ
ットPU1; レジスタALR及びMBYに接続され、FSMの選択出力Ｓによ
って制御される処理ユニットPU2。PU2の出力MBYはレジ
スタMBYに接続される； セルアセンブリ回路CAC; 遅延回路D; 入力AC,DE、SE、MY、ND、WD、CO,ETCと、出力Ｇ（許
可）、Ｃ（チェック）、Ｅ（エコー）、Ｒ（リクエス
ト）、Ｓ（選択）、AC（活性）を有し、最後の出力ACは
遅延回路Ｄを介して同じ符号の入力ACに戻される有限状
態マシーンFSM。この有限状態マシーンFSMはまた状態レ
ジスタSRに接続され、その動作は下記の受動状態１ない
し３（その場合のAC＝０）の真値表１及び活性状態４
（その場合のAC＝１）の真値表２によって示すことがで
きる。これらの表ではFSMの古い状態及び新しい状態が
それぞれSRO及びSRNによって示されている。

以下上記の通信システムの動作を８つかそれ以上のサブ
ステーションの内の上記の３つのサブステーションSX、
SY及びSZについてのみ説明する。サブステーションSX及
びSY内の回路に付けられる参照符号は第３図に示された
サブステーションSZ内の回路についての符号と同じ符号
を用いることとする。

以下説明する動作のスタートにおいて、サブステーショ
ンSX及びSYは共に活性状態にあって表２においてはAC＝
１及びSRO＝０であり、サブステーションSZは受動状態
１であって表１ではAC＝０及びSRO＝１であると仮定す
る。サブステーションSX、SY及びSZのレジスタMBY及びD
IRはさらに次のような状態にあると考える： サブステーションSX MBY:このレジスタ内に記憶された自身割当て状態は、01
0……０であり、またAC＝１、SRO＝４であるために、第
２の信号チャンネルが予めSXに割当てられていることを
示している。

DIR:このレジスタは少なくとも１つの新しいデータセル
を含み、また待ちデータセルは全くなく、それ故ゲート
GC3及びGC4の出力信号がそれぞれ活性化（ND＝１）およ
び非活性化（WD＝０）である。このためSXはデータ送信
過程を開始する。

サブステーションSY MBY:レジスタ内に記憶された自身の割当て状態は100…
…０であって、AC＝１及びSRO＝４であるため、第１の
信号チャンネルはすでにSYに割当てられている； DIR:このレジスタは新しいデータセル及び待ちデータセ
ルを含んでおらず、ゲートGC3及びGC4の出力信号は共に
非活性化である、すなわちそれぞれND＝０及びWD＝０で
ある。このためSYはデータ送信過程を開始しない。

サブステーションSZ MBY:このレジスタ内に記憶された自身割当て状態は000
……０であって、信号チャンネルをまだ捕捉していない
か、SZに割当てられていないことを示している。

DIR:このレジスタは少なくとも１つのデータセルを含ん
でいるが待ちデータセルはなく、ゲートGC3及びGC4の出
力信号がそれぞれ活性化（ND＝１）及び非活性化（WD＝
０）である。このためSZはデータ送信過程が後続するチ
ャンネル割当てを開始する。

メインステーションMS メインステーションMSは下記の状態であると仮定する： −割当て状態レジスタASRの内容が 110……０であって、第１及び第２の信号チャンネルが
捕捉されたかあるいはチャンネルが割当てられた状態で
あることを示している。

−リクエストレジスタREQの内容がゼロであって、サブ
ステーションからは信号チャンネル割当てあるいはデー
タ送信のためのリクエストが送られていないことを示
す。

すでに述べたように、メインステーションMSの種々の回
路はクロック回復回路CLR1が与えるクロック信号によっ
て制御されており、一方SZのようなサブステーション内
の回路はクロック回復回路CLR3によって発生されるクロ
ック信号によって制御されている。回路のクロック制御
は詳細には図示されていないが、それらの動作の説明か
ら明かである。

リンクDL、UL、DL1、UL1では情報がセルの形態でビット
直列方式で伝送されるが、メインステーションMSおよび
サブステーションではこれらのセルがバイトの形態で処
理される。必要な直列／並列変換及び並列／直列変換は
上記のコンバータSPC1乃至SPC3およびPSC1乃至至PSC3中
で行われるが、これらコンバータに関してはこれ以上は
詳述しない。

リクエストレジスタREQは空であるため、その出力REは
非活性化（０）であり、マルチプレクサMUX1の選択入力
SI1を構成するゲートG1の出力もまた非活性化（０）で
ある。その結果割当て状態レジスタASRの出力Ｂはレジ
スタREG3の入力Ｃに結合される。

入力下流リンクDL1上をメインステーションに入る各セ
ルはコンバータSPC1を通ってレジスタREG2に送られる。
このセルのVCIがこのレジスタ内にある時は、検出回路V
D2はこのVCIが空のセルあるいはデータセルを示すかど
うかをチェックする。VD2の出力EMCが非活性（０）であ
ることによって示されるようにセルがデータセルである
と仮定すると、マルチプレクサMUX2の選択入力S12を構
成するゲートG2の出力もまた非活性（０）である。その
結果、レジスタREG2の出力がこのマルチプレクサMUX2の
入力Ｂに接続される。それからセルはレジスタREG2から
レジスタREG3に伝送されて、このセルのMAC領域MFがこ
のレジスタ内にある時に、割当て状態 110……０がレジスタに一般的な割当て状態レジスタASR
から複写される。こうして得られたセル（第5b図に示さ
れている）は次にPSC1で変換され、下流リンクDL上を通
ってすべてのサブステーション、すなわちSX、SY及びSZ
に伝送されて、信号チャンネルの一般的な割当て状態を
伝達する。

サブステーションSX、SY、SZ これらサブステーションの各々では、セルレジスタREG4
がMAC領域MF110……０を受信するとそれが処理ユニット
PU1に与えられて、第４図に示されたように動作する。
このフローチャートから、処理ユニットPU1は特にMAC領
域MFをレジスタMFR2に複写して単一ビット１を備えてい
るかいないかをチェックしていることがわかる。この実
施例ではこの質問に対する答えが否定（Ｎ）であるた
め、PU1がASCをプリセットして、MFR2から一般的な割当
て状態レジスタALRに一般的な割当て状態を複写する。
したがってこのレジスタの内容は： 110...0となる。

MAC領域が単一ビット１を保持しているかどうかをチェ
ックすることが必要であることに注意すべきである。実
際にこのMAC領域はまた後に明かとなるように、単一許
可ビット１を送信するのに用いられることができ、MAC
領域が１より多くのビット１を保持している場合のみ割
当て状態が確認できる。反対にMAC領域が単一ビット１
を保持している場合には、これは割当てビットかあるい
は許可ビットのいずれかである。この両者を区別するた
めには後に述べるようにカウンタASCを用いる。

サブステーションSX、SY、SZの各々では割当て状態の上
記の更新に続いて、以下の操作が実行される： サブステーションSX レジスタMFR2の内容が110……０であるから、単一ビッ
ト検出回路SBDによってこのレジスタ内に１つより多く
のビット１があることが検出され、それによって非活性
化（０）出力信号SB、すなわちSB＝０が生成される。一
方レジスタMBY内に記憶された自身の割り当て状態は、0
10……０であるため、比較器COMP1はMFR2内のMBYのビッ
ト１の存在を検出し、それによってその出力MYが活性化
される。すなわちMY＝１となる。

すでに述べたように、サブステーションSXは活性状態４
にあり、有限マシーンFSMの入力信号AC及びSROが活性化
されて（１）それぞれ４に等しくなる。一方でDE＝０、
SB＝０、MY＝１、及びND＝１であるために、上記の表２
の第３行からわかるように、FSMは活性化チェック及び
送信リクエスト信号Ｃ＝１及びＲ＝１を出力し、これら
の信号はセルアセンブリ回路CACに送られる。ここでチ
ェック信号Ｃ＝１によって第5c図に示されたチェックセ
ルが生成され、情報領域は一連のバイトによって構成さ
れている。このバイトの各々はレジスタMBY内の記憶さ
れたSXの自身を割当て状態に等しい、すなわち、010…
…０であり、一方ヘッダにはチェックVCI、すなわちVC
が含まれている。

情報領域内のバイトの反復は、伝送リンクUL上の転移数
が十分になるように、またこのリンク上のDCレベルが実
質的に一定となるように行われることに注目すべきであ
る。

一方で回路CAC内では、リクエスト信号Ｒが自身割当て
状態コード010……０のこのセルのMAC領域MF中へ挿入が
生じるため、メインステーションにデータセル入力レジ
スタDIR内に記憶されたデータセルの送信を行うように
リクエストする。リクエストが行われるデータセルがレ
ジスタDIRの部分WDにシフトされて、その出力WDが活性
化（１）される。

サブステーションSYは折れ曲がり上流リンクULに生成さ
れたチェックセル（図７）をコンバータPSC3を通して送
信する。このコンバータの出力はゲート回路GC7（第１
図）を通してULに接続されている。

サブステーションSY このステーションもステーションSXと同じように動作す
るが、レジスタDIRの部分ND内には有効な新しいセルが
ない、すなわちND＝０であるため、表２の第２行からわ
かるように、有限状態マシーンFSMのチェック出力信号
Ｃのみが活性化される。従って第５図ｄに示されている
ようにチェックセルが生成され、情報領域はそれぞれが
SYのレジスタMBYに記憶されている自身割当て状態、100
……０に等しい一連のバイトによって構成されている。

ここではデータセルの送信リクエストが形成されないた
め、このセルのチェックVCIはVCに等しく、またそのMAC
領域はゼロに等しい。

サブステーションSYはコンバータPSC3及びゲート回路GC
6（第１図）を通して折返し上流リンクUL上のチェック
セル（図８）を送信する。

サブステーションSZ レジスタMFR2の内容が、110……０であるため、単一ビ
ット検出回路SBDにって191多くのビット１の存在が検出
される。それによって非活性化（０）出力信号SB、すな
わちSB＝０が生成される。一方レジスタMBY内に記憶さ
れた自身割当て状態が、000……０であるため、比較器C
OMP1はMFR2内のMBYのビト１の存在を検出せず、そのた
めにその出力MYは非活性化される、すなわちMY＝０とな
る。

すでに述べたようにサブステーションSZは受動状態１で
あると仮定され、有限状態マシーンFSMの入力信号ACは
非活性化され（０）、SROは１に等しい。一方上記の表
１の第２行からわかるように、ND＝１によってサブステ
ーションSZが新しい状態SRN＝２となり、活性化選択を
行い、リクエスト信号Ｓ＝１及びＲ＝１を生成する。

処理ユニットPU2は選択信号Ｓ＝１の制御の下でファイ
ンド−フアースト−ゼロ機能を実行する。この機能はレ
ジスタALR内に記憶された割当て状態におけるフリー信
号チャンネルを示すフリービット０を選択し、このビッ
トを１に等しくしてこのチャンネルを獲得し、それをレ
ジスタMBYに記憶する動作から成る。すなわちレジスタM
BYの自身割当て状態が、001……０にあり、第３の信号
チャンネルが選択されてステーションSZによって獲得さ
れることが示される。

フアインド−フアースト−ゼロあるいはフアインド−フ
アースト−１機能は一般的に当該分野で知られており、
例えば“ベルシステムテクニカルジャーナル”、第XLII
I巻（1964年９月、第５、パート１、頁1869−1870）に
記載されている。

一方リクエスト信号Ｒが活性化されるため、セルアセン
ブリ回路CACが第５図ｅに示されているセルを生成す
る。ここではMAC領域が、001……０に等しく、獲得され
た第３の信号チャンネルのための割当てリクエストがメ
インステーションMSに与えられ、ここの情報領域がゼロ
であることが示される。

サブステーションSZはこのセル（第５図ｅ）をコンバー
タSPC4の通して折返し上流リンクUL上で送信する。

メインステーションMSの入力リンクUL及び出力リンクDL
にサブステーションを接続する線路の長さはリンクULが
図示されているように折返されているために実質的に各
サブステーションで同じであり、このためにこれらサブ
ステーションの各々の処理時間は、第５図ｅに示された
セルのビットがSZの出力においてGC6内でオア処理さ
れ、第５図ｄに示されたセルの対応するビットがSYの出
力において、またその結果のビットがGC7においてオア
処理され、第５図ｃに示されたセルの対応するビットが
SXの出力に生じるように調整される。その結果、セルは
第５図ｆに示されるようにチェックセルとなり、メイン
ステーションMSに送信される。

メインステーションMS 第５図ｆに示されている前記最後に挙げたチェックセル
がメインステーションMSに与えられると、クロック回復
回路CLR2によって与えられるクロックの制御の下でバッ
フアBUFに入り、回復回路CLR1によって生成されるクロ
ックの制御の下でこのバッファから読取られる。SPC2に
おける直列／並列変換の後、MFD及びREG1に送信され
る。MAC領域MFは、011……０であり、検出回路MFDによ
って検出され、この領域は論理回路LC1によって第２の
信号チャネルに関連する送信リクエストに続いて許可信
号が与えられることを示す第１のコード、010……０
と、第３の信号チャネルに関連する割り当てリクエスト
に続いて許可信号が与えられることを示す第２コード、
001……０とに分割される。これらのコードはリクエス
トレジスタREQに連続的に記憶されるため、このレジス
タの出力REは活性化されて、RE＝１となる。

MFDによって検出される上記のMAC領域MFはまたMAC領域
レジスタMFR1に書込まれ、論理回路LC2はこのレジスタM
FR1の内容を割り当て状態レジスタASRの内容と共にオア
処理し、その結果をこのレジスタに書込む。ASRの以前
の内容は、110……０であり、MFR1の以前の内容は、011
……０であったため、ASRに記憶された割り当て状態
は、111……０となり、これはチャネル１、２、３が捕
足されたか、あるいは割り当てられたことを示してい
る。

すでに述べたように、上記のチェックセル（第５図ｆ）
もまたレジスタREG1に与えらえ、そこからコンバータPS
C2を通してリンクUL1に与えられる。このセルのVCIがRE
G1に供給されるとすぐに、VCIチェック回路VD1がこのセ
ルの存在を検出してその出力CCを活性化させる。この出
力は、チェックセルの情報領域、110……０、110……
０、等がフイルタIFFに与えられるようにゲート回路GC1
をエネーブルし、フイルタIFFはこれらバイトの内の１
つを選択してそれをチェックバイトバッファレジスタCB
Rに与える。ASRの上記の新しい内容、111……０はCBRの
内容、110……０によって書換えられ、ASRの内容が再
び、110……０になる。したがってASRは現在の一般的な
割り当て状態を記憶する。これはサブステーションへの
第３の信号チャネルの割り当てがまだ許可されておら
ず、すなわちSZがまだ活性状態でないため、正しい。

リクエストレジスタREQの出力REが活性化され、すなわ
ちRE＝１であるから、セルカウンタTCの出力TCBがまだ
活性状態（１）にあるようにセルカウンタTCがその最終
値にまだたとりつかないと仮定すると、ゲートG1の出力
SI1もまた活性化される。結果として、リクエストレジ
スタREQの出力ＡはマルチプレクサMUX1を通してレジス
タREG3に接続されている。

前記と同様に、データセルがリンクDL1上の入って来る
下流にあってメインステーションMSのレジスタREG2に入
る時、もし以前に考慮したすべての状態がいまだに真で
あるならば、このデータセルはマルチプレクサMUX2を通
してレジスタREG3に伝送される。その後にリクエストレ
ジスタREQに記憶された第１のコードがデータセルのMAC
領域MFに入り、そして第５図ｇに示されたように、下流
リンクULによって連続的に考えるSX、SY、SZなどのすべ
てのサブステーションに送信される。

サブステーションSX 前記のデータセル（第５図ｇ）が活性サブステーション
SXに受信されると、レジスタDORを通してレジスタDX
に、またさらにレジスタREG4に送信される。次にコー
ド、010……０が処理ユニットPU1の制御の下でレジスタ
ALRに記憶される。その結果回路SBDから活性化出力信号
SB＝１が与えられ、またレジスタMBYの内容も、 010……０であるために、このレジスタの出力信号MYも
活性化されてMY＝１となる。

表２の第７行からわかるように、AC＝１、DE＝０、SB＝
１、MY＝１、ND＝０、WD＝１、及びSRO＝４であるため
に、FSMの出力Ｇ（許可）が活性化される。これによっ
て、レジスタDIRの部分WDの待ちデータセルがセルアセ
ンブリ回路CACの制御下にPSC3を通してメインステーシ
ョンMSに送信されるという効果がある。

前記の動作によって、データセルを送信するためにはサ
ブステーションSXがメインステーションMSに第１のセル
によって割り当てられた（第２の）信号チャネルを用い
ることを要求する必要があり、第２のセルのこの信号チ
ャネルでMSから許可信号を受け取った後でないとこのよ
うな送信は実行できないことがわかる。

サブステーションSY 前記データセル（第５図ｇ）が活性サブステーションSY
に受信されると、サブステーションSX内と同様に処理さ
れる。しかしながらSB＝１、MY＝０である場合は、AC＝
１、DE＝０、ND＝０とり、FSMは動作しない。

サブステーションSZ すべてに述べたように、このステーションは受動状態２
にあ利、信号はAC＝０及びSRO＝２である。またSB＝０
及びMY＝０であるため、表１の第３行からわかるよう
に、FSMは動作を実行しない。

メインステーションMS メインステーションMSはサブステーションSZによってそ
れに送信されたデータセルを処理した後、第５図ｈに示
され前記第２のコードを含むセルをSX、SY、SZ等のすべ
てのサブステーションに送信する。これらサブステーシ
ョンについては以下に述べる： サブステーションSX このステーションは前記のようにSYによって第５図ｇに
示されたセルの受信に関して前記と同じ理由で動作を実
行しない。

サブステーションSY このステーションは動作を実行しない。

サブステーションSZ MFR2で受信されたセルのMAC領域MFが、 001……０であり、またレジスタMBYの自身割り当て状態
も、001……０に等しいため、SBDの出力信号SB及びMBY
の出力信号MYは両方とも活性化され（１）、SB＝１及び
MY＝１となる。一方ステーションSZは状態２にあって出
力信号ACは非活性化（０）されてSROは２に等しいた
め、表１の第６行からわかるように、FSMによりサブス
テーションは状態３となり活性化エコー信号Ｅ＝１が生
成される。その結果セルアセンブリ回路CACは第５図ｉ
に示されたエコーセルを生成し、それをメインステーシ
ョンMSに送信する。このセルの情報領域はサブステーシ
ョンSZの自身アドレスOAによって構成され、このアドレ
スOAはレジスタOAR中に記憶される。このエコーセルの
ヘッダにはエコーVCI、すなわちVEが含まれ、一方そのM
AC領域MFにはデータ送信のリクエストを備えることもで
きる。しかし新しいデータセルは送信されない（ND＝
０）ため、MAC領域はゼロである。

メインステーションMS 上記のエコーセル（図13）がメインステーションMSで受
信されると、回路MFDによってMAC領域MFが検出される
が、この領域はゼロであるためリクエストレジスタREQ
には何も書込まれずまたASRの内容は変化しない。エコ
ーセル自体もレジスタREG1に与えられ、ここでVCIチェ
ック回路VDIがこのセルの存在を検出し、それ故出力EC
活性化される。この出力信号ECによってゲート回路GC2
がエネーブルされ、エコーセルレジスタECRにエコーセ
ルを記憶することを可能にする。結果としてECRの出力E
Pが活性化される。

入力リンクDL1上の空のセルのVCIがセルレジスタREG2に
入りVCI検出回路VD2によって検出されると、出力信号EM
Cが活性化される。レジスタECRの出力EPもまた活性化さ
れるため、ゲートG2の出力S12が活性化され、それによ
ってECRの出力ＡがマルチプレクサMUX2の出力Ｃに接続
される。次にエコーセルがレジスタREG3に送信され、ま
たマルチプレクサMUX1の選択入力SI1が非活性化される
ため、割当て状態ASR、110……０はエコーセルのMAC領
域に記憶される。このように変形されたエコーセル、す
なわちリターンエコーセルは下流リンクDLを通ってSX、
SL、SZ等のすべてのサブステーションに送信される。こ
れらサブステーションについて再び順に述べる： サブステーションSX 活性サブステーションSXのレジスタREG4にリターンエコ
ーセルが入る。その結果として処理ユニットPU1はMAC領
域MFを解析しまた内容が、110……０に等しい一般的な
割当て状態レジスタを更新する。このためSB＝０とな
る。一方VCI検出回路VD3はREG4内のVCIがエコーセルの
ものであるかどうかをチェックし、セルがエコーセルで
あるためにその出力EOを活性化する。結果としてゲート
回路GC5がエネーブルされ、この回路を通してエコーセ
ルの情報領域IFがエコーセルレジスタEORに送信され
る。次にサブステーションSXの自身アドレスを構成する
情報領域が比較器COMP2によってレジスタOAR内に記憶さ
れた自身アドレスOAと比較される。これらのアドレスは
異なるため、比較器COMP2の出力信号は非活性化（０）
される。AC＝１、SRO＝４、SB＝０、MY＝１、ND＝０で
あるため、表２の第２行からわかるように、SXは活性状
態４に維持され、またFSMの出力信号Ｃが活性化され
る。その結果セルアセンブリ回路CACがメインステーシ
ョンMSに、例えば第５図ｊに示されたようなチェックセ
ルを送信する。

サブステーションSY このサブステーションはエコーリターンセルを受信する
のにSXと同様に動作し、第５図ｋに示されたようなチェ
ックセルをメインステーションに送信する。

サブステーションSZ このステーションはメインステーションMSに対するエコ
ーセルの送信に応答するから、比較器COMP2はエコーリ
ターンセル内の自身アドレスの存在を検出し、出力信号
COを活性化する。AC＝０、SB＝０、MY＝１、CO＝１であ
るため、表１の第11行からわかるように、ステーション
SZは受動状態３から活性状態４に移行し、FSMはその出
力Ｃを活性化させる。このためサブステーションSZによ
り、例えば第５図ｌに示されたようなチェックセルの送
信が行われる。

第５図ｊ、第５図ｋ及び第５図ｌの前記チェックセルが
オア処理され、またその結果生じた第５図ｍに示された
チェックセルがメインステーションMSに送信され、そこ
でREG1、GC1、IFF及びCBRを通ってレジスタASRに、状
態、111……０を書込む。こうして第３のチャネルがサ
ブステーションJSZに確実に割当てられる。またMAC領域
がMFD及びLC1を通してリクエストレジスタREに書き込ま
れる。このため許可信号がSZのようなサブステーション
に送信される。

前記のことからセルのMAC領域は次のように使用され
る。

各サブステーションがメインステーションに信号チャネ
ルの割当てあるいはデータ送信をリクエストする； メインステーションMSがすべてのサブステーションに８
つの信号チャネルすべての一般的な割当て状態を通信
し、また信号チャネル割当てのリクエストあるいはサブ
ステーションによるデータ送信のリクエストに続いて単
一許可信号を送るために通信する。

ここで述べていないカウンタASC,DEC及びECRの機能は以
下のとおりである。

カウンタASC 第４図に示されたプログラムの目的はレジスタALRに一
般的な割当て状態を記憶させることである。レジスタRE
G4に受信されたセルの領域MF及びMF2が１より多くのビ
ット１を含むならば、この領域は確実に一般的な割当て
状態であり、そのためカウンタASCをリセットした後にN
FR2からALRに状態が複写される。反対に領域MFが単一ビ
ット１を含むなら、このビットは許可ビットであるかあ
るいはこの領域が活性ステーションが１つの一般的な割
当て状態である。後者の場合のみ領域MFがALRに複写さ
れなければならない。

カウンタTC（第２図）の存在によって、TCより大きな時
間間隔TC1中に少なくとも１回は一般的な割当て状態が
受信されるように、メインステーションからサブステー
ションに少なくとも時間間隔TCごとに少なくとも１回こ
の状態が送信される。これが単一ビットが検出されるた
びに歩進するカウンタASCを用いる理由である。１つの
ビットが受信されると、TC1に等しい時間数が連続的
に、チェックリクエストが含まれていたのでありまたこ
のビットが現在の割当て状態を決定するように、その瞬
間に使用中の唯一の信号チャネルを指示していたことが
結論づけられる。その結果MAC領域が一般的な割当て状
態レジスタALRに複写される。

カウンタDEC データ入力レジスタDIRの部分NDが、出力RSが非活性状
態に維持されるように新しいセルを受信しない場合、カ
ウンタDECはリセットせずにセルクロックCCL3の制御下
で歩進する。この状態が予め決められた時間維持される
と、カウンタDECが予め決められた値に到達し、その出
力DEが非活性化される。その結果サブステーションに割
当てられた信号チャネルは非割当て状態となる。実際は
表２からわかるように、メインステーションから割当て
状態を受信するとサブステーションはチェックセルによ
ってすぐにメインステーションに応答せず、受動状態１
に戻る。

カウンタECC 最後に、カウンタECCはサブステーションのエコーセル
の送信において動作を開始し、セルクロック信号CCL3の
制御下で歩進し、正しいリターンエコーセルを受信する
とすぐにリセットする。そのためエコーセルが送信され
た後にこのように正しいリターンエコーセルが予め決め
られた時間内に受信されないと、カウンタECCが予め決
められた値に到達してその出力ETCが非活性化される。
前記の表２からわかるように、この場合サブステーショ
ンの状態は状態３から状態１に移行する。

第１及び第２のセルを用いる代わりに、上流及び下流リ
ンクの各々でまた同じ数の信号チャネルで、これらリン
ク上の信号チャネルに類似する同じサブステーションに
割当てるために、上流リンクのセルと信号チャネルの数
が異なる下流リンク上のセルで用いることが可能であ
る。しかしどちらの場合も同じ信号チャネルを用いるこ
とによって、下流リンク上での信号チャネルには付加割
当て手段は必要なく、またこれらチャネルでの一般的な
割当て状態の送信は容易である。

前記では各サブステーションのプロセッサPUがレジスタ
ALRに記憶された一般的な割当て状態の例えば最も左の
第１のフリー０を捜す。こうしてサブステーションは任
意のチャネルを獲得することができるため、同一の優先
権を保持している。しかしこのようなサブステーション
がALRの予め決められた部分でのみフリー（最も左の）
０を捜すことによって、これらサブステーションに予め
決められた優先権を与える。最も左の位置は最高の優先
度に対応する。

本発明の原理は特定の装置に関連して上記のように記載
されているが、この記載が例として挙げられたものであ
って、本発明を限定するものでないことは明確である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パウエルス、バルト・ジョセフ・ゲラルド ベルギー国、ビー ― 2200 ボルゲルハ ウト、モンテンスストラート 29 (56)参考文献 特開 昭63−23438（ＪＰ，Ａ) 特開 昭63−1227（ＪＰ，Ａ) 特開 昭63−237690（ＪＰ，Ａ) 特開 昭63−107251（ＪＰ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】各々信号チャンネル及びデータ領域を含む
   反復的な第１及び第２のセルが反対方向に伝送される第
   １（UL）及び第２（DL）のパスによって相互結合されて
   いる複数のサブステーション（SX/SZ）を具備し、各サ
   ブステーションには各々複数の信号チャンネルを具備す
   る第１のセルに情報を書込むための送信機と、第１のセ
   ルと同数の複数の信号チャンネルを含む第２のセルから
   情報を読取るための受信機とが設けられている通信シス
   テムにおいて、 前記第１のセルから情報を読取るための別の受信機と前
   記第２のセルに情報を書込むための別の送信機とを備え
   たメインステーション（MS）を具備し、前記第１及び第
   ２のセルがそれぞれサブステーション（SX/SZ）の数よ
   りも少ない数の複数の信号チャンネルを有し、 前記メインステーション（MS）及びサブステーション
   （SX/SZ）において前記複数の信号チャンネルの任意の
   フリーなチャンネルをメインステーション（MS）へ新し
   いデータを送信しなければならない各サブステーション
   （SZ）に割当てる割当て手段が設けられており、この割
   当て手段は、 前記サブステーション（SZ）において、全ての信号チャ
   ンネルの一般的な割当て状態を記憶する第１のレジスタ
   （ALR）内のフリーな信号チャンネルを暫定的に選択
   し、このチャンネルをビジーとし、このようにして得ら
   れた自身の割当て状態を第２のレジスタ（MBY）に記憶
   させる手段（PU2）と、 前記サブステーション（SZ）において、前記メインステ
   ーション（MS）に送信された第１のセル（第５図ｅ）の
   選択された信号チャンネル内に信号チャンネル割当てリ
   クエスト信号を書込む手段（FSM、CAC）と、 前記メインステーション（MS）において、前記サブステ
   ーションの全てに送信される第２のセルの選択された信
   号チャンネルで割当て許可信号を送信する手段と、 前記サブステーション（SZ）において、このサブステー
   ションの第３のレジスタ（OAR）から前記メインステー
   ションに送信された第１のエコーセル（第５図ｉ）のデ
   ータチャンネルに自身のアドレス（OA）を書込む手段
   （CAC）と、 前記メインステーション（MS）において、受信されたエ
   コーセルを認識してこの受信されたエコーセルに類似す
   る第２のリターンエコーセルを全てのサブステーション
   に送信する手段（VDI、ELR）と、 前記の各サブステーションにおいて、前記第３のレジス
   タ（OAR）内に記憶されたアドレスと前記第２のリター
   ンエコーセルのアドレスとを比較する手段（COMP2）と
   を具備し、この比較が良い結果のサブステーションに暫
   定的に選択された信号チャンネルが確定的に割当てら
   れ、 さらに、各サブステーション（SZ）に設けられ、第１の
   セルのこの信号チャンネルにおけるデータ送信リクエス
   ト信号を前記メインステーション（MS）に送るために割
   当てられた信号チャンネルを有する手段（FSM,CAC）
   と、 前記メインステーション（MS）に設けられ、前記送信リ
   クエスト信号の受信に応答してリクエストしているサブ
   ステーション（SZ）に前記第１のセルの割当てられた信
   号チャンネルに対応する第２のセルの信号チャンネルで
   データ伝送許可信号を送信する手段（MFD,LC1,REQ）と
   を具備していることを特徴とする通信システム。
2. 【請求項２】前記各サブステーション（52）は前記割当
   て動作の実行を制御する有限状態マシーン（FSM）を具
   備し、このマシーンは通常第１の受動状態にあって、 前記サブステーション（57）が送信されるべき前記の新
   しいデータ（ND）を有するとき、前記のサブステーショ
   ンがフリー信号チャンネルの前記選択を実行し、前記メ
   インステーション（MS）に前記割当てリクエスト信号を
   送信する第２の受動状態と、 前記サブステーションが前記割当て許可信号を受信する
   とき前記サブステーションが前記第１のエコーセル（第
   ５図ｉ）を送信する第３の受動状態と、 前記サブステーション（SZ）が前記第２のリターンエコ
   ーセルを受信し、前記比較の結果が良好であり、活性状
   態にあるサブステーションが前記送信のためのリクエス
   ト信号の送信及び送信許可信号の受信に続いて前記デー
   タをデータチャンネルで送信する第４の受動状態とに移
   行する請求の範囲第１項に記載の通信システム。
3. 【請求項３】前記メインステーション（MS）は前記一般
   的な割当て状態を記憶する第４のレジスタ（ASR）を備
   え、メインステーション（MS）はこの一般的な割当て状
   態を第２のセル（第５図ｂ）の信号チャンネルにおいて
   全てのサブステーションに送信する手段を具備し、それ
   によって各サブステーション（SZ）がこの状態を前記第
   １のレジスタ（ALR）に記憶することを特徴とする請求
   の範囲第１項記載の通信システム。
4. 【請求項４】前記メインステーションは、受信された第
   １のセル（第５図ｆ）の信号チャンネルが１より多くの
   割当てあるいは伝送リクエスト信号を含んでいるときに
   個々の許可信号を供給し、それらを連続的に第５のリク
   エストレジスタ（REQ）に記憶させて、第２のセル（第
   ５図ｇ、第５図ｈ）の割当てられた信号チャンネルにお
   いて前記サブステーションに連続的に送信する第１の論
   理回路（LC1）を具備していることを特徴とする請求の
   範囲第１項記載の通信システム。
5. 【請求項５】前記メインステーション（MS）が前記第４
   のレジスタ（ASR）に記憶された前記一般的な状態情報
   を第１および第２の条件の１つが満たされたときに前記
   サブステーション（SX/SZ）に送信し、 この第１の条件は前記第５のレジスタ（REQ）が空であ
   ることであり、第２の条件は、第１のカウンタ（TC）が
   前記一般的な状態情報の前の送信から第１の予め決めら
   れた時間間隔のカウントを完了することである請求の範
   囲第３項または第４項記載の通信システム。
6. 【請求項６】前記サブステーション（SX/SZ）の各々が
   前記自身割当て状態を第１のチェックセル（第５図ｃ、
   第５図ｄ）のデータチャンネルによって前記メインステ
   ーション（MS）に送信伝送し、前記メインステーション
   （MS）がこれらのチェックセルのオア処理された結果を
   受信し、このようにして得られたチェックセル（第５図
   ｅ）を用いて前記第４のレジスタ（ASR）に記憶された
   一般的な割当て状態を更新する請求の範囲第３項記載の
   通信システム。
7. 【請求項７】前記各サブステーション（SZ）は受信され
   た第２のセルの１以上の信号チャンネルがビジーである
   かどうかをチェックする手段（第４図）を備え、単一ビ
   ジー信号チャンネルが検出される場合は第３のカウンタ
   （ASC）をインクレメントし、前記第３のカウンタ（AS
   C）がリセットされて、前記受信されたセルの信号チャ
   ンネルの状態が、予め定められた値（TC1）だけカウン
   タした後、あるいは１より多くのビジー信号チャンネル
   が検出される時に前記第１のレジスタ（ALR）に複写さ
   れることを特徴とする請求の範囲第１項記載の通信シス
   テム。
8. 【請求項８】前記第１のパス（UL）が折り返され、前記
   サブステーション（SX/SZ）に接続された第１の部分と
   前記メインステーション（MS）に接続された第２の部分
   とを備え、メインステーションから任意のサブステーシ
   ョン（SX/SZ）を通ってメインステーションへ戻る接続
   距離が実質的に一定であること特徴とする請求の範囲第
   １項記載の通信システム。