JPH0767343A - 同期整流回路 - Google Patents
同期整流回路Info
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- JPH0767343A JPH0767343A JP7597593A JP7597593A JPH0767343A JP H0767343 A JPH0767343 A JP H0767343A JP 7597593 A JP7597593 A JP 7597593A JP 7597593 A JP7597593 A JP 7597593A JP H0767343 A JPH0767343 A JP H0767343A
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Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】同期整流回路の整流素子に用いるＭＯＳＦＥＴ
の寄生ダイオードの順方向電圧による電力損失を除去し
変換効率を向上させる。 【構成】ドレインをＦＥＴＱ１のドレインと共通接続す
ることにより直列接続したＦＥＴＱ３と、端子Ｔ２２と
ＦＥＴＱ２のゲートとの間に挿入されパルス電流の遮断
期間に導通するよう制御されＦＥＴＱ２のゲート容量に
蓄積された電荷を放電するＦＥＴＱ４とを備える。
の寄生ダイオードの順方向電圧による電力損失を除去し
変換効率を向上させる。 【構成】ドレインをＦＥＴＱ１のドレインと共通接続す
ることにより直列接続したＦＥＴＱ３と、端子Ｔ２２と
ＦＥＴＱ２のゲートとの間に挿入されパルス電流の遮断
期間に導通するよう制御されＦＥＴＱ２のゲート容量に
蓄積された電荷を放電するＦＥＴＱ４とを備える。
Description
【０００１】
【産業上の利用分野】本発明は同期整流回路に関し、特
に絶縁型スイッチングレギュレータの２次側に用いられ
るＭＯＳＦＥＴ使用の同期整流回路に関する。
に絶縁型スイッチングレギュレータの２次側に用いられ
るＭＯＳＦＥＴ使用の同期整流回路に関する。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータ等のスイッチング
レギュレータ回路は、高効率・小型・軽量化が可能なた
め大容量の電子器用電源として広く用いられている。上
記電子機器においては、近年のＬＳＩの発達により供給
電源の低下の傾向は著しく、所要電圧が２Ｖ程度のもの
も珍しくはない。したがって、低電圧大電流用のスイッ
チングレギュレータ回路における、特に、２次側の同期
整流回路に用いるスイッチング整流素子は、整流効率の
向上のために順方向電圧が小さくしたがってこれによる
損失が小さいことが要求される。近年、上記要求を満足
するものとして、例えば、昭和５４年度電子通信学界総
合全国大会，３３７（文献１）で提案され、さらに、電
子情報通信学界春季全国大会（１９８９年），Ｂ−９５
６（文献２）等に記載されているように、上記スイッチ
ング整流素子としてＭＯＳＦＥＴを用いるようになって
きている。ここで、文献１は、ＭＯＳＦＥＴの整流素子
としての応用の提案とその基本素子特性の確認結果を発
表している。文献２は、ＭＯＳＦＥＴを用いた同期整流
回路の設計条件として、一石フォワードコンバータを例
にＭＯＳＦＥＴの静電容量について考察し、上記静電容
量は主トランスのリセット条件およびフライバック電圧
に対するＭＯＳＦＥＴの耐電圧から制約されることを示
したものである。
レギュレータ回路は、高効率・小型・軽量化が可能なた
め大容量の電子器用電源として広く用いられている。上
記電子機器においては、近年のＬＳＩの発達により供給
電源の低下の傾向は著しく、所要電圧が２Ｖ程度のもの
も珍しくはない。したがって、低電圧大電流用のスイッ
チングレギュレータ回路における、特に、２次側の同期
整流回路に用いるスイッチング整流素子は、整流効率の
向上のために順方向電圧が小さくしたがってこれによる
損失が小さいことが要求される。近年、上記要求を満足
するものとして、例えば、昭和５４年度電子通信学界総
合全国大会，３３７（文献１）で提案され、さらに、電
子情報通信学界春季全国大会（１９８９年），Ｂ−９５
６（文献２）等に記載されているように、上記スイッチ
ング整流素子としてＭＯＳＦＥＴを用いるようになって
きている。ここで、文献１は、ＭＯＳＦＥＴの整流素子
としての応用の提案とその基本素子特性の確認結果を発
表している。文献２は、ＭＯＳＦＥＴを用いた同期整流
回路の設計条件として、一石フォワードコンバータを例
にＭＯＳＦＥＴの静電容量について考察し、上記静電容
量は主トランスのリセット条件およびフライバック電圧
に対するＭＯＳＦＥＴの耐電圧から制約されることを示
したものである。
【０００３】従来のこの種の同期整流回路の一例を示す
図４を参照すると、従来の同期整流回路は、１次側の端
子Ｔ１１，Ｔ１２および２次側の端子Ｔ２１，Ｔ２２を
有するトランス１と、端子Ｔ１２と接地端子Ｔ２との間
に接続された１次側のスイッチ回路２と、端子Ｔ１１，
Ｔ１２間に接続されたトランス１のリーケージフラック
スに基ずくスイッチング動作の過渡状態をリセットする
スナバ回路３と、端子２１と出力端子Ｔ３との間に挿入
された平滑用のチョークコイル４と、ゲートが端子Ｔ２
１にドレインが端子Ｔ２２にソースが２次側の接地端子
Ｔ４にそれぞれ接続され整流素子として動作するＮチャ
ンネルＭＯＳ型のＦＥＴＱ１と、ゲートが端子Ｔ２２に
ドレインが端子Ｔ２１にソースが２次側の接地端子Ｔ４
にそれぞれ接続され放電素子として動作するＮチャンネ
ルＭＯＳ型のＦＥＴＱ２と、端子Ｔ３とＴ４との間に接
続された平滑用のコンデンサＣ１とを備える。
図４を参照すると、従来の同期整流回路は、１次側の端
子Ｔ１１，Ｔ１２および２次側の端子Ｔ２１，Ｔ２２を
有するトランス１と、端子Ｔ１２と接地端子Ｔ２との間
に接続された１次側のスイッチ回路２と、端子Ｔ１１，
Ｔ１２間に接続されたトランス１のリーケージフラック
スに基ずくスイッチング動作の過渡状態をリセットする
スナバ回路３と、端子２１と出力端子Ｔ３との間に挿入
された平滑用のチョークコイル４と、ゲートが端子Ｔ２
１にドレインが端子Ｔ２２にソースが２次側の接地端子
Ｔ４にそれぞれ接続され整流素子として動作するＮチャ
ンネルＭＯＳ型のＦＥＴＱ１と、ゲートが端子Ｔ２２に
ドレインが端子Ｔ２１にソースが２次側の接地端子Ｔ４
にそれぞれ接続され放電素子として動作するＮチャンネ
ルＭＯＳ型のＦＥＴＱ２と、端子Ｔ３とＴ４との間に接
続された平滑用のコンデンサＣ１とを備える。
【０００４】次に、図４および図４の回路の動作タイム
チャートである図５を参照して従来の同期整流回路の動
作について説明すると、まず、１次側のスイッチ回路２
の導通期間（ｔ１）にはトランス１を経由し、１次側の
入力端子Ｔ１から２次側の出力端子Ｔ３に電力が伝送さ
れる。このとき、端子Ｔ２１，Ｔ２２間に発生した電圧
がＦＥＴＱ１を導通させ、チョークコイル４に電磁エネ
ルギーを蓄積しながら出力端子Ｔ３に出力電圧を発生さ
せる。次に、スイッチ回路２が遮断されると、端子Ｔ１
２にトランス１の励磁エネルギーが放出され、１次側入
力電圧ＶＩに対してスイッチ回路２の寄生容量と上記励
磁エネルギーとで決まる期間ｔ２の間共振電圧が発生す
る。この共振電圧は２次側の端子Ｔ２１，Ｔ２２間にも
伝送されてＦＥＴＱ２を導通させ、同時にＦＥＴＱ１を
遮断させる。この動作により、チョークコイル４に蓄積
されていた上記電磁エネルギーはＦＥＴＱ２を経由して
出力端子Ｔ３に放出される。次に、上記共振電圧が１次
側入力電圧ＶＩまで下降すると、端子Ｔ２１，Ｔ２２間
の電圧は０となり、ＦＥＴＱ２は遮断され、チョークコ
イル４に残った上記電磁エネルギーはＦＥＴＱ２の寄生
ダイオードを経由して出力端子Ｔ３に放出される（ｔ
３）。
チャートである図５を参照して従来の同期整流回路の動
作について説明すると、まず、１次側のスイッチ回路２
の導通期間（ｔ１）にはトランス１を経由し、１次側の
入力端子Ｔ１から２次側の出力端子Ｔ３に電力が伝送さ
れる。このとき、端子Ｔ２１，Ｔ２２間に発生した電圧
がＦＥＴＱ１を導通させ、チョークコイル４に電磁エネ
ルギーを蓄積しながら出力端子Ｔ３に出力電圧を発生さ
せる。次に、スイッチ回路２が遮断されると、端子Ｔ１
２にトランス１の励磁エネルギーが放出され、１次側入
力電圧ＶＩに対してスイッチ回路２の寄生容量と上記励
磁エネルギーとで決まる期間ｔ２の間共振電圧が発生す
る。この共振電圧は２次側の端子Ｔ２１，Ｔ２２間にも
伝送されてＦＥＴＱ２を導通させ、同時にＦＥＴＱ１を
遮断させる。この動作により、チョークコイル４に蓄積
されていた上記電磁エネルギーはＦＥＴＱ２を経由して
出力端子Ｔ３に放出される。次に、上記共振電圧が１次
側入力電圧ＶＩまで下降すると、端子Ｔ２１，Ｔ２２間
の電圧は０となり、ＦＥＴＱ２は遮断され、チョークコ
イル４に残った上記電磁エネルギーはＦＥＴＱ２の寄生
ダイオードを経由して出力端子Ｔ３に放出される（ｔ
３）。
【０００５】上述のように、この回路は、スイッチ回路
２の遮断期間にチョークコイル４の上記電磁エネルギー
を放出するＦＥＴＱ２の導通期間が上記共振電圧の発生
期間ｔ２だけであり、残りの上記電磁エネルギーはその
後の期間ｔ３にＦＥＴＱ２の寄生ダイオードを経由して
放出されるため、上記寄生ダイオードの順方向電圧ＶＦ
による電力損失が大きい。
２の遮断期間にチョークコイル４の上記電磁エネルギー
を放出するＦＥＴＱ２の導通期間が上記共振電圧の発生
期間ｔ２だけであり、残りの上記電磁エネルギーはその
後の期間ｔ３にＦＥＴＱ２の寄生ダイオードを経由して
放出されるため、上記寄生ダイオードの順方向電圧ＶＦ
による電力損失が大きい。
【０００６】上記欠点を改善する従来の技術の第２の例
を示す図６を参照すると、この第２の従来の同期整流回
路は、上述の第１の従来の同期整流回路の諸構成要素に
加えて、カソードがＦＥＴＱ２のゲートにアノードが端
子Ｔ２２にそれぞれ接続されたダイオードＤ１と、ＦＥ
ＴＱ２のゲートと端子Ｔ４との間に挿入された放電用の
スイッチ素子Ｓ１とを備える。この回路は、１９８９年
電子情報通信学界周期全国大会，ＳＢ−６−７（文献
３）で発表されたものである。
を示す図６を参照すると、この第２の従来の同期整流回
路は、上述の第１の従来の同期整流回路の諸構成要素に
加えて、カソードがＦＥＴＱ２のゲートにアノードが端
子Ｔ２２にそれぞれ接続されたダイオードＤ１と、ＦＥ
ＴＱ２のゲートと端子Ｔ４との間に挿入された放電用の
スイッチ素子Ｓ１とを備える。この回路は、１９８９年
電子情報通信学界周期全国大会，ＳＢ−６−７（文献
３）で発表されたものである。
【０００７】図６を参照して動作を説明すると、スイッ
チ回路２の遮断に同期してスイッチ素子Ｓ１を遮断し、
発生する共振電圧によりダイオードＤ１を経由してＦＥ
ＴＱ２のゲート容量に電荷を蓄積し、これにより上記共
振電圧が１次側入力電圧ＶＩまで下降後もＦＥＴＱ２の
導通状態を維持し続ける。スイッチ回路２の導通期間に
同期して、スイッチ素子Ｓ１を導通させ上記電荷を放電
し、ＦＥＴＱ２を遮断させる。この結果、端子Ｔ２１，
Ｔ２２間に発生する電圧によりＦＥＴ１が導通状態とな
る。すなわち、スイッチ素子Ｓ１の導通遮断動作をスイ
ッチ回路２に同期させることにより、スイッチ回路２の
導通期間にトランス１を経由した電力伝送を行い、スイ
ッチ回路２の遮断期間にＦＥＴＱ２を導通状態としてチ
ョークコイル４に蓄積された電磁エネルギーを放出する
ことにより電力を供給する。
チ回路２の遮断に同期してスイッチ素子Ｓ１を遮断し、
発生する共振電圧によりダイオードＤ１を経由してＦＥ
ＴＱ２のゲート容量に電荷を蓄積し、これにより上記共
振電圧が１次側入力電圧ＶＩまで下降後もＦＥＴＱ２の
導通状態を維持し続ける。スイッチ回路２の導通期間に
同期して、スイッチ素子Ｓ１を導通させ上記電荷を放電
し、ＦＥＴＱ２を遮断させる。この結果、端子Ｔ２１，
Ｔ２２間に発生する電圧によりＦＥＴ１が導通状態とな
る。すなわち、スイッチ素子Ｓ１の導通遮断動作をスイ
ッチ回路２に同期させることにより、スイッチ回路２の
導通期間にトランス１を経由した電力伝送を行い、スイ
ッチ回路２の遮断期間にＦＥＴＱ２を導通状態としてチ
ョークコイル４に蓄積された電磁エネルギーを放出する
ことにより電力を供給する。
【０００８】この回路では、スイッチ素子Ｓ１の選定お
よびスイッチ回路２との同期方法が重要であるが、この
文献３ではそれらの具体的な内容について何等言及され
ていない。
よびスイッチ回路２との同期方法が重要であるが、この
文献３ではそれらの具体的な内容について何等言及され
ていない。
【０００９】
【発明が解決しようとする課題】上述した従来の同期整
流回路は、第１の回路では１次側のスイッチ回路の遮断
期間にチョークコイルに蓄積された電磁エネルギーを放
出するための放電用ＦＥＴの導通期間が上記スイッチ回
路の寄生容量とトランスの励磁エネルギーとで決まる共
振電圧の発生期間内だけであり、残りの上記電磁エネル
ギーは上記発生期間後の期間に上記放電用ＦＥＴの寄生
ダイオードを経由して放出されるため、上記寄生ダイオ
ードの順方向電圧降下による電力損失が大きく変換効率
向上の阻害要因となるという欠点があった。
流回路は、第１の回路では１次側のスイッチ回路の遮断
期間にチョークコイルに蓄積された電磁エネルギーを放
出するための放電用ＦＥＴの導通期間が上記スイッチ回
路の寄生容量とトランスの励磁エネルギーとで決まる共
振電圧の発生期間内だけであり、残りの上記電磁エネル
ギーは上記発生期間後の期間に上記放電用ＦＥＴの寄生
ダイオードを経由して放出されるため、上記寄生ダイオ
ードの順方向電圧降下による電力損失が大きく変換効率
向上の阻害要因となるという欠点があった。
【００１０】また、第２の回路は、理論検討用の理想回
路であり、重要構成要素である放電用のスイッチ素子の
選定や１次側の上記スイッチ回路との同期方法等につい
ての具体的な回路が示されておらず、このままでは実現
不可能であるという問題点があった。
路であり、重要構成要素である放電用のスイッチ素子の
選定や１次側の上記スイッチ回路との同期方法等につい
ての具体的な回路が示されておらず、このままでは実現
不可能であるという問題点があった。
【００１１】
【課題を解決するための手段】本発明の同期整流回路
は、１次および２次巻線を有するトランスと、前記２次
巻線の一方の端子と第１の出力端子との間に接続された
平滑用のチョークコイルと、前記第１の出力端子と第２
の出力端子との間に接続されたコンデンサと、前記１次
巻線に予め定めた周波数のパルス電流を供給し前記２次
巻線の他方の端子と前記第２の出力端子との間に接続さ
れ前記パルス電流に同期して導通することにより同期整
流する第１のＦＥＴ素子と、前記一方の端子と前記第２
の出力端子との間に接続され前記パルス電流により前記
チョークコイルに蓄積された電磁エネルギーを放出する
第２のＦＥＴ素子とを備える同期整流回路において、前
記第１のＦＥＴ素子と逆極性に直列接続した同一導電型
の第３のＦＥＴ素子と、前記他方の端子と前記第２のＦ
ＥＴ素子のゲートとの間に挿入され前記パルス電流の遮
断期間に導通するよう制御されるスイッチ回路とを備え
て構成されている。
は、１次および２次巻線を有するトランスと、前記２次
巻線の一方の端子と第１の出力端子との間に接続された
平滑用のチョークコイルと、前記第１の出力端子と第２
の出力端子との間に接続されたコンデンサと、前記１次
巻線に予め定めた周波数のパルス電流を供給し前記２次
巻線の他方の端子と前記第２の出力端子との間に接続さ
れ前記パルス電流に同期して導通することにより同期整
流する第１のＦＥＴ素子と、前記一方の端子と前記第２
の出力端子との間に接続され前記パルス電流により前記
チョークコイルに蓄積された電磁エネルギーを放出する
第２のＦＥＴ素子とを備える同期整流回路において、前
記第１のＦＥＴ素子と逆極性に直列接続した同一導電型
の第３のＦＥＴ素子と、前記他方の端子と前記第２のＦ
ＥＴ素子のゲートとの間に挿入され前記パルス電流の遮
断期間に導通するよう制御されるスイッチ回路とを備え
て構成されている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】本発明の第一の実施例を示す図１を参照す
ると、この図に示す本実施例の同期整流回路は、上述の
従来の技術と同様のトランス１と、スイッチ回路２と、
スナバ回路３と、チョークコイル４と、ＦＥＴＱ１と、
コンデンサＣ１とに加えて、ソースが端子Ｔ２２にドレ
インがＦＥＴＱ１のドレインにゲートがＦＥＴＱ１のゲ
ートと共通接続され端子Ｔ２１に接続されたＦＥＴＱ３
と、ソースが端子Ｔ２２にドレインがＦＥＴＱ２のゲー
トにゲートが端子Ｔ２１に接続されたＦＥＴＱ４とをさ
らに備える。なお、ＦＥＴＱ１のドレンインは従来例に
おける端子Ｔ２２の代りにＦＥＴＱ３のドレインに接続
され、ＦＥＴＱ２のゲートは従来例における端子Ｔ２２
の代りにＦＥＴＱ４のドレインに接続される。
ると、この図に示す本実施例の同期整流回路は、上述の
従来の技術と同様のトランス１と、スイッチ回路２と、
スナバ回路３と、チョークコイル４と、ＦＥＴＱ１と、
コンデンサＣ１とに加えて、ソースが端子Ｔ２２にドレ
インがＦＥＴＱ１のドレインにゲートがＦＥＴＱ１のゲ
ートと共通接続され端子Ｔ２１に接続されたＦＥＴＱ３
と、ソースが端子Ｔ２２にドレインがＦＥＴＱ２のゲー
トにゲートが端子Ｔ２１に接続されたＦＥＴＱ４とをさ
らに備える。なお、ＦＥＴＱ１のドレンインは従来例に
おける端子Ｔ２２の代りにＦＥＴＱ３のドレインに接続
され、ＦＥＴＱ２のゲートは従来例における端子Ｔ２２
の代りにＦＥＴＱ４のドレインに接続される。
【００１４】図１および図１の回路のタイムチャートを
示す図２を参照して本実施例の動作を説明すると、ま
ず、１次側のスイッチ回路２の導通期間ｔ１では、端子
Ｔ２１，Ｔ２２間に端子Ｔ２１が正電圧である正極性電
圧（以下正極性電圧と省略）が発生しＦＥＴＱ１，Ｑ３
共に導通状態となり出力端子Ｔ３に正の出力電圧を供給
する。次に、スイッチ回路２が遮断すると、端子Ｔ１２
にトランス１に蓄積された励磁エネルギーおよびスイッ
チ回路２の寄生容量による共振電圧が期間ｔ２の間発生
する。この共振電圧は端子Ｔ２１に負極性電圧として伝
送され、ＦＥＴＱ１，Ｑ３を遮断させる。同時に、上記
共振電圧はＦＥＴＱ４の寄生ダイオードを経由してＦＥ
ＴＱ２のゲートに印加され、ＦＥＴＱ２を導通させる。
これにより、チョークコイル４に蓄積された電磁エネル
ギーは、ＦＥＴＱ２を経由して出力端子３に正の出力電
圧を発生しながら放出される。上記期間ｔ２中におい
て、上記共振電圧が０Ｖに低下しても、この期間ｔ２の
間はＦＥＴＱ４が遮断状態であるためＦＥＴＱ２のゲー
ト容量に蓄積された電荷は放電することなく保持されて
いるので、ＦＥＴＱ２は導通状態を維持し続ける（ｔ
３）。次に、再度スイッチ回路が導通すると、再び端子
Ｔ２１に正極性電圧が生じ、この正極性電圧によりＦＥ
ＴＱ４が導通して上記電荷を放電することによりＦＥＴ
２は遮断状態となる。同時に、ＦＥＴＱ１，Ｑ３が導通
状態となり出力端子Ｔ３に正の出力電圧を供給する。
示す図２を参照して本実施例の動作を説明すると、ま
ず、１次側のスイッチ回路２の導通期間ｔ１では、端子
Ｔ２１，Ｔ２２間に端子Ｔ２１が正電圧である正極性電
圧（以下正極性電圧と省略）が発生しＦＥＴＱ１，Ｑ３
共に導通状態となり出力端子Ｔ３に正の出力電圧を供給
する。次に、スイッチ回路２が遮断すると、端子Ｔ１２
にトランス１に蓄積された励磁エネルギーおよびスイッ
チ回路２の寄生容量による共振電圧が期間ｔ２の間発生
する。この共振電圧は端子Ｔ２１に負極性電圧として伝
送され、ＦＥＴＱ１，Ｑ３を遮断させる。同時に、上記
共振電圧はＦＥＴＱ４の寄生ダイオードを経由してＦＥ
ＴＱ２のゲートに印加され、ＦＥＴＱ２を導通させる。
これにより、チョークコイル４に蓄積された電磁エネル
ギーは、ＦＥＴＱ２を経由して出力端子３に正の出力電
圧を発生しながら放出される。上記期間ｔ２中におい
て、上記共振電圧が０Ｖに低下しても、この期間ｔ２の
間はＦＥＴＱ４が遮断状態であるためＦＥＴＱ２のゲー
ト容量に蓄積された電荷は放電することなく保持されて
いるので、ＦＥＴＱ２は導通状態を維持し続ける（ｔ
３）。次に、再度スイッチ回路が導通すると、再び端子
Ｔ２１に正極性電圧が生じ、この正極性電圧によりＦＥ
ＴＱ４が導通して上記電荷を放電することによりＦＥＴ
２は遮断状態となる。同時に、ＦＥＴＱ１，Ｑ３が導通
状態となり出力端子Ｔ３に正の出力電圧を供給する。
【００１５】ここで、整流素子であるＦＥＴＱ１のみで
は上記期間ｔ３からスイッチ回路の導通期間に遷移時
に、端子Ｔ２１に生じた上記正極性電圧が導通状態のＦ
ＥＴＱ２およびＦＥＴＱ１の寄生ダイオードを経由して
帰還される。そのため、ＦＥＴＱ４を導通させるゲート
電位レベルまで上昇せず、ＦＥＴＱ２の導通状態が維持
されたままになるという不都合がある。この解決のた
め、ＦＥＴＱ１に直列にＦＥＴＱ３をドレインの共通接
続により直列接続することにより、上記寄生ダイオード
経由による上記帰還を阻止し、確実にＦＥＴＱ４を導通
させＦＥＴＱ２を遮断することができる。すなわちＦＥ
ＴＱ３は、上記正極性電圧のＦＥＴＱ１の寄生ダイオー
ド経由の帰還阻止用として動作する。これにより、スイ
ッチ回路２とＦＥＴＱ１，Ｑ２，Ｑ３の動作とを完全に
同期させた理想的な同期整流回路が実現できる。
は上記期間ｔ３からスイッチ回路の導通期間に遷移時
に、端子Ｔ２１に生じた上記正極性電圧が導通状態のＦ
ＥＴＱ２およびＦＥＴＱ１の寄生ダイオードを経由して
帰還される。そのため、ＦＥＴＱ４を導通させるゲート
電位レベルまで上昇せず、ＦＥＴＱ２の導通状態が維持
されたままになるという不都合がある。この解決のた
め、ＦＥＴＱ１に直列にＦＥＴＱ３をドレインの共通接
続により直列接続することにより、上記寄生ダイオード
経由による上記帰還を阻止し、確実にＦＥＴＱ４を導通
させＦＥＴＱ２を遮断することができる。すなわちＦＥ
ＴＱ３は、上記正極性電圧のＦＥＴＱ１の寄生ダイオー
ド経由の帰還阻止用として動作する。これにより、スイ
ッチ回路２とＦＥＴＱ１，Ｑ２，Ｑ３の動作とを完全に
同期させた理想的な同期整流回路が実現できる。
【００１６】次に、本発明の第二の実施例を示す図３を
参照すると、第一の実施例におけるＦＥＴＱ４の代り
に、端子Ｔ２２とＦＥＴＱ２のゲートの間に挿入した端
子Ｔ２１の電圧で制御されるスイッチ素子Ｓ２と、スイ
ッチＳ２に並列接続されたダイオードＤ２とを備える。
参照すると、第一の実施例におけるＦＥＴＱ４の代り
に、端子Ｔ２２とＦＥＴＱ２のゲートの間に挿入した端
子Ｔ２１の電圧で制御されるスイッチ素子Ｓ２と、スイ
ッチＳ２に並列接続されたダイオードＤ２とを備える。
【００１７】スイッチ素子Ｓ２は、例えば、当業者には
周知のように、ＪＦＥＴやバイポーラトランジスタ等を
用いて構成できる。
周知のように、ＪＦＥＴやバイポーラトランジスタ等を
用いて構成できる。
【００１８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、帰還阻止用のＦＥＴと整流素子用ＦＥＴ
とを実施例におけるドレインの代りにソースの共通接続
により直列接続することも、本発明の主旨を逸脱しない
限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、帰還阻止用のＦＥＴと整流素子用ＦＥＴ
とを実施例におけるドレインの代りにソースの共通接続
により直列接続することも、本発明の主旨を逸脱しない
限り適用できることは勿論である。
【００１９】
【発明の効果】以上説明したように、本発明の同期整流
回路は、第１のＦＥＴ素子と逆極性に直列接続した第３
のＦＥＴ素子と、パルス電流の遮断期間に導通するよう
制御され第２のＦＥＴ素子のゲート容量に蓄積された電
荷を放電するスイッチ回路とを備えることにより、１次
側のスイッチ回路の遮断期間にチョークコイルに蓄積さ
れた電磁エネルギーの放出時に、上記遮断期間の全期間
にわたって放電用ＦＥＴを導通させることにより、上記
遮断期間の一部で生じていた上記放電用ＦＥＴの寄生ダ
イオードの順方向電圧による電力損失を削減し、変換効
率を向上させるという効果がある。
回路は、第１のＦＥＴ素子と逆極性に直列接続した第３
のＦＥＴ素子と、パルス電流の遮断期間に導通するよう
制御され第２のＦＥＴ素子のゲート容量に蓄積された電
荷を放電するスイッチ回路とを備えることにより、１次
側のスイッチ回路の遮断期間にチョークコイルに蓄積さ
れた電磁エネルギーの放出時に、上記遮断期間の全期間
にわたって放電用ＦＥＴを導通させることにより、上記
遮断期間の一部で生じていた上記放電用ＦＥＴの寄生ダ
イオードの順方向電圧による電力損失を削減し、変換効
率を向上させるという効果がある。
【図１】本発明の同期整流回路の第一の実施例を示す回
路図である。
路図である。
【図２】本実施例の同期整流回路における動作の一例を
示すタイムチャートである。
示すタイムチャートである。
【図３】本発明の同期整流回路の第二の実施例を示す回
路図である。
路図である。
【図４】従来の同期整流回路の第一の例を示す回路図で
ある。
ある。
【図５】従来の同期整流回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
【図６】従来の同期整流回路の第二の例を示す回路図で
ある。
ある。
１ トランス ２ スイッチ回路 ３ スナバ回路 ４ チョークコイル Ｃ１ コンデンサ Ｄ１，Ｄ２ ダイオード Ｑ１〜Ｑ４ ＦＥＴ Ｓ１，Ｓ２ スイッチ素子
Claims (3)
- 【請求項１】 １次および２次巻線を有するトランス
と、前記２次巻線の一方の端子と第１の出力端子との間
に接続された平滑用のチョークコイルと、前記第１の出
力端子と第２の出力端子との間に接続されたコンデンサ
と、前記１次巻線に予め定めた周波数のパルス電流を供
給し前記２次巻線の他方の端子と前記第２の出力端子と
の間に接続され前記パルス電流に同期して導通すること
により同期整流する第１のＦＥＴ素子と、前記一方の端
子と前記第２の出力端子との間に接続され前記パルス電
流により前記チョークコイルに蓄積された電磁エネルギ
ーを放出する第２のＦＥＴ素子とを備える同期整流回路
において、 前記第１のＦＥＴ素子と逆極性に直列接続した同一導電
型の第３のＦＥＴ素子と、 前記他方の端子と前記第２のＦＥＴ素子のゲートとの間
に挿入され前記パルス電流の遮断期間に導通するよう制
御されるスイッチ回路とを備えることを特徴とする同期
整流回路。 - 【請求項２】 前記第１のＦＥＴ素子のゲートが前記ト
ランスの前記一方の端子と前記第３のＦＥＴ素子のゲー
トにソースが前記第２の出力端子にドレインが前記第３
のＦＥＴ素子のドレインにそれぞれ接続され、前記第３
のＦＥＴ素子のソースが前記他方の端子に接続されるこ
とを特徴とする請求項１記載の同期整流回路。 - 【請求項３】 前記スイッチ回路がソースを前記他方の
端子にゲートを前記一方の端子にドレインを前記第２の
ＦＥＴ素子のゲートにそれぞれ接続した第４のＦＥＴ素
子であることを特徴とする請求項１記載の同期整流回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7597593A JPH0767343A (ja) | 1993-04-01 | 1993-04-01 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7597593A JPH0767343A (ja) | 1993-04-01 | 1993-04-01 | 同期整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0767343A true JPH0767343A (ja) | 1995-03-10 |
Family
ID=13591763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7597593A Pending JPH0767343A (ja) | 1993-04-01 | 1993-04-01 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767343A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148862A (ja) * | 1986-12-11 | 1988-06-21 | Nec Corp | 二次側制御方式のスイツチングレギユレ−タ |
| JPS6460262A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Switching regulator |
| JPH03235668A (ja) * | 1990-02-08 | 1991-10-21 | Mitsubishi Electric Corp | 電源装置 |
-
1993
- 1993-04-01 JP JP7597593A patent/JPH0767343A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148862A (ja) * | 1986-12-11 | 1988-06-21 | Nec Corp | 二次側制御方式のスイツチングレギユレ−タ |
| JPS6460262A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Switching regulator |
| JPH03235668A (ja) * | 1990-02-08 | 1991-10-21 | Mitsubishi Electric Corp | 電源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970729 |