JPH0769385B2 - 半導体装置の試験方法及びその装置 - Google Patents
半導体装置の試験方法及びその装置Info
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- JPH0769385B2 JPH0769385B2 JP61104720A JP10472086A JPH0769385B2 JP H0769385 B2 JPH0769385 B2 JP H0769385B2 JP 61104720 A JP61104720 A JP 61104720A JP 10472086 A JP10472086 A JP 10472086A JP H0769385 B2 JPH0769385 B2 JP H0769385B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
- G01R31/3161—Marginal testing
-
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
- G01R31/1227—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing of components, parts or materials
- G01R31/1263—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing of components, parts or materials of solid or fluid materials, e.g. insulation films, bulk material; of semiconductors or LV electronic components or parts; of cable, line or wire insulation
- G01R31/129—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing of components, parts or materials of solid or fluid materials, e.g. insulation films, bulk material; of semiconductors or LV electronic components or parts; of cable, line or wire insulation of components or parts made of semiconducting materials; of LV components or parts
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、誘電体パッケージの表面に帯電した静電気に
対する半導体装置の耐性を試験する方法およびその装置
に関する。
対する半導体装置の耐性を試験する方法およびその装置
に関する。
（従来の技術） 静電気による半導体装置の破壊モデルとして、人体帯電
モデルとデバイス帯電モデルが知られている。
モデルとデバイス帯電モデルが知られている。
現在の半導体装置のフィールドでの静電気破壊減少は、
半導体装置の微細化が進みMOS構造装置などではゲート
酸化膜膜厚が薄くなってきていること、半導体装置を取
り扱う工程の自動化が進んできたことなどのため、デバ
イス帯電モデルによるものが主流となってきている。
半導体装置の微細化が進みMOS構造装置などではゲート
酸化膜膜厚が薄くなってきていること、半導体装置を取
り扱う工程の自動化が進んできたことなどのため、デバ
イス帯電モデルによるものが主流となってきている。
第２図を参照して、このデバイス帯電モデルを説明す
る。
る。
第２図において、半導体装置11のパッケージ表面14に静
電気電荷15が帯電している。ここで、半導体装置11の入
出力端子13を放電物体17に接続すると、接地電極16から
放電物体17を介して電荷が移動し、放電電流が誘導され
る。この放電電流が大きくなると、半導体チップ12が破
壊される。
電気電荷15が帯電している。ここで、半導体装置11の入
出力端子13を放電物体17に接続すると、接地電極16から
放電物体17を介して電荷が移動し、放電電流が誘導され
る。この放電電流が大きくなると、半導体チップ12が破
壊される。
このデバイス帯電モデルによる半導体装置の静電気破壊
現象をモニタする試験法として、パッケージ帯電法があ
る。
現象をモニタする試験法として、パッケージ帯電法があ
る。
第３図を参照して、このパッケージ帯電法による試験方
法について説明する。
法について説明する。
第３図において、１はプラスチックパッケージで封止さ
れた半導体装置であり、例えばMOS ICである。２は半導
体チップ、３は半導体装置の外部電極である入出力端
子、４はパッケージ表面、５は金属電極、６はその金属
電極に電圧を印加する直流電圧源、７は基準電位電極、
８は放電物体と等価なインピーダンス、９は入出力端子
３とインピーダンス８間に接続されるスイッチ、10は半
導体チップ２と金属電極５との間の静電容量であるパッ
ケージ容量Cpである。
れた半導体装置であり、例えばMOS ICである。２は半導
体チップ、３は半導体装置の外部電極である入出力端
子、４はパッケージ表面、５は金属電極、６はその金属
電極に電圧を印加する直流電圧源、７は基準電位電極、
８は放電物体と等価なインピーダンス、９は入出力端子
３とインピーダンス８間に接続されるスイッチ、10は半
導体チップ２と金属電極５との間の静電容量であるパッ
ケージ容量Cpである。
まず、スイッチ９を開いておき、半導体装置１を基準電
位電極７から絶縁した状態で、直流電圧源６を所定の電
圧に設定することにより、パッケージ表面４に金属電極
５を介して所定の電圧を印加する。次に、一定時間経過
後、スイッチ９を閉じて、入出力端子３をインピーダン
ス８を介して基準電位電極７に電気的に接続することに
より、パッケージ容量Cp10に電荷を蓄積する。
位電極７から絶縁した状態で、直流電圧源６を所定の電
圧に設定することにより、パッケージ表面４に金属電極
５を介して所定の電圧を印加する。次に、一定時間経過
後、スイッチ９を閉じて、入出力端子３をインピーダン
ス８を介して基準電位電極７に電気的に接続することに
より、パッケージ容量Cp10に電荷を蓄積する。
このパッケージ容量Cp10に電荷を蓄積させるための電流
を半導体装置チップ２内に流すことによって、デバイス
帯電モデルと等価な現象を発生させることができる。
を半導体装置チップ２内に流すことによって、デバイス
帯電モデルと等価な現象を発生させることができる。
この後、半導体装置１が破壊しているか否かを判定す
る。
る。
第４図は第３図に示す従来のパッケージ帯電法の試験等
価回路図である。
価回路図である。
第４図においてMOS IC1は入力保護ダイオード22、MOSト
ランジスタのゲート酸化膜の容量Cox23、入力保護抵抗R
E24で代表される。21は電源端子である。また、第３図
に示されたものと同じ部分には同一番号を付し、説明を
省略する。
ランジスタのゲート酸化膜の容量Cox23、入力保護抵抗R
E24で代表される。21は電源端子である。また、第３図
に示されたものと同じ部分には同一番号を付し、説明を
省略する。
なお、一般的には放電物体は金属である場合を想定し
て、第２図に示されるインピーダンス８を削除し、スイ
ッチ９の一端と基準電位電極７とを電気的に直接接続さ
せる試験法が多く用いられており、以後、放電物体等価
インピーダンス８は除いて説明する。
て、第２図に示されるインピーダンス８を削除し、スイ
ッチ９の一端と基準電位電極７とを電気的に直接接続さ
せる試験法が多く用いられており、以後、放電物体等価
インピーダンス８は除いて説明する。
（発明が解決しようとする問題点） ところで、実際の半導体装置の試験に際しては、第５図
に示されるように、被試験半導体装置１の電源端子21の
大地に対する静電容量（以下、バック容量という）CB、
入出力端子３の大地に対する静電容量８以下入出力容量
という）CIが存在する。従って、所定の電圧をパッケー
ジ表面４に印加しても電源端子21及び入出力端子３の電
位は変化することになり、信頼性の高い試験は困難であ
る。
に示されるように、被試験半導体装置１の電源端子21の
大地に対する静電容量（以下、バック容量という）CB、
入出力端子３の大地に対する静電容量８以下入出力容量
という）CIが存在する。従って、所定の電圧をパッケー
ジ表面４に印加しても電源端子21及び入出力端子３の電
位は変化することになり、信頼性の高い試験は困難であ
る。
まず、入出力容量CIの影響について説明する。
第６図において、試験装置の筐体片30がd1の距離をおい
て入出力端子３に対向している。筐体片30と入出力３と
の間に空気ギャップの静電容量Cairが寄生する。この静
電容量Cairと対向距離d1との関係は、以下の式で示され
る。
て入出力端子３に対向している。筐体片30と入出力３と
の間に空気ギャップの静電容量Cairが寄生する。この静
電容量Cairと対向距離d1との関係は、以下の式で示され
る。
Cair≒（ε０×εｓ×Ｓ）／d1 ≒（8.855×10-14×Ｓ）／d1…（１） ここで、ε０は真空の誘電率、εｓは空気の比誘電率で
あり略１である。Ｓは入出力端子３が筐体片30に対向し
ている面積であり、単位としてはcgs単位を用いる（以
下、同様）。
あり略１である。Ｓは入出力端子３が筐体片30に対向し
ている面積であり、単位としてはcgs単位を用いる（以
下、同様）。
Ｓ＝2m/m×5m/m＝10-2cm2とした場合、この静電容量Cai
r（fF）と対向距離d1(cm)との関係を示すと、第７図の
ようになる。
r（fF）と対向距離d1(cm)との関係を示すと、第７図の
ようになる。
この空気ギャップの静電容量Cairが入出力容量CIに相当
する。
する。
第８図はかかる入出力容量CIを考慮した試験装置の等価
回路である。この図において、スイッチ９を開いた状態
で直流電圧源６から所定の電圧V1を印加した時の酸化膜
容量Cox23にかかる電圧Vcoxは、一般には、次の式で示
される。
回路である。この図において、スイッチ９を開いた状態
で直流電圧源６から所定の電圧V1を印加した時の酸化膜
容量Cox23にかかる電圧Vcoxは、一般には、次の式で示
される。
従って、第６図に示される例の場合は、 となる。ここで半導体装置として、24PIN-DIP型プラス
チックパッケージ封入半導体装置を想定すれば、Cp≒7.
1pFとされる（IEEE/PROC 1981.IRPS.P193〜199参照）。
ここで、酸化膜容量Coxを0.3pF程度と考えれば、上記
（２）式は、 Vcox≒〔7.1/（7.4＋2405.4d1）〕・V1…（３） となり、対向距離d1と酸化膜容量Cox23にかかる電圧Vco
xとの関係は第９図のようになる。
チックパッケージ封入半導体装置を想定すれば、Cp≒7.
1pFとされる（IEEE/PROC 1981.IRPS.P193〜199参照）。
ここで、酸化膜容量Coxを0.3pF程度と考えれば、上記
（２）式は、 Vcox≒〔7.1/（7.4＋2405.4d1）〕・V1…（３） となり、対向距離d1と酸化膜容量Cox23にかかる電圧Vco
xとの関係は第９図のようになる。
ここで、第８図のダイオード22の順方向の閾値電圧Vfは
0.5Vとしている。
0.5Vとしている。
第９図によれば、面積Ｓが2m/m×5m/mの小さな筐体片30
が入出力端子３に、V1＝1000Vの時で約6cm、V1＝500Vの
時で約3cmに近づくだけで、第８図のダイオード22はオ
ンとなる。この状態でスイッチ９を閉じても酸化膜容量
Cox23には過渡電圧が殆どかからず酸化膜破壊現象は発
生しなくなる。従って、第８図によるパッケージ帯電法
によって測定される半導体装置１の静電気破壊耐圧は入
出力端子３の周囲に存在する筐体片30と入出力端子３の
距離によって大幅に変化することが確認できる。
が入出力端子３に、V1＝1000Vの時で約6cm、V1＝500Vの
時で約3cmに近づくだけで、第８図のダイオード22はオ
ンとなる。この状態でスイッチ９を閉じても酸化膜容量
Cox23には過渡電圧が殆どかからず酸化膜破壊現象は発
生しなくなる。従って、第８図によるパッケージ帯電法
によって測定される半導体装置１の静電気破壊耐圧は入
出力端子３の周囲に存在する筐体片30と入出力端子３の
距離によって大幅に変化することが確認できる。
上記の例では試験装置の筐体片と入出力端子と空気ギャ
ップ静電容量Cairが、入出力容量CIとして作用する場合
を考えた。しかしながら、例えば、この試験を金属性の
机の上で実施すれば、当然、机と入出力端子との間の空
気ギャップ静電容量は入出力容量C1として作用する。従
って、試験を実施する机の形状、大きさなどによって、
パッケージ帯電法により得られる半導体装置の静電気破
壊耐圧データは更に変化することになる。
ップ静電容量Cairが、入出力容量CIとして作用する場合
を考えた。しかしながら、例えば、この試験を金属性の
机の上で実施すれば、当然、机と入出力端子との間の空
気ギャップ静電容量は入出力容量C1として作用する。従
って、試験を実施する机の形状、大きさなどによって、
パッケージ帯電法により得られる半導体装置の静電気破
壊耐圧データは更に変化することになる。
次に、バック容量CBの影響について説明する。
第10図において、接地電位にある試験装置筐体の一部に
相当する金属片32が、パッケージ表面４にd2の距離を置
いて接近している。金属片32の面積は例えば10mm×10mm
である。この金属片32と半導体装置１との間のギャップ
静電容量によってバック容量CBが形成される。
相当する金属片32が、パッケージ表面４にd2の距離を置
いて接近している。金属片32の面積は例えば10mm×10mm
である。この金属片32と半導体装置１との間のギャップ
静電容量によってバック容量CBが形成される。
第11図はかかるバック容量を考慮した試験装置の等価回
路図である。この図において、スイッチ９を開いた状態
で直流電圧源６を所定の電圧V1にした時の半導体装置１
の電源端子21の電圧Vsは、一般的には、 Vs＝〔Cp/（CB＋Cp）〕・V1 …（４） となる。
路図である。この図において、スイッチ９を開いた状態
で直流電圧源６を所定の電圧V1にした時の半導体装置１
の電源端子21の電圧Vsは、一般的には、 Vs＝〔Cp/（CB＋Cp）〕・V1 …（４） となる。
上記（４）式より、バック容量CB25が大きくなれば電源
端子21の電圧Vsは小さくなる。それにより、スイッチ９
を閉じると、所定の時定数後にMOSトランジスタのゲー
ト酸化膜容量Cox23に印加される電圧Vcoxが低下し、酸
化膜の破壊は発生しにくくなる。
端子21の電圧Vsは小さくなる。それにより、スイッチ９
を閉じると、所定の時定数後にMOSトランジスタのゲー
ト酸化膜容量Cox23に印加される電圧Vcoxが低下し、酸
化膜の破壊は発生しにくくなる。
スイッチ９を閉じた後、酸化膜容量Cox23に最大過渡電
圧が印加されて酸化膜が破壊される時の直流電源６の電
圧（以下破壊耐圧という）VBは、 で表される。ここでｅは自然対数の基数、τはダイオー
ド22の応答時間、Vcox（τ）はダイオード22が応答する
時に酸化膜容量Cox23にかかる電圧である。
圧が印加されて酸化膜が破壊される時の直流電源６の電
圧（以下破壊耐圧という）VBは、 で表される。ここでｅは自然対数の基数、τはダイオー
ド22の応答時間、Vcox（τ）はダイオード22が応答する
時に酸化膜容量Cox23にかかる電圧である。
そこで、上記（５）式を用いて、距離d2と破壊耐圧VBと
の関係を示すと第12図のようになる。ここで、半導体装
置は、16PINDIP型プラスチック封入半導体装置を用い、
Cp＝0.5pFとする。また、Cox＝0.3pF、τ＝1nsec、RE＝
1000Ωである。
の関係を示すと第12図のようになる。ここで、半導体装
置は、16PINDIP型プラスチック封入半導体装置を用い、
Cp＝0.5pFとする。また、Cox＝0.3pF、τ＝1nsec、RE＝
1000Ωである。
この第12図によれば、バック容量CBが存在しない時の破
壊耐圧は500Vを示す。金属片32とパッケージ表面４との
距離d2が0.5cmの時は破壊耐圧が670Vと34％も上昇する
ことがわかる。また、距離d2が1cm±0.5cmという幅をも
って上記試験を実施する場合、同一の半導体装置であっ
ても破壊耐圧が670V〜550Vまで変化する。実際には、も
っと大きな接地金属が試験実施場所周囲に存在するのが
普通であり、バック容量CBの値も大きくなり、変動幅も
大きくなる。
壊耐圧は500Vを示す。金属片32とパッケージ表面４との
距離d2が0.5cmの時は破壊耐圧が670Vと34％も上昇する
ことがわかる。また、距離d2が1cm±0.5cmという幅をも
って上記試験を実施する場合、同一の半導体装置であっ
ても破壊耐圧が670V〜550Vまで変化する。実際には、も
っと大きな接地金属が試験実施場所周囲に存在するのが
普通であり、バック容量CBの値も大きくなり、変動幅も
大きくなる。
従って、半導体層の静電気破壊試験を実施した場合、バ
ック容量CBや入出力容量CIの変化に起因して、判定が異
なることになり、再現性の良い、信頼性の高い半導体装
置の静電気破壊試験を実施するのは困難であった。
ック容量CBや入出力容量CIの変化に起因して、判定が異
なることになり、再現性の良い、信頼性の高い半導体装
置の静電気破壊試験を実施するのは困難であった。
本発明は、上記問題点を除去し、半導体装置の静電気破
壊を行うに際し、バック容量CBや入出力容量CIを十分に
考慮した、再現性が良く、しかも信頼性の高い半導体装
置の試験方法及びその装置を提供することを目的とす
る。
壊を行うに際し、バック容量CBや入出力容量CIを十分に
考慮した、再現性が良く、しかも信頼性の高い半導体装
置の試験方法及びその装置を提供することを目的とす
る。
（問題点を解決するための手段） 本発明は、半導体装置の試験を行うに際し、第１図に示
されるように、半導体装置１のパッケージ表面４に接す
る金属電極５には第１の直流電圧源41から電圧V1を供給
し、半導体装置１の入出力端子３には抵抗r3を介して第
３の直流電圧源43から電圧V3を供給し、半導体装置１の
電源端子21には抵抗r2を介して第２の直流電圧源42から
電圧V2を供給するようにしたものである。なお、入出力
端子３又は電源端子21のみに、各電圧を印加するように
してもよい。
されるように、半導体装置１のパッケージ表面４に接す
る金属電極５には第１の直流電圧源41から電圧V1を供給
し、半導体装置１の入出力端子３には抵抗r3を介して第
３の直流電圧源43から電圧V3を供給し、半導体装置１の
電源端子21には抵抗r2を介して第２の直流電圧源42から
電圧V2を供給するようにしたものである。なお、入出力
端子３又は電源端子21のみに、各電圧を印加するように
してもよい。
（作用） 本発明によれば、前記構成をとることにより、半導体装
置１のパッケージ表面４に金属電極５を介して第１の直
流電圧源41から電圧V1を供給する時、半導体装置１が基
準電位電極７から絶縁された状態でなくなる。従って、
入出力容量CI26の変化による入出力端子３の電位変動及
びバック容量CB25の変化による電源端子21の電位変動を
防止できる。
置１のパッケージ表面４に金属電極５を介して第１の直
流電圧源41から電圧V1を供給する時、半導体装置１が基
準電位電極７から絶縁された状態でなくなる。従って、
入出力容量CI26の変化による入出力端子３の電位変動及
びバック容量CB25の変化による電源端子21の電位変動を
防止できる。
（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
まず、第13図は理想的なパッケージ帯電法の試験等価回
路である。この図において、スイッチ９を開いた状態で
直流電圧源６を所定の電圧V1としても、入出力容量CI26
（第８図参照）が存在しなければ酸化膜容量Cox23にか
かる電圧Vcoxは０となる。この状態で、スイッチ９を閉
じると、ダイオード22がOFF状態からON状態になるまで
の応答時間τまで酸化膜容量Cox23に電荷が蓄積され、
電圧Vcoxは上昇し、酸化膜破壊現象が発生する。この時
の電圧Vcoxの上昇はダイオード22の閾値電圧Vfよりはる
かに高くなる。
路である。この図において、スイッチ９を開いた状態で
直流電圧源６を所定の電圧V1としても、入出力容量CI26
（第８図参照）が存在しなければ酸化膜容量Cox23にか
かる電圧Vcoxは０となる。この状態で、スイッチ９を閉
じると、ダイオード22がOFF状態からON状態になるまで
の応答時間τまで酸化膜容量Cox23に電荷が蓄積され、
電圧Vcoxは上昇し、酸化膜破壊現象が発生する。この時
の電圧Vcoxの上昇はダイオード22の閾値電圧Vfよりはる
かに高くなる。
そこで、入出力容量CI26（第８図参照）が存在し、変化
したとしても酸化膜容量Cox23にスイッチ９を閉じてか
ら同一の電圧がかかるようにするために第14図に示され
るような試験等価回路を構成する。つまり、半導体装置
１の入出力端子３に抵抗r345を介して第３の直流電圧源
43を接続する。スイッチ９を開いた状態で第１の直流電
圧源41を所定の電圧V1とし、第３の直流電圧源43を所定
の電圧V3に設定する。この時、酸化膜容量Cox23にかか
っている電圧Vcoxは以下の式となる。
したとしても酸化膜容量Cox23にスイッチ９を閉じてか
ら同一の電圧がかかるようにするために第14図に示され
るような試験等価回路を構成する。つまり、半導体装置
１の入出力端子３に抵抗r345を介して第３の直流電圧源
43を接続する。スイッチ９を開いた状態で第１の直流電
圧源41を所定の電圧V1とし、第３の直流電圧源43を所定
の電圧V3に設定する。この時、酸化膜容量Cox23にかか
っている電圧Vcoxは以下の式となる。
Vcox＝〔Cp/（Cp＋Cox）〕・（V1‐V3） …（６） 但し、Vcoxがダイオード22の閾値電圧Vfを越えると、Vc
ox＝Vfとなる。
ox＝Vfとなる。
ここで、V1＝V3と設定すれば、Vcox＝０となり、第13図
のような理想的なパッケージ帯電法の試験状態を造り出
すことができる。
のような理想的なパッケージ帯電法の試験状態を造り出
すことができる。
一方、特定の入出力容量CIを存在させたい場合は、電圧
V3を以下のように設定すればよい。
V3を以下のように設定すればよい。
ここで、Vfはダイオード22の閾値電圧である。
なお、抵抗r345は抵抗値を保護対抗RE24以上とすれば、
スイッチ９を閉じた後の酸化膜容量Cox23にかかる過渡
電圧波形にも影響しない。
スイッチ９を閉じた後の酸化膜容量Cox23にかかる過渡
電圧波形にも影響しない。
次に、第10図乃至第12図に示されたように、バック容量
CB25が存在し変化しても電源端子21の電圧Vsを一定にす
るには、第15図に示される試験回路構成にすればよい。
つまり、半導体装置１の電源端子21に抵抗r244を介し
て、第２の直流電圧源42を接続する。そこで、スイッチ
９を開いた状態で、第１の直流電圧源41を所定の電圧V1
とし、第２の直流電圧源42を所定の電圧V2に設定する。
この時、半導体装置１の電源端子21の電圧Vsは、電圧印
加後、一定時間経過すればVs＝V2となる。
CB25が存在し変化しても電源端子21の電圧Vsを一定にす
るには、第15図に示される試験回路構成にすればよい。
つまり、半導体装置１の電源端子21に抵抗r244を介し
て、第２の直流電圧源42を接続する。そこで、スイッチ
９を開いた状態で、第１の直流電圧源41を所定の電圧V1
とし、第２の直流電圧源42を所定の電圧V2に設定する。
この時、半導体装置１の電源端子21の電圧Vsは、電圧印
加後、一定時間経過すればVs＝V2となる。
ここで、V1＝V2となるように電圧V1,V2を設定すればVs
＝V1となり、第13図のような理想的なパッケージ帯電法
の試験状態が作り出せる。
＝V1となり、第13図のような理想的なパッケージ帯電法
の試験状態が作り出せる。
一方、特定のバック容量CB25を存在させたい場合は電圧
V2を以下のように設定すれば良い。
V2を以下のように設定すれば良い。
V2＝〔Cp/（CB＋Cp）〕・V1 …（９） 一般のダイオードの応答時間が数ナノ秒以下であること
を考慮してr2＞100REの範囲でr2を選べば、第15図及び
第11図において、スイッチ９を閉じた後、ダイオード22
が応答するまでの酸化膜容量Cox23にかかる過渡電圧波
形ほとんど差がなくなる。
を考慮してr2＞100REの範囲でr2を選べば、第15図及び
第11図において、スイッチ９を閉じた後、ダイオード22
が応答するまでの酸化膜容量Cox23にかかる過渡電圧波
形ほとんど差がなくなる。
なお、ダイオード22に流れる電流は第２の直流電圧源42
から抵抗r244−ダイオード22−保護抵抗RE24−基準電位
電極７へ流れる直流電流が加算されるが、抵抗r2をr2＝
106Ω程度以上にしておけば、半導体装置の静電気破壊
試験としては無視される。
から抵抗r244−ダイオード22−保護抵抗RE24−基準電位
電極７へ流れる直流電流が加算されるが、抵抗r2をr2＝
106Ω程度以上にしておけば、半導体装置の静電気破壊
試験としては無視される。
第16図は入出力容量CI26、バック容量CB25が共に存在し
変化した場合でも安定的にパッケージ帯電法による半導
体装置の静電気破壊試験を実施できる試験回路図であ
る。各直流電圧源41,42,43の設定電圧値V1,V2,V3は上記
（６）〜（９）式を用いて設定すれば、実施したいパッ
ケージ帯電法の試験状態を作り出すことができる。
変化した場合でも安定的にパッケージ帯電法による半導
体装置の静電気破壊試験を実施できる試験回路図であ
る。各直流電圧源41,42,43の設定電圧値V1,V2,V3は上記
（６）〜（９）式を用いて設定すれば、実施したいパッ
ケージ帯電法の試験状態を作り出すことができる。
第17図は本発明の他の実施例を示す半導体装置の試験構
成図である。
成図である。
半導体装置１をパッケージ表面４に第１の直流電圧源41
と電気的に接続された金属電極５より所定の電圧V1を印
加する。一方、入出力端子３に第３の直流電圧源43と電
気的に接続された抵抗体53より電圧V3を印加する。
と電気的に接続された金属電極５より所定の電圧V1を印
加する。一方、入出力端子３に第３の直流電圧源43と電
気的に接続された抵抗体53より電圧V3を印加する。
また、電源端子21に第２の直流電圧源42と電気的に接続
された抵抗体52より電圧V2を印加する。
された抵抗体52より電圧V2を印加する。
この場合、抵抗体52の抵抗値r2は、第15図よりr2＞100R
Eを満足するような抵抗値r2が選ばれる。
Eを満足するような抵抗値r2が選ばれる。
次に、基準電位電極７と入出力端子３とをスイッチ９に
よって短絡し、半導体装置１の静電気破壊試験を実施す
る。このスイッチ９は基準電位電極７そのものを接触さ
せてもよく、また水銀リレー、リードスイッチ、半導体
スイッチなどを用いてもよい。抵抗体53と入出力端子３
との電気的接続方法は、単に接触させるだけでもよい。
抵抗体53と電源端子21との電気的接続も同様である。
よって短絡し、半導体装置１の静電気破壊試験を実施す
る。このスイッチ９は基準電位電極７そのものを接触さ
せてもよく、また水銀リレー、リードスイッチ、半導体
スイッチなどを用いてもよい。抵抗体53と入出力端子３
との電気的接続方法は、単に接触させるだけでもよい。
抵抗体53と電源端子21との電気的接続も同様である。
第18図は本発明の更なる他の実施例を示す試験構成図で
ある。
ある。
半導体装置１のパッケージ表面４に第１の直流電圧源41
と電気的に接続された金属電極61より所定の電圧V1を印
加する。一方、入出力端子３、電源端子21に電気的接続
された共通の抵抗体64に第１の直流電圧源41、第２の直
流電圧源42、第３の直流電圧源43を電気的に接続し、第
２の直流電圧源42を所定の電圧V2に、第３の直流電圧源
43を所定の電圧V3に印加する。但し、電源端子21と第２
の直流電圧源42との間の抵抗値r2は第15図よりr2＞100R
Eを満足するような抵抗値となるように抵抗体64、金属
電極62を配置する。また、抵抗体64は基準電位電極７と
入出力端子３とをスイッチ９によって電気的に短絡し、
半導体装置１の静電気破壊試験を実施する。
と電気的に接続された金属電極61より所定の電圧V1を印
加する。一方、入出力端子３、電源端子21に電気的接続
された共通の抵抗体64に第１の直流電圧源41、第２の直
流電圧源42、第３の直流電圧源43を電気的に接続し、第
２の直流電圧源42を所定の電圧V2に、第３の直流電圧源
43を所定の電圧V3に印加する。但し、電源端子21と第２
の直流電圧源42との間の抵抗値r2は第15図よりr2＞100R
Eを満足するような抵抗値となるように抵抗体64、金属
電極62を配置する。また、抵抗体64は基準電位電極７と
入出力端子３とをスイッチ９によって電気的に短絡し、
半導体装置１の静電気破壊試験を実施する。
この実施例を用いれば、スイッチ９をONした時に入出力
端子３、電源端子21と金属電極61との間の空気ギャップ
で放電する現象を防止し、第１の直流電圧源41の印加電
圧V1を大きくしても上記試験が可能となる。
端子３、電源端子21と金属電極61との間の空気ギャップ
で放電する現象を防止し、第１の直流電圧源41の印加電
圧V1を大きくしても上記試験が可能となる。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、半導体
装置の静電気破壊試験を行うに際し、半導体装置のパッ
ケージ表面に金属電極を介して電圧V1を印加すると共
に、半導体装置の入出力端子及び又は電源端子に抵抗値
に所定の範囲を有する抵抗r2,r3を介して各所定の電圧V
2,V3を印加するようにしたために、半導体装置のパッケ
ージ表面に金属電極を介して直流電圧源から所定の電圧
V1を印加した状態では半導体装置が基準電位電極から浮
遊状態ではなくなり、入出力容量とバック容量の変化に
よるパッケージ帯電法での試験条件の変化を防止でき
る。従って、再現性のよい試験条件を得ることができる
ため、静電気破壊試験の判定を誤ることがなくなる。
装置の静電気破壊試験を行うに際し、半導体装置のパッ
ケージ表面に金属電極を介して電圧V1を印加すると共
に、半導体装置の入出力端子及び又は電源端子に抵抗値
に所定の範囲を有する抵抗r2,r3を介して各所定の電圧V
2,V3を印加するようにしたために、半導体装置のパッケ
ージ表面に金属電極を介して直流電圧源から所定の電圧
V1を印加した状態では半導体装置が基準電位電極から浮
遊状態ではなくなり、入出力容量とバック容量の変化に
よるパッケージ帯電法での試験条件の変化を防止でき
る。従って、再現性のよい試験条件を得ることができる
ため、静電気破壊試験の判定を誤ることがなくなる。
また、電圧V2,V3を適当な値に設定すれば入出力容量、
バック容量の存在する工程でのデバイス帯電モデルによ
る破壊現象をどのような試験環境においても再現でき
る。更に、デバイス帯電モデルによる破壊現象を実際の
組立工程で防止するための帯電電圧基準を各工程ごと、
各半導体装置ごとに容易に設定することができる。
バック容量の存在する工程でのデバイス帯電モデルによ
る破壊現象をどのような試験環境においても再現でき
る。更に、デバイス帯電モデルによる破壊現象を実際の
組立工程で防止するための帯電電圧基準を各工程ごと、
各半導体装置ごとに容易に設定することができる。
このように、試験雰囲気に左右されることがなく、むし
ろ、試験雰囲気に適合した条件を創出し、信頼性の高い
半導体装置の静電気破壊試験方法及びそのための装置を
提供することができる。
ろ、試験雰囲気に適合した条件を創出し、信頼性の高い
半導体装置の静電気破壊試験方法及びそのための装置を
提供することができる。
第１図は本発明に係るパッケージ帯電法による試験回路
図、第２図はデバイス帯電モデル概略図、第３図は従来
のパッケージ帯電法による試験回路図、第４図は従来の
パッケージ帯電法による試験等価回路図、第５図は実際
のパッケージ帯電法の等価回路図、第６図は入出力容量
による特性説明図、第７図は第６図における距離対空気
ギャップ容量特性図、第８図は入出力容量を考慮したパ
ッケージ帯電法の等価回路図、第９図は第６図における
距離対酸化膜容量にかかる電圧特性図、第10図はバック
容量による特性説明図、第11図はバック容量を考慮した
パッケージ帯電法の等価回路図、第12図は第10図におけ
る距離対破壊耐圧特性図、第13図は理想的なパッケージ
帯電法による試験等価回路図、第14図は本発明に係る入
出力容量を考慮したパッケージ帯電法の試験等価回路
図、第15図は本発明に係るバック容量を考慮したパッケ
ージ帯電法の試験等価回路図、第16図は本発明に係るバ
ック容量及び入出力容量を考慮したパッケージ帯電法の
試験回路図、第17図は本発明の他の実施例を示すパッケ
ージ帯電法の試験構成図、第18図は本発明の更なる他の
実施例を示すパッケージ帯電法の試験構成図である。 １……半導体装置、３……入出力端子、４……パッケー
ジ表面、５……金属電極、９……スイッチ、10……パッ
ケージ容量Cp、21……電源端子、22……ダイオード、23
……酸化膜容量Cox、24……保護抵抗RE、25……バック
容量CB、26……入出力容量、41……第１の直流電圧源、
42……第２の直流電圧源、43……第３の直流電圧源、44
……抵抗r2、45……抵抗r3、51……抵抗体、52……抵抗
体、61……第１の金属電極、62……第２の金属電極、63
……第３の金属電極、64……共通の抵抗体。
図、第２図はデバイス帯電モデル概略図、第３図は従来
のパッケージ帯電法による試験回路図、第４図は従来の
パッケージ帯電法による試験等価回路図、第５図は実際
のパッケージ帯電法の等価回路図、第６図は入出力容量
による特性説明図、第７図は第６図における距離対空気
ギャップ容量特性図、第８図は入出力容量を考慮したパ
ッケージ帯電法の等価回路図、第９図は第６図における
距離対酸化膜容量にかかる電圧特性図、第10図はバック
容量による特性説明図、第11図はバック容量を考慮した
パッケージ帯電法の等価回路図、第12図は第10図におけ
る距離対破壊耐圧特性図、第13図は理想的なパッケージ
帯電法による試験等価回路図、第14図は本発明に係る入
出力容量を考慮したパッケージ帯電法の試験等価回路
図、第15図は本発明に係るバック容量を考慮したパッケ
ージ帯電法の試験等価回路図、第16図は本発明に係るバ
ック容量及び入出力容量を考慮したパッケージ帯電法の
試験回路図、第17図は本発明の他の実施例を示すパッケ
ージ帯電法の試験構成図、第18図は本発明の更なる他の
実施例を示すパッケージ帯電法の試験構成図である。 １……半導体装置、３……入出力端子、４……パッケー
ジ表面、５……金属電極、９……スイッチ、10……パッ
ケージ容量Cp、21……電源端子、22……ダイオード、23
……酸化膜容量Cox、24……保護抵抗RE、25……バック
容量CB、26……入出力容量、41……第１の直流電圧源、
42……第２の直流電圧源、43……第３の直流電圧源、44
……抵抗r2、45……抵抗r3、51……抵抗体、52……抵抗
体、61……第１の金属電極、62……第２の金属電極、63
……第３の金属電極、64……共通の抵抗体。
Claims (8)
- 【請求項１】誘電体パッケージを有する半導体装置の前
記誘電体パッケージに帯電した静電気に対する耐性の試
験方法において、 （ａ）前記半導体装置の特定の入出力端子と基準電位源
との間にスイッチを直列に接続し、 （ｂ）該スイッチを開路にした状態で前記誘電体パッケ
ージの表面に第１の電位を印加して前記表面に電荷を帯
電し、 （ｃ）前記半導体装置の前記入出力端子に抵抗を介して
第２の電位を印加し、 （ｄ）前記スイッチを閉路して、前記帯電電荷を前記基
準電位源に放電させることを特徴とする半導体装置の試
験方法。 - 【請求項２】誘電体パッケージを有する半導体装置の前
記誘電体パッケージに帯電した静電気に対する耐性の試
験方法において、 （ａ）前記半導体装置の特定の入出力端子と基準電位源
との間にスイッチを直列に接続し、 （ｂ）該スイッチを開路にした状態で前記誘電体パッケ
ージの表面に第１の電位を印加して前記表面に電荷を帯
電し、 （ｃ）前記半導体装置の電源端子に抵抗を介して第２の
電位を印加し、 （ｄ）前記スイッチを閉路して、前記帯電電荷を前記基
準電位源に放電させることを特徴とする半導体装置の試
験方法。 - 【請求項３】誘電体パッケージを有する半導体装置の前
記誘電体パッケージに帯電した静電気に対する耐性の試
験方法において、 （ａ）前記半導体装置の特定の入出力端子と基準電位源
との間にスイッチを直列に接続し、 （ｂ）該スイッチを開路にした状態で前記誘電体パッケ
ージの表面に第１の電位を印加して前記表面に電荷を帯
電し、 （ｃ）前記半導体装置の前記入出力端子及び電源端子に
それぞれ抵抗を介してそれぞれ第２の電位及び第３の電
位を印加し、 （ｄ）前記スイッチを閉路して、前記帯電電荷を前記基
準電位源に放電させることを特徴とする半導体装置の試
験方法。 - 【請求項４】前記（ａ）におけるスイッチと基準電位源
との間に負荷を接続することを特徴とする特許請求の範
囲第１、第２又は第３項記載の半導体装置の試験方法。 - 【請求項５】誘電体パッケージを有する半導体装置の前
記誘電体パッケージに帯電した静電気に対する耐性の試
験装置において、 （ａ）前記半導体装置の特定の入出力端子と基準電位源
との間に直列に接続されるスイッチと、 （ｂ）該スイッチを開路にした状態で前記誘電体パッケ
ージの表面に第１の電位を印加して前記表面に電荷を帯
電する手段と、 （ｃ）前記半導体装置の前記入出力端子に抵抗を介して
第２の電位を印加する手段と、 （ｄ）前記スイッチを閉路して前記帯電電荷を前記基準
電位源に放電させる手段を具備することを特徴とする半
導体装置の試験装置。 - 【請求項６】誘電体パッケージを有する半導体装置の前
記誘電体パッケージに帯電した静電気に対する耐性の試
験装置において、 （ａ）前記半導体装置の特定の入出力端子と基準電位源
との間に直列に接続されるスイッチと、 （ｂ）該スイッチを開路にした状態で前記誘電体パッケ
ージの表面に第１の電位を印加して前記表面に電荷を帯
電する手段と、 （ｃ）前記半導体装置の電源端子に抵抗を介して第２の
電位を印加する手段と、 （ｄ）前記スイッチを閉路して前記帯電電荷を前記基準
電位源に放電させる手段を具備することを特徴とする半
導体装置の試験装置。 - 【請求項７】誘電体パッケージを有する半導体装置の前
記誘電体パッケージに帯電した静電気に対する耐性の試
験装置において、 （ａ）前記半導体装置の特定の入出力端子と基準電位源
との間に直列に接続されるスイッチと、 （ｂ）該スイッチを開路にした状態で前記誘電体パッケ
ージの表面に第１の電位を印加して前記表面に電荷を帯
電する手段と、 （ｃ）前記半導体装置の前記入出力端子及び電源端子に
それぞれ抵抗を介してそれぞれ第２の電位及び第３の電
位を印加する手段と、 （ｄ）前記スイッチを閉路して前記帯電電荷を前記基準
電位源に放電させる手段を具備することを特徴とする半
導体装置の試験装置。 - 【請求項８】前記（ａ）におけるスイッチと基準電位源
との間に負荷を具備することを特徴とする特許請求の範
囲第５、第６又は第７記載の半導体装置の試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104720A JPH0769385B2 (ja) | 1986-05-09 | 1986-05-09 | 半導体装置の試験方法及びその装置 |
| US07/042,424 US4823088A (en) | 1986-05-09 | 1987-04-24 | Method of and apparatus for testing semiconductor device for electrostatic discharge damage |
| DE8787304121T DE3769837D1 (de) | 1986-05-09 | 1987-05-08 | Verfahren und apparat zum testen von halbleiterelementen. |
| EP87304121A EP0245115B1 (en) | 1986-05-09 | 1987-05-08 | Method of and apparatus for testing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104720A JPH0769385B2 (ja) | 1986-05-09 | 1986-05-09 | 半導体装置の試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261974A JPS62261974A (ja) | 1987-11-14 |
| JPH0769385B2 true JPH0769385B2 (ja) | 1995-07-31 |
Family
ID=14388323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104720A Expired - Lifetime JPH0769385B2 (ja) | 1986-05-09 | 1986-05-09 | 半導体装置の試験方法及びその装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4823088A (ja) |
| EP (1) | EP0245115B1 (ja) |
| JP (1) | JPH0769385B2 (ja) |
| DE (1) | DE3769837D1 (ja) |
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|---|---|---|---|---|
| JPH0651018A (ja) * | 1992-06-03 | 1994-02-25 | Seiko Epson Corp | 半導体装置の試験方法および試験装置 |
| JP2921270B2 (ja) * | 1992-07-16 | 1999-07-19 | 三菱電機株式会社 | 経時絶縁膜破壊評価方法および経時絶縁膜破壊評価装置 |
| US5376879A (en) * | 1992-11-03 | 1994-12-27 | Qrp, Incorporated | Method and apparatus for evaluating electrostatic discharge conditions |
| US5381105A (en) * | 1993-02-12 | 1995-01-10 | Motorola, Inc. | Method of testing a semiconductor device having a first circuit electrically isolated from a second circuit |
| US5410254A (en) * | 1993-03-04 | 1995-04-25 | Lsi Logic Corporation | Method for optimizing the structure of a transistor to withstand electrostatic discharge |
| JP2836676B2 (ja) * | 1996-02-09 | 1998-12-14 | 日本電気株式会社 | 半導体要素の試験方法及び装置 |
| US5796256A (en) * | 1996-04-24 | 1998-08-18 | Motorola, Inc. | ESD sensor and method of use |
| US6265885B1 (en) * | 1999-09-02 | 2001-07-24 | International Business Machines Corporation | Method, apparatus and computer program product for identifying electrostatic discharge damage to a thin film device |
| JP3701954B2 (ja) * | 2003-07-08 | 2005-10-05 | 松下電器産業株式会社 | 半導体集積回路、その静電気耐圧試験方法及び装置 |
| US7138804B2 (en) * | 2003-08-08 | 2006-11-21 | Industrial Technology Research Institute | Automatic transmission line pulse system |
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| US7005858B1 (en) * | 2004-09-23 | 2006-02-28 | Hitachi Global Storage Technologies Netherlands, B.V. | System and method for decreasing ESD damage during component level long term testing |
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| CN100405073C (zh) * | 2004-12-22 | 2008-07-23 | 中芯国际集成电路制造(上海)有限公司 | 防止半导体器件中大电流损伤的电容器击穿测试结构 |
| DE602007007629D1 (de) * | 2007-10-30 | 2010-08-19 | Ismeca Semiconductor Holding | Prüfstand zum Prüfen des Kriechstroms durch das Isoliergehäuse von leistungselektronischen Bauteilen und entsprechendes Verfahren |
| US8344746B2 (en) * | 2008-09-29 | 2013-01-01 | Thermo Fisher Scientific Inc. | Probe interface for electrostatic discharge testing of an integrated circuit |
| US8659300B2 (en) * | 2010-12-15 | 2014-02-25 | International Business Machines Corporation | Stress testing of silicon-on-insulator substrates using applied electrostatic discharge |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6073375A (ja) * | 1983-09-30 | 1985-04-25 | Oki Electric Ind Co Ltd | 半導体装置の試験方法 |
-
1986
- 1986-05-09 JP JP61104720A patent/JPH0769385B2/ja not_active Expired - Lifetime
-
1987
- 1987-04-24 US US07/042,424 patent/US4823088A/en not_active Expired - Lifetime
- 1987-05-08 EP EP87304121A patent/EP0245115B1/en not_active Expired
- 1987-05-08 DE DE8787304121T patent/DE3769837D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0245115A1 (en) | 1987-11-11 |
| DE3769837D1 (de) | 1991-06-13 |
| US4823088A (en) | 1989-04-18 |
| EP0245115B1 (en) | 1991-05-08 |
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