JPH0769814B2 - パイプライン処理機構を持つデータ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高度なパイプライン処理機構により高い処
理能力を実現したデータ処理装置に関するものであり、
特に、サブルーチンリターン命令に関しても、パイプラ
イン処理の初期の段階で戻り先アドレスへの先行分岐処
理が可能なデータ処理装置に関するものである。

〔従来の技術〕

第８図は従来のデータ処理装置の典型的なパイプライン
ステージを示す図であり、図において、（１）は命令フ
エツチステージ、（２）は命令デコードステージ、
（３）はアドレス計算ステージ、（４）はオペランドフ
エツチステージ、（５）は実行ステージ、（８）はオペ
ランドライトステージである。

次に動作について説明する。第８図に示したデータ処理
装置は、バスが空いている時間を利用して命令データの
取り込みを行う命令フエツチステージ（１）、命令デー
タの解析を行う命令デコードステージ（２）、オペラン
ド等のアドレス計算を行うアドレス計算ステージ
（３）、オペランドデータのフエツチを行うオペランド
フエツチステージ（４）、データの処理を行う実行ステ
ージ（５）、オペランドデータの書き込みを行うオペラ
ンドライトステージ（８）の６段のパイプラインステー
ジで構成されており、各ステージは異なる命令を同時に
処理することが可能である。ただしオペランドやメモリ
アクセスに関してコンフリクトが起こつたような場合に
は優先度の低いステージがコンフリクトが解消されるま
で処理を一時停止する。

以上のように、パイプライン化されたデータ処理装置で
は、データの処理の流れに従つて処理を複数のステージ
に分割し、各ステージを同時に動作させることにより、
１命令に必要な平均処理時間を短縮させて全体としての
性能を向上させている。

ところが、このようにパイプライン化されたデータ処理
装置において、分岐命令等の命令の流れを乱す命令が実
行ステージ（５）で実行された場合には、それより前の
ステージで行われていた処理がすべてキヤンセルされ、
次に実行される命令は命令のフエツチから行わなければ
ない。このように、処理の流れを乱す命令が実行される
と、パイプライン処理のオーバーヘツドが大きくなり、
データ処理装置の実行速度が上がらない。データ処理装
置の性能向上のため、無条件分岐命令、条件分岐命令等
の命令実行に関するオーバーヘツド削減について様々な
工夫がなされてきた。例えば、分岐命令のアドレスと分
岐先のアドレスを組にして記憶しておくブランチターゲ
ツトバツフアというものを用いて、命令フエツチの段階
で命令の流れを予測し、処理を行つている。（J.K.F.Le
e and A.J.Smith,“Branch Prediction Strategies and
Branch Target Buffer Design,"IEEE COMPUTER Vol.1
7,No.1,January 1984,pp.6-22.参照）以上のように、パ
イプライン処理の初期の段階で処理の流れを予測し、次
に実行されると予測される命令をパイプラインに流す
（以下先行分岐処理と呼ぶ）ことにより分岐命令実行時
のオーバーヘツド削減が計られている。ところが、サブ
ルーチンからのリターン命令に関してはサブルーチンか
らのリターンアドレスが、対応するサブルーチンコール
命令のアドレスに依存するため、処理の流れを予測する
ことが困難であつた。

〔発明が解決しようとする課題〕

従来のデータ処理装置は、以上で述べたように、サブル
ーチンからのリターン命令に対してサブルーチンからの
リターンアドレスが対応するサブルーチンコール命令の
アドレスに依存するため、処理の流れを予測する有効な
手段がなかつた。

この発明は上記のような問題点を解消するためになされ
たもので、サブルーチンリターン命令に関しても、パイ
プライン処理の初期の段階で戻り先アドレスへの先行分
岐処理が可能なデータ処理装置を得ることを目的とす
る。

〔課題を解決するための手段〕

この発明に係るデータ処理装置は、サブルーチンコール
命令のリターンアドレスのみを格納するプログラムカウ
ンタ（PC）専用のスタツクメモリ（以下PCスタツクと呼
ぶ）を備えたものである。

〔作用〕

この発明におけるデータ処理装置は、実行ステージでサ
ブルーチンコール命令実行時にサブルーチンからのリタ
ーンアドレスがPCスタツクにプツシユされ、命令デコー
ドステージでサブルーチンリターン命令デコード時にPC
スタツクからポツプされたアドレスに先行分岐処理を行
う。

〔実施例〕

（１）パイプライン機構 この発明のデータ処理装置のパイプライン処理は第１図
に示す構成となる。命令のプリフエツチを行う命令フエ
ツチステージ（IFステージ（１））、１段目の命令のデ
コードを行うデコードステージ（Ｄステージ（２））、
２段目の命令のデコードとオペランドのアドレス計算を
行うオペランドアドレス計算ステージ（Ａステージ
（３））、マイクロROMのアクセス（特にＲステージ
（６）と呼ぶ）とオペランドのプリフエツチ（特にOFス
テージ（７）と呼ぶ）を行うオペランドフエツチステー
ジ（Ｆステージ（４））、命令の実行を行う実行ステー
ジ（Ｅステージ（５））の５段構成をパイプライン処理
の基本とする。Ｅステージ（５）では１段のストアバツ
フアがあるほか、高機能命令の一部は命令実行自体をパ
イプライン化するため、実際には５段以上のパイプライ
ン処理効果がある。

各ステージは他のステージとは独立に動作し、論理上は
５つのステージが完全に独立動作する。各ステージは１
回の処理を最小２クロツクで行うことができる。従つて
理想的には２クロツクごとに次々とパイプライン処理が
進行する。

この発明のデータ処理装置にはメモリ−メモリ間演算
や、メモリ間接アドレツシングなど、基本パイプライン
処理１回だけでは処理が行えない命令があるが、本発明
のデータ処理装置はこれらの処理に対してもなるべく均
衡したパイプライン処理が行えるように設計されてい
る。複数のメモリオペランドをもつ命令に対してはメモ
リオペランドの数をもとに、デコード段階で複数のパイ
プライン処理単位（ステツプコード）に分解してパイプ
ライン処理を行うのである。パイプライン処理単位の分
解方法に関しては特願昭61-236456で詳しく述べられて
いる。

IFステージ（１）からＤステージ（２）に渡される情報
は命令コード（11）そのものである。Ｄステージ（２）
からＡステージ（３）に渡される情報は命令で指定され
た演算に関するもの（Ｄコード（12）と呼ぶ）と、オペ
ランドのアドレス計算に関係するもの（Ａコード（13）
と呼ぶ）との２つある。Ａステージ（３）からＦステー
ジ（４）に渡される情報はマイクロプログラムルーチン
のエントリ番地やマイクロプログラムへのパラメータな
どを含むＲコード（14）と、オペランドのアドレスとア
クセス方法指示情報などを含むＦコード（15）との２つ
である。Ｆステージ（４）からＥステージ（５）に渡さ
れる情報は演算制御情報とリテラルなどを含むＥコード
（16）と、オペランドやオペランドアドレスなどを含む
Ｓコード（17）との２つである。

（1.1）各パイプラインステージの処理 （1.1.1）命令フエツチステージ 命令フエツチステージ（IFステージ（１））は外部メモ
リから命令をフエツチし、命令キユーに入力して、Ｄス
テージ（２）に対して命令コード（11）を出力する。

命令キユーの入力は整置された４バイト単位で行う。メ
モリから命令をフエツチするときは整置された４バイト
につき最小２クロツクを要する。

命令キユーの出力単位は２バイトごとに可変であり、２
クロツクの間に最大６バイトまで出力できる。また分岐
の直後には命令キユーをバイパスして命令基本部２バイ
トを直接命令デコーダに転送することもできる。

プリフエツチ先命令アドレスの管理もIFステージ（１）
で行う。次にフエツチすべき命令のアドレスは命令キユ
ーに入力すべき命令のアドレスとして専用のカウンタで
計算される。分岐やジヤンプが起きたときには、新たな
命令のアドレスが、PC演算部やデータ演算部より転送さ
れてくる。

（1.1.2）命令デコードステージ 命令デコードステージ（Ｄステージ（２））はIFステー
ジ（１）から入力された命令コード（11）をデコードす
る。命令コードは16ビツト（ハーフワード）単位となつ
ている。デコードは２クロツク単位に１度行ない、１回
のデコード処理で０〜３ハーフワードの命令コードを消
費する。このＤステージ（２）で命令コードがパイプラ
イン処理単位であるステツプコードに分解される。すな
わち、１命令が１つないし複数のステツプコードに分解
されて、後段のパイプラインステージで処理されていく
のである。Ｄステージ（２）ではステツプコードとして
Ａステージ（３）に対してアドレス計算情報であるＡコ
ード（13）と、オペコードの中間デコード結果であるＤ
コード（12）とを出力する。

Ｄステージ（２）ではPC演算部の制御、分岐予測処理、
プリブランチ命令に対する先行分岐処理（プリブラン
チ）、命令キユーからの命令コード出力制御等も行う。
プリブランチ処理とは、Ｅステージ（５）での分岐処理
に先立ち、無条件分岐命令、条件分岐命令等の分岐を予
測し、PC演算部で飛び先の番地を計算し、IFステージ
（１）に飛び先の命令をフエツチさせ、飛び先の命令を
パイプラインに流すことである。プリブランチ命令と
は、プリブランチ処理を行う命令である。

（1.1.3）オペランドアドレス計算ステージ オペランドアドレス計算ステージ（Ａステージ（３））
は処理が大きく２つに分かれる。１つはオペコードの後
段デコードを行う処理で、もう１つはオペランドのアド
レスの計算を行う処理である。

オペコードの後段デコード処理はＤコード（12）を入力
とし、レジスタやメモリの書き込み予約及びマイクロプ
ログラムのエントリ番地とマイクロプログラムに対する
パラメータなどを含むＲコード（14）の出力を行う。な
お、レジスタやメモリの書き込み予約は、アドレス計算
で参照したレジスタやメモリの内容が、パイプライン上
を先行する命令で書き換えられ、誤つたアドレス計算が
行われるのを防ぐためのものである。レジスタやメモリ
の書き込み予約はデツドロツクを避けるため、ステツプ
コードごとに行うのではなく命令ごとに行う。レジスタ
やメモリの書き込み予約については特願昭62-144394で
詳しく述べられている。

オペランドアドレス計算処理はＡコード（13）を入力と
し、Ａコード（13）に従いオペランドアドレス計算部で
加算やメモリ間接参照を組み合わせてアドレス計算行
い、その計算結果をＦコード（15）として出力する。こ
の際、アドレス計算に伴うレジスタやメモリの読み出し
時にコンフリクトチエツクを行い、先行命令がレジスタ
やメモリに書き込み処理を終了していないためコンフリ
クトが指示されれば、先行命令がＥステージ（５）で書
き込み処理を終了するまで待つ。

また、Ａステージ（３）ではスタツクからのポツプ操
作、スタツクへのプツシユ操作等によるスタツクポイン
タ（SP）のコンフリクトを防ぐため、実行ステージ
（５）のSPに先行してＡステージスタツクポインタ（AS
P）を備えており、ポツプ、プツシユ操作に伴うASPの更
新はこのステージで行われる。従つて、通常のポツプ、
プツシユ操作直後でもASPを参照することにより、SPの
コンフリクトでステツプコードの処理を遅らせることな
く処理を進めることができる。SPの管理方法に関しては
特願昭62-145852で詳しく述べられている。

（1.1.4）マイクロROMアクセスステージ オペランドフエツチステージ（Ｆステージ（４））も処
理が大きく２つに分かれる。１つはマイクロROMのアク
セス処理であり、特にＲステージ（６）と呼ぶ。他方は
オペランドプリフエツチ処理であり、特にOFステージ
（７）と呼ぶ。Ｒステージ（６）とOFステージ（７）は
必ずしも同時に動作するわけではなく、メモリアクセス
権が獲得できるかどうかなどに依存して、独立に動作す
る。

Ｒステージ（６）では、Ｒコード（14）に対して次のＥ
ステージ（５）での実行に使用する実行制御コードであ
るＥコード（16）を作り出すためのマイクロROMアクセ
スとマイクロ命令デコード処理が行われる。１つのＲコ
ードに対する処理が２つ以上のマイクロプログラムステ
ツプに分解される場合、マイクロROMはＥステージ
（５）で使用され、次のＲコード（14）はマイクロROM
アクセス待ちになる。Ｒコード（14）に対するマイクロ
ROMアクセスが行われるのはその前のＥステージ（５）
での最後のマイクロ命令実行の時である。本発明のデー
タ処理装置ではほとんどの基本命令は１マイクロプログ
ラムステツプ行われるため実際にはＲコード（14）に対
するマイクロROMアクセスが次々と行われることが多
い。

（1.1.5）オペランドフエツチステージ オペランドフエツチステージ（OFステージ（７））はＦ
ステージ（４）で行う上記の２つの処理のうちオペラン
ドプリフエツチ処理を行う。

オペランドプリフエツチはＦコード（15）を入力とし、
フエツチしたオペランドとそのアドレスをＳコード（1
7）として出力する。１つのＦコード（15）ではワード
境界をまたいでもよいが４バイト以下のオペランドフエ
ツチを指定する。Ｆコード（15）にはオペランドのアク
セスを行うかどうかの指定も含まれており、Ａステージ
（３）で計算したオペランドアドレス自体や即値をＥス
テージ（５）に転送する場合にはオペランドプリフエツ
チは行わず、Ｆコード（15）の内容をＳコード（17）と
して転送する。また、プリフエツチしようとするオペラ
ンドとＥステージ（５）が書き込み処理を行おうとする
オペランドとが包含関係を満たすときには、オペランド
プリフエツチに関してメモリアクセスは行わず、Ｅステ
ージ（５）が書き込もうとする値をバイパスする。

（1.1.6）実行ステージ 実行ステージ（Ｅステージ（５））はＥコード（16）、
Ｓコード（17）を入力として、各種演算器を用いたデー
タの処理、データのリード、ライト等の処理を行う。演
算器としてはALU、バレルシフタ、プライオリテイエン
コーダやカウンタ、シフトレジスタなどがある。Ｅステ
ージ（５）はマイクロプログラムにより制御され、Ｒコ
ード（16）に示されたマイクロプログラムのエントリ番
地からの一連のマイクロプログラムを実行することによ
り命令を実行する。レジスタと主な演算器の間は３バス
で結合されており、１つのレジスタ間演算を指示する１
マイクロ命令を２クロツクサイクルで処理する。

このＥステージ（５）が命令を実行するステージあり、
Ｆステージ（４）以前にステージで行われた処理はすべ
てＥステージ（５）のための前処理である。Ｅステージ
（５）で分岐が起こると、IFステージ（１）〜Ｆステー
ジ（４）までの処理はすべて無効化され、飛び先番地が
命令フエツチ部とPC計算部に出力される。

Ｅステージ（５）ではデータ演算部（56）にあるストア
バツフアを利用して、４バイト以内のオペランドストア
と次のマイクロ命令実行をパイプライン処理することも
できる。

Ｅステージ（５）ではＡステージ（３）で行つたレジス
タやメモリに対する書き込み予約をオペランドの書き込
みの後、解除する。

また条件分岐命令がＥステージ（５）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤つていた
ことを示しており分岐履歴の書換え処理を行う。

（1.2）プログラムカウンタの管理 この発明のデータ処理装置のパイプライン上に存在する
ステツプコードはすべて別命令に対するものである可能
性があり、プログラムカウンタの値はステツプコードご
とに管理する。すべてのステツプコードはそのステツプ
コードのもとになつた命令のプログラムカウンタ値をも
つ。ステツプコードに付属してパイプラインの各ステー
ジを流れるプログラムカウンタ値はステツププログラム
カウンタ（SPC）と呼ぶ。SPCはパイプラインステージを
次々と受け渡されていく。

（２）サブルーチンリターン命令の先行分岐処理 この発明のデータ処理装置は実行ステージでのサブルー
チンリターン命令の実行によるパイプラインの乱れを抑
えるために、サブルーチンリターン命令の実行に関して
は命令デコードステージ（Ｄステージ（２））で先行分
岐処理を行う。以下、詳細な動作を説明する。

第２図は、この発明のデータ処理装置のブロツク図であ
り、サブルーチンコール命令、サブルーチンリターン命
令の処理を説明するために必要な部分だけが抜き出され
て説明されている。図において、（21）は命令キユー、
（22）は命令デコード部、（23）は外部とデータのやり
取りを行うデータ入出力回路、（24）は外部にアドレス
の出力を行うアドレス出力回路、（25）は命令フエツチ
を行うアドレスを出力するためのカウンタ（QINPC）、
（26）は各ステツプコード生成毎に命令デコード部（2
2）で処理された命令長を格納するラツチ（IL）、（2
7）はプリブランチのためのPCに対する変位を格納する
ためのラツチ（PD）、（30）はPC演算部（54）での加算
を行うためのPC加算器、（28）、（29）、（31）はそれ
ぞれPC加算器（30）の入出力ラツチ（PA,PB,PO）、（3
2）はステツプコード処理毎のテンポラリなPCを格納す
るためのレジスタ（TPC）、（33）は現在デコード中の
命令のPCを格納するためのＤステージPC（DPC）、（3
4）はアドレス計算中のステツプコードに対応するPCを
格納するためのＡステージPC（APC）、（38）はアドレ
ス計算のための３値加算を行うアドレス加算器、（3
5）、（36）、（37）、（39）はそれぞれアドレス加算
器（38）の入出力ラツチ（AI,AD,AB,AO）、（40）はＡ
ステージ（３）でインクリメントやデクリメントを行い
SPの管理を行うＡステージスタツクポインタ（ASP）、
（41）はＦコード（15）としてのアドレスを格納するた
めのＦコードアドレスレジスタ（FA）、（42）はＳコー
ド（17）としてのアドレスを格納するためのＳコードア
ドレスレジスタ、（43）は命令フエツチを行うアドレス
を一時的に記憶するためのCAアドレスレジスタ（CA
A）、（44）はＥステージ（５）で管理しているアドレ
スレジスタ（AA）、（45）はＥステージ（５）での分岐
先アドレスを格納するためのＥステージブランチアドレ
スレジスタ（EB）、（46）はサブルーチンコール時の戻
り先アドレスのみを格納しておくPCスタツク、（47）は
スタツクポインタ、フレームポインタ、ワーキングレジ
スタ等を含むレジスタフアイル、（50）はデータ演算の
ためのALU、（48）、（49）、（51）はALU（50）の入出
力ラツチ（DA,DB,DO）、（52）はＳコード（17）として
のデータを格納するためのＳコードデータレジスタ（S
D）、（53）はＥステージ（５）で行うメモリアクセス
に関するデータを格納するデータレジスタ（DD）であ
り、（101）〜（110）はそれぞれ内部でデータやアドレ
スの転送を行うための内部バス（S1バス、S2バス、DOバ
ス、Ａバス、AOバス、DISPバス、POバス、CAバス、AAバ
ス、DDバス）である。（54）はPC演算部、（55）はアド
レス計算部である。

第３図は、この発明のデータ処理装置におけるサブルー
チンリターン命令の先行分岐処理に特に関係する部分の
ブロツク図である。図において、（61）はＤステージ制
御部、（62）はIFステージ制御部、（63）はＥステージ
制御部、（65）はパイプライン処理途中のサブルーチン
コール命令の数をカウントするための３ビツトのカウン
タであるBSRカウンタ、（66）はＤステージ（２）が管
理している３ビツトのPCスタツクポインタ（DP）、（6
7）はＥステージ（５）が管理している３ビツトのPCス
タツクポインタ（EP）、（68），（69）はそれぞれDP
（66）、EP（67）をデコードするデコーダ、（70）はAN
Dゲート、（71）は有効ビツト制御信号ラツチであり、
（201）〜（214）は各部の制御信号である。この図で
は、簡単のためタイミングを制御するためのクロツク信
号は省略してある。

第４図は、PCスタツク（46）の構成を示す図であり、図
において、（46A）は戻り先アドレスを格納する戻り先
アドレスフイールド、（46B）は各エントリ内に格納さ
れている戻り先アドレスが有効か無効かを示す有効ビツ
トである。

本実施例では、PCスタツク（46）は８エントリで構成さ
れている。また、命令コードが16ビツト単位となつてい
るので、PCとしては奇数アドレスは存在せず、戻り先ア
ドレスフイールドは31ビツトになつている。PCスタツク
（46）から、戻り先アドレスが読み出される場合には、
最下位ビツトは‘0'として出力される。DP（66）,EP（6
7）は３ビツトとなつているが、インクリメント時の最
上位ビツトからのキヤリー、デクリメント時の最上位ビ
ツトへのボローは無視される。すなわち、PCスタツク
（46）は、ポインタ‘000'とポインタ‘111'の指し示す
エントリが隣合つたリング状のスタツクメモリとして取
り扱われている。

（2.1）PCスタツクの動作の概要 この発明のデータ処理装置では、サブルーチンコール命
令としてブランチサブルーチン（BSR）命令とジヤンプ
サブルーチン（JSR）命令がある。また、サブルーチン
リターン命令としては、リターンサブルーチン（RTS）
命令と高機能命令として高級言語用サブルーチンリター
ンとパラメータ解放を一度に行うEXITD命令がある。

サブルーチンコール命令が実行されると、Ｅステージ
（５）でサブルーチンからの戻り先アドレスがPCスタツ
ク（46）にプツシユされる。サブルーチンリターン命令
がデコードされると、Ｄステージ（２）でPCスタツク
（46）のスタツクトツプにあるアドレスに先行分岐処理
（プリリターン）を行う。Ｅステージ（５）では、Ｄス
テージ（２）でのプリリターン処理が正しかつたかどう
かがチエツクされ、プリリターンを行つたアドレスが誤
つていた場合には、真の戻り先アドレスへの分岐処理を
行う。

ポインタDP（66）、EP（66）等の更新も含めて以下で詳
しく説明する。ただし、有効ビツト制御信号ラツチ（7
1）の値は‘1'とする。

リセツトされた状態では、PCスタツク（46）初期化信号
（INIT信号（208））により、BSRカウンタ（65）、EP
（67）はゼロクリアされ、DP（66）にはゼロになつてい
るEP（67）の値がコピーされる。また、PCスタツク（4
6）中の有効ビツト（46B）はすべて‘0'にクリアされ
る。

まず、命令キユー（21）から取り込まれた命令コード
（11）が命令デコード部（22）でデコードされる。デコ
ードの結果、取り込まれた命令がサブルーチンコール命
令であつた場合にはDPDEC信号（202）によりDPのデクリ
メントを行うと共に、BSRカウンタ（65）をカウントア
ツプする。アドレス計算ステージ（３）では、アドレス
加算器（38）により戻り先アドレスが計算されてAOバス
（105）を介してFAレジスタ（41）に転送される。Ｆス
テージ（４）では、FAレジスタ（41）の値がSAレジスタ
（42）に転送される。サブルーチンコール命令がＥステ
ージ（５）で実行されるとEPDEC信号（206）によりEP
（67）の値がプリデクリメントされる。そして、PCスタ
ツク（46）中のPCWRITE信号（210）により更新されたEP
（67）が指すエントリの戻り先アドレスフイールド（46
A）に、S1バス（101）を介してSAレジスタ（42）に格納
されている戻り番地の値が書き込まれ、そのエントリの
有効ビツト（46B）が‘1'にセツトされる。また、BSRCD
EC信号（205）によりBSRカウンタ（65）をデクリメント
する。BSR命令では、Ｄステージ（２）でサブルーチン
の先頭番地への分岐処理を行うので、Ｅステージ（５）
で分岐処理を行う必要はない。

次に、サブルーチンリターン命令の処理について説明す
る。命令キユー（21）から取り込まれた命令がサブルー
チンリターン命令であつたときにはBSRカウンタ（65）
の値がゼロであるかどうかを示すBSRCZ信号（201）のチ
エツクを行う。もしBSRカウンタ（65）がゼロでなかつ
たら、BSRカウンタ（65）の値がゼロになるまでＤステ
ージ（２）は処理を一時停止する。BSRカウンタ（65）
がゼロでないということは、まだ対応するサブルーチン
コール命令がＥステージ（５）で実行されずにパイプラ
イン中にあることを示しており、PCスタツク（46）に対
応する戻り番地が登録されていないことを示している。
BSRCZ信号（201）により、BSRカウンタ（65）の値がゼ
ロである、あるいは、ゼロになつたことが示されると、
Ｄステージ制御部（61）はPRERET信号（209）により、I
Fステージ制御部（62）及びPCスタツク（46）にプリリ
ターン処理を行うことを知らせる。PCスタツク（46）
は、DP（66）が指し示しているエントリの戻り先アドレ
スフイールド（46A）の内容をCAバス（108）に出力す
る。IFステージ制御部（62）は、命令キユー（21）に取
り込まれている命令データをすべて無効化し、CAバスに
出力された値で戻り先アドレスの命令のフエツチを行
い、取り込まれた命令データを命令デコード部（22）に
送る。PCスタツク（46）の内容がCAバス（108）に出力
された後に、DPINC信号（203）によりDP（66）がポスト
インクリメントされる。VREAD信号（211）によりPCスタ
ツク（46）中のEP（67）が指し示すエントリの有効ビツ
ト（46B）の内容が、VALID信号（214）としてＥステー
ジ制御部（63）に送られる。読み出されたエントリの有
効ビツト（46B）は、‘0'にクリアされる。Ｅステージ
制御部（63）では、もしVALID信号（214）が‘1'であつ
たなら、プリリターンが正しかつたことを示しているの
で、サブルーチンリターン命令の実行を終了する。もし
VALID信号（214）が‘0'であつた場合には、プリリター
ンを行つた戻り先アドレスが誤つていたことを示してい
る。このとき、真の戻り先アドレスの値をメモリからDD
レジスタ（53）に取り込み、S1バス（101）を介してEB
レジスタ（45）に転送した後、EBレジスタ（45）の値を
CAバス（108）に出力する。IFステージ（１）はCAバス
（108）に出力された値により命令フエツチを行う。

PCスタツク（46）中の有効ビツト（46B）は、サブルー
チンコール時の戻り先アドレスを登録したとき‘1'にセ
ツトされ、サブルーチンリターン時に有効ビツト（46
B）が読み出された後で‘0'にクリアされる。すなわ
ち、PCスタツク中の有効ビツト（46B）が‘1'のエント
リには、正しい戻り先アドレスが登録されている。

サブルーチンリターン命令実行時に、Ｅステージ（５）
では、Ｄステージ（２）でプリリターンを行つた戻り先
アドレスが正しかつたかどうかのチエツクを行つてい
る。これは、PCスタツク（46）が８エントリで構成され
ているため、サブルーチンコールが９レベル以上の入れ
子になつた場合には８レベルより上のレベルのサブルー
チンコールに関する戻り先アドレスのデータがオーバー
ライトされて壊されてしまう。このような場合に備え、
Ｅステージ（５）ではプリリターンが正しく実行された
かどうかのチエツクを行つているのである。一番深くな
つたところから８レベル以上PCスタツク（46）がリード
（サブルーチンリターン）されると、PCスタツク（46）
中の有効ビツト（46B）はすべて‘0'となり、有効な戻
り先アドレスが格納されていないことを示す。しかし、
サブルーチンレベルが一番深くなつたところから８レベ
ルのサブルーチンコールに関してはいつも正しい値がPC
スタツク（46）に格納されているので、プリリターンが
正しく行われる確率は非常に高い。

先に述べたBSRカウンタ（65）は、プリブランチを行うB
SR命令直後でも、正確なプリリターンを行い、Ｅステー
ジ（５）での比較を確実に行うために備えられている。
この機能がないと、BSR命令が処理中であり、Ｄステー
ジ（２）での処理は終了したが、Ｅステージ（５）でま
だ戻り先アドレスの値がPCスタツク（46）に書き込まれ
ていないうちに、Ｄステージ（２）でサブルーチンリタ
ーン命令が実行された場合、対応するサブルーチンリタ
ーン命令の戻り先アドレスが登録されていないため、誤
つた戻り先アドレスにプリリターン処理を行つてしま
う。ところが、サブルーチンリターン命令がＥステージ
（５）で処理される段階では、先行していたBSR命令が
すでに処理されており、PCスタツク（46）には正しい戻
り先アドレスが登録されているため、Ｅステージ（５）
で有効ビツト（46B）を参照した際VALID信号（214）は
‘1'（有効）を示し、プリリターンが正しかつたとして
処理されてしまう。すなわち、このような場合誤動作を
行つてしまうわけである。BSRカウンタの機能を備える
ことにより、参照すべき戻り先アドレスの値が先行する
BSR命令により登録された後に、プリリターンが行われ
る。また、BSR命令の実行に際し、Ｄステージ（２）でP
Cスタツク（46）が参照されてからＥステージ（５）で
処理されるまでPCスタツク（46）が書き換えられること
がないので、Ｄステージ（２）で戻り先アドレスが読み
出されたPCスタツク（46）中のエントリに対応する有効
ビツト（46B）がＥステージ（５）において正しく参照
される。

プリブランチを行わないJSR命令では、Ｅステージ
（５）において分岐先アドレスへの分岐処理が行われる
ため、もし、RTS命令ががJSR命令で登録される前のPCス
タツク（46）を参照してプリリターンしても、そのRTS
命令自体が実行される前にパイプラインはキヤンセルさ
れるので、このようなことは起こらない。BSR命令に関
してプリブランチ処理を行わない場合も同様である。

以上で述べたように、サブルーチンコール時の戻り先ア
ドレスのみを記憶するPCスタツク（46）を設けることに
より、サブルーチンリターン命令に対して命令のデコー
ド段階で戻り先アドレスへのプリリターンを行い、サブ
ルーチンリターン命令実行時のパイプラインの乱れをな
くす。

Ｅステージ（５）においてブランチが起こつた場合に
は、EBRA信号（204）によりBSRカウンタ（65）の値がゼ
ロクリアされ、EP（67）の内容がDP（66）にコピーされ
る。Ｅステージ（５）においてブランチが起こつた場合
には、IFステージ（１）〜Ｆステージでの処理がすべて
無効化されるため、Ｄステージ（２）でデコードされた
が、Ｅステージ（５）では実行されなかつた処理途中の
サブルーチンコール命令、サブルーチンリターン命令に
対して行われたBSRカウンタ（65）、DP（66）の更新を
無効化し、PCスタツク（46）のそのレベルまでの戻り先
アドレスの値をＤステージ（２）で正しく参照できるよ
うになつている。

プログラムによつて外部メモリ上のサブルーチンからの
戻り先アドレスの値が書き換えられた場合には、PCスタ
ツク（46）に格納されている戻り先アドレスと、外部メ
モリ上の戻り先アドレスが異なつた値となるため、動作
は保証されない。従つて。プリリターン処理を行う場合
はプログラムによる外部メモリ上の戻り先アドレスの値
の書き換えは禁止する。

この発明のデータ処理装置は、プログラムによつてプリ
リターン処理を強制的に無効化する手段を有している。
プログラムで制御レジスタ中の有効ビツト制御信号ラツ
チ（VCNTラツチ（71））の内容を書き換えることによつ
て、この処理を行う。VCNTラツチ（71）を‘1'にセツト
しておくと、上述のようにプリリターン処理を行つた戻
り先アドレスが正しかつたかどうかを示すVALID信号（2
14）が、PCスタツク（46）中の有効ビツト（46B）の値
を反映して、Ｅステージ制御部（63）に送られる。VCNT
ラツチ（71）を‘0'にセツトしておくと、VCNT信号（21
3）が‘0'となり、PCスタツク（46）中の有効ビツト（4
6B）の値が何であつても、ANDゲート（70）からＥステ
ージ制御部（63）に送られるVALID信号（214）は‘0'と
なる。従つて、Ｄステージ（２）で行われたプリリター
ン処理はいつも無効となり、Ｅステージ（５）で戻り先
アドレスが外部メモリから読み出され、その戻り先アド
レスにリターンする。プリリターン処理がすべて無効と
なるので、外部メモリ上のサブルーチンからの戻り先ア
ドレスの値が書き換えられても正確な動作が保証され
る。

また、有効ビツト制御信号ラツチ（VCNTラツチ（71））
に‘0'をセツトしたのち、再びプリリターン処理を有効
にする場合には、プログラムにより制御レジスタ中のPC
スタツク（46）初期化信号（INIT信号（208））を‘1'
にセツトすることにより、PCスタツク（46）の初期化を
行う。BSRカウンタ（65）、EP（67）はゼロクリアさ
れ、DP（66）にはゼロになつているEP（67）の値がコピ
ーされる。また、PCスタツク（46）中の有効ビツト（46
B）はすべて‘0'にクリアされる。その後、VCNTラツチ
（71）を‘1'にセツトすることにより、再びプリリター
ン処理を有効にする。

（2.2）サブルーチンコール命令、サブルーチンリター
ン命令の詳細動作 以上では、サブルーチンコール命令とサブルーチンリタ
ーン命令の大まかな動作について述べてきたが、ここで
は各命令の詳細な動作について説明する。

この発明のデータ処理装置では、サブルーチンコール命
令としてブランチサブルーチン（BSR）命令とジヤンプ
サブルーチン（JSR）命令がある。また、サブルーチン
リターン命令としては、リターンサブルーチン（RTS）
命令と高機能命令として高級言語用サブルーチンリター
ンとパラメータ解放を一度に行うEXITD命令がある。各
命令のビツト割り付けを第５図に示してある。‘−’は
オペレーシヨンコードを示す。

BSR命令とJSR命令及びRTS命令とEXITD命令は、PCスタツ
ク（46）に関する処理は同じなので、以下、BSR命令とR
TS命令について詳細な説明を行う。

（2.2.1）BSR命令 BSR命令はPC相対のアドレツシングのみをサポートする
サブルーチンコール命令であり、戻り先アドレスがスタ
ツクに退避される。第５図（Ａ），（Ｂ）に示すように
BSR命令に関しては一般形（Ｇフオーマツト）と短縮形
（Ｄフオーマツト）の２つの命令フオーマツトがある。
Ｄステージ（２）では、どちらのフオーマツトでも同様
の処理が行われる。この命令は、１つのステツプコード
として処理される。

BSR命令実行のフローチヤートを第６図に示す。BSR命令
が命令デコード部（22）で処理されると、BSR命令のス
テツプコードを示すＤコード（12）と戻り先アドレスを
計算するためのＡコード（13）が生成される。Ｇフオー
マツトの命令であれば、変位のサイズを示すフイールド
（82B）に従つて変位（82D）の値も同時に取り込む。ま
た、DPDEC信号（202）によりDP（66）のデクリメント、
及び、BSRカウンタ（65）のインクリメント処理を行
う。この命令は、プリブランチを行う命令であり、PC演
算部（54）において飛び先アドレスの計算が行われ、演
算結果がCAバスに出力されてプリブランチ処理が行われ
る。Ａステージ（３）では、Ａコード（13）の指示に従
つてアドレス計算部（55）において戻り先アドレスが計
算され、AOバス（105）を介してFAレジスタ（41）に転
送される。Ｆステージ（14）ではFAレジスタ（41）の値
がSAレジスタ（42）に転送される。Ｅステージ（５）で
は、まず、EPDEC信号（206）によりEP（67）のプリデク
リメントを行う。次に、PCWRITE信号（210）によつて、
戻り先アドレスが格納されているSAレジスタ（42）の値
がS1バス（101）を介してPCスタツク（46）中のEP（6
7）の指すエントリの戻り先アドレスフイールド（46A）
に書き込まれ、そのエントリの有効ビツト（46B）が
‘1'にセツトされる。また、同時にS1バス（101）の値
がALU（50）、DOバス（103）を介してDDレジスタ（53）
に書き込まれ、戻り先アドレスの格納されたDDレジスタ
（53）の値をスタツクポインタによつてソフトウエアで
管理されているメモリ上のスタツクにプツシユする。PC
スタツク（46）に戻り先アドレスが登録されたらBSRCDE
C信号（205）によりBRSカウンタ（65）がデクリメント
される。この命令では、Ｄステージ（２）においてすで
に分岐処理が行われているので、Ｅステージでは分岐処
理は行わない。

（2.2.2）RTS命令 RTS命令はサブルーチンからのリターンを行う命令であ
り、スタツクから復帰されたリターンアドレスにジヤン
プする。この命令は、１つのステツプコードとして処理
される。

RTS命令実行のフローチヤートを第７図に示す。RTS命令
が命令デコード部（22）で処理されると、RTS命令のス
テツプコードを示すＤコード（12）とスタツクトツプの
アドレスを計算するためのＡコード（13）が生成され
る。この命令はプリリターンを行う命令である。BSRCZ
信号（201）によりパイプライン中にサブルーチンコー
ル命令が存在することが示されている場合にはBSRカウ
ンタ（65）の内容がゼロになるまで処理を一時停止す
る。BSRカウンタ（65）がゼロである場合にはプリリタ
ーン処理を行う。PRERET信号（209）により、PCスタツ
ク（46）中のDP（66）が指し示すエントリの戻り先アド
レスフイールド（46A）の内容をCAバス（108）に出力
し、先行分岐処理（プリリターン）を行う。また、PCス
タツク（46）参照後、DPINC信号（203）によりDP（66）
のポストインクリメント処理を行う。Ａステージ（３）
では、Ａコード（13）の指示に従つてアドレス計算部
（55）においてスタツクトツプのアドレスが計算され、
AOバス（105）を介してFAレジスタ（41）に書き込まれ
る。スタツクトツプのアドレスとはASP（40）の値その
ものである。Ｆステージ（４）では、FAレジスタ（41）
の値がSAレジスタ（42）に転送される。Ｅステージ
（５）では、VREAD信号（211）によつて、プリリターン
時に参照されたリターンアドレスが格納されているPCス
タツク（46）中のEP（67）の指すエントリの有効ビツト
（46B）の内容がVALID信号（214）としてＥステージ制
御部（63）に送られ、そのエントリの有効ビツト（46
B）の値が‘0'にクリアされる。また、同時に、スタツ
クトツプのアドレスを示しているSAレジスタ（42）の値
を、S1バス（101）を介してAAレジスタ（44）に転送す
る。PCスタツク（46）参照後、EPINC信号（207）により
EP（67）のポストインクリメントを行う。VALID信号（2
14）が‘1'であつたら、正しいアドレスにプリリターン
が行われたことを示しており、Ｅステージ（５）は１マ
イクロサイクルNOPを実行して命令の実行を終了する。V
ALID信号（214）が‘0'であつた場合にはプリリターン
を行つたリターンアドレスが誤つていたことを示してお
り、AAレジスタ（45）の値をアドレスとして戻り先アド
レスの値をフエツチし、DDレジスタ（53）に取り込む。
DDレジスタ（53）の値をS1バス（101）を介してEBレジ
スタ（45）に転送し、EBレジスタ（45）の値がCAバス
（108）に出力されて分岐処理が行われる。このとき、E
BRA信号（204）により、BSRカウンタ（65）はクリアさ
れ、DP（66）にはEP（67）の値がコピーされる。

（2.3）他の実施例の説明 本実施例では、PCスタツク（46）は８エントリで構成さ
れている。従つて、サブルーチンコールが９レベル以上
の入れ子となつたときには、有効な戻り先アドレスが格
納されているエントリに別の戻り先アドレスがオーバー
ライトされるため、最初の値が消えてしまう。従つて、
リカーシブコールを行うような特殊な場合を除いて、９
レベル以上の入れ子になると誤つたプリリターンを行う
ことになる。このため、Ｅステージでプリリターンが正
しかつたどうかのチエツクが必要になるわけである。PC
スタツクを何エントリ設けるかに関しては、何レベルま
での深さのサブルーチンコールに対して正しいプリリタ
ーンを行うかという性能の問題と、ハードウエアの増加
量との兼ね合いで決定すればよい。

本実施例では、確実なプリリターンを行うためにBSRカ
ウンタ（65）を備えらているが、サブルーチンコール命
令のプリブランチ処理を行わない場合には、サブルーチ
ンコール命令実行後必ず飛び先番地への分岐処理が行わ
れ、パイプラインがキヤンセルされるためこの機能は必
要ない。また、BSR命令をＤステージ（２）デコードす
るときポインタDP（66）をデクリメントしているが、BS
R命令をＥステージ（５）で実行するとき、デクリメン
トしたポインタEP（67）の値をコピーすれようにしても
よい。

また、本実施例では、Ｅステージ（５）でプリリターン
が正しく行われたかどうかのチエツクを行うために、PC
スタツク（46）からプリリターンを行う際に参照したエ
ントリの有効ビツト（46B）を読み出しているが、Ｄス
テージ（２）でプリリターンを行う際に有効ビツト（46
B）も同時に読み出し、その有効ビツトの値をＥステー
ジ（５）まで転送するようにしてもよい。この場合、転
送されてきた有効ビツトの値を用いて本実施例と同様に
Ｅステージ（５）でチエツクを行つてもよいし、この有
効ビツトの値を用いて、マイクロ命令のエントリアドレ
スを変えるなどしてマイクロ命令の処理をＲステージ
（４）で変えてもよい。ただし、この場合もポインタの
切り替え処理、及び有効ビツト（46B）のクリア処理は
必要である。

また、本実施例では、Ｄステージ（２）でサブルーチン
リターン命令が処理されたときには必ずプリリターン処
理を行つているが、Ｄステージ（２）でプリリターンを
行う際に有効ビツト（46B）も同時に読み出し、その有
効ビツトの値が‘1'（有効）であつたときのみプリリタ
ーン処理を行うようにしてもよい。

また、本実施例では、Ｅステージ（５）でプリリターン
が正しかつたかどうかのチエツクを行つてから、誤つて
いたときのみ正しい戻り先アドレスを外部メモリから取
り込んでいるが、チエツクの結果にかかわらず戻り先ア
ドレスの値を読み出してもよい。例えば、RTS命令であ
ればＦステージ（４）で戻り先アドレスの値をプリフエ
ツチしてもよい。

また、本実施例ではＤステージ（２）より後段のステー
ジがサブルーチンコール命令を処理しているかどうかを
検出する手段としてカウンタを用いているが、各ステツ
プコードあるいは各パイプラインステージにサブルーチ
ンコール命令用のフラグを設けて、全てのフラグが立つ
ていないときのみ、プリリターン処理を行うようにして
もよい。

また、本実施例では、PCスタツク（46）のポインタとし
て、Ｄステージ（２）で管理しているポインタDP（66）
とＥステージ（５）で管理しているポインタEP（67）の
２つのポインタを備えている。これは、複数のサブルー
チンリターン命令がパイプライン中で処理される場合に
も正しい戻り先アドレスを参照できるようにしたもので
ある。EP（67）はＥステージ（５）で実行されたサブル
ーチンコール命令、サブルーチンリターン命令に対応し
て変化する。DP（66）は命令デコード段階で変化するた
め、２つ以上のサブルーチンリターン命令がパイプライ
ン中に取り込まれても対応するサブルーチンコール命令
の戻り先アドレスが参照できるわけである。Ｅステージ
（５）で分岐処理が行われたときにはパイプラインはキ
ヤンセルされるのでEP（67）の値がDP（66）にコピーさ
れる。PCスタツク（46）のポインタ管理をすべてEP（6
7）のみで行うようにし、サブルーチンリターン命令用
のフラグを設け、Ａステージ（３）以降のステージでサ
ブルーチンリターン命令を実行中の時はそのフラグを立
てておき、そのフラグが立つているときにはプリリター
ンの処理を待つようにしてもよい。この場合、ポインタ
が正しく切り替わつてからPCスタツク（46）の参照が行
えるので正しいプリリターンが行える。

また、この発明のPCスタツク（46）はプリリターン時に
もプリリターンが正しく行われたかどうか判断するとき
ににもアクセスされ、CPU外部のメモリアクセスとは独
立に行うと効率がよい。従つて、CPUが１つの集積回路
チツプで実現されるマイクロプロセツサの様なデータ処
理装置ではPCスタツク（46）をCPUと同じ集積回路内に
もつようにすれば、CPU外部のメモリアクセスとは独立
にPCスタツク（46）がアクセスできる。

この発明では次の（１）〜（４）項の実施態様により実
施することができる。

（１）第１のステージと第２のステージをもち、命令の
実行に対して第１のステージでの処理が第２のステージ
での処理に先行して行われるパイプライン処理により命
令を処理するデータ処理装置であつて、 命令やデータを格納する第１の記憶装置と、 サブルーチンからの戻り先命令のアドレス値を１つまた
は複数個格納するアドレス記憶部と、前記アドレス記憶
部に格納されている各戻り先アドレスの値が有効か無効
かを示す有効ビツトをサブルーチンからの戻り先アドレ
スと組にして格納する有効ビツト記憶部とを含む第１の
記憶装置とは異なる第２の記憶装置と、 サブルーチンからの戻り先アドレスとなる値を前記第１
の記憶装置に書き込む第１の書き込み手段と、 サブルーチンからの戻り先アドレスとなる値を前記第２
の記憶装置の前記戻り先アドレス記憶部に書き込む第２
の書き込み手段と、 前記第１のステージで制御され、第１の値を前記第２の
記憶装置から読みだす第１の読み出し手段と、 サブルーチンリターン命令処理時に、サブルーチンから
の戻り先アドレスとなる第２の値を前記第１の記憶装置
から読みだす第２の読み出し手段と、サブルーチンコー
ル命令処理時に、前記第２の記憶装置の前記有効ビツト
記憶部に有効を示す値を書き込む有効ビツト書き込み手
段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
置の前記有効ビツト記憶部に無効を示す値を書き込む有
効ビツトクリア手段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
置の前記有効ビツト記憶部に格納されている前記有効ビ
ツトを読み出す有効ビツト読み出し手段と、 前記第１の記憶装置から命令をフエツチする命令フエツ
チ手段とを備え、 前記命令フエツチ手段が、前記第１の記憶装置の前記第
１の値の示すアドレスから第１の命令をフエツチする機
能と、前記第１の記憶装置の前記第２の値の示すアドレ
スから第２の命令をフエツチする機能を備え、 サブルーチンリターン命令処理時に、 前記有効ビツト読み出し手段により読み出された有効ビ
ツトの値が有効を示す時は、前記第１の命令を実行し、 前記有効ビツト読み出し手段により読み出された有効ビ
ツトの値が有効を示す時は、前記第２の命令を実行する ことを特徴とするデータ処理装置。

（２）前記第２の記憶装置は、前記アドレス記憶部の１
つのエントリと前記有効ビツト記憶部の１エントリを１
つのエントリとし、2ⁿ個のサイクリツクな番号がつけら
れたエントリで構成され、 インクリメントまたはデクリメントの少なくとも一方が
可能で、前記エントリの番号を管理する第１のｎビツト
カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
記エントリの番号を管理する第２のｎビツトカウンタ
と、 前記第２のｎビツトカウンタの値を前記第１のｎビツト
カウンタに書き込む第３の書き込み手段を備え、 前記第２の書き込み手段が前記第２の記憶装置の前記第
２のｎビツトカウンタの値が示すエントリ番号にサブル
ーチンからの戻り先アドレスを書き込む手段であり、 前記第１の読み出し手段が前記第２の記憶装置の前記第
１のｎビツトカウンタの値が示すエントリ番号の前記ア
ドレス記憶部から前記第１の値を読み出す手段であり、 前記有効ビツト書き込み手段が前記第２の記憶装置の前
記第２のｎビツトカウンタの値が示すエントリ番号の前
記有効ビツト記憶部に有効を示す値を書き込む手段であ
り、 前記有効ビツトクリア手段が前記第２の記憶装置の前記
第２のｎビツトカウンタの値が示すエントリ番号の前記
有効ビツト記憶部に無効を示す値を書き込む手段である ことを特徴とする第１項記載のデータ処理装置。

（３）前記第２の書き込み手段により、前記第１のステ
ージで処理を終えた全サブルーチンコール命令に対す
る、前記第２の記憶装置へのサブルーチンからの戻り先
命令のアドレスの書き込み処理が終了しているかどうか
を検出するサブルーチンコール命令処理検出手段を備え
た ことを特徴とする第１項あるいは第２項記載のデータ処
理装置。

（４）命令やデータを格納する第１の記憶装置と、 第１の記憶装置とは異なり、サブルーチンからの戻り先
命令のアドレス値の一部あるいは全部を格納するアドレ
ス記憶部と前記アドレス値が有効か無効かを示す有効ビ
ツトを格納する有効ビツト格納部を１エントリずつ組に
して１つのエントリとして格納し、2ⁿ個のエントリから
なる第２の記憶装置と、 インクリメントまたはデクリメントの少なくとも一方が
可能で、前記エントリの番号を管理する第１のｎビツト
カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
記エントリの番号を管理する第２のｎビツトカウンタ
と、 前記第２の記憶装置の前記第１のｎビツトカウンタの値
が示すエントリから戻り先命令のアドレス値を読みだす
第１の読み出し手段と、 前記第２の記憶装置の前記第２のｎビツトカウンタの値
が示すエントリの前記アドレス記憶部にサブルーチンか
らの戻り先命令のアドレスの一部または全部を書き込む
第１の書き込み手段と、 前記第２の記憶装置の前記第２のｎビツトカウンタの値
が示すエントリの前記有効ビツト記憶部に有効か無効か
を示す値を書き込む有効ビツト書き込み手段と、 前記第２の記憶装置の前記有効ビツト記憶部に格納され
ている有効ビツトの値を読み出す有効ビツト読み出し手
段と、 前記第２のｎビツトカウンタの値を前記第１のｎビツト
カウンタに書き込む第２の書き込み手段と、前記第２の
記憶装置の全てのエントリの前記有効ビツト記憶部に無
効を示す値を書き込む有効ビツトクリア手段とを備えた ことを特徴とするデータ処理装置。

〔発明の効果〕

以上のように、この発明によればサブルーチンコール命
令の戻り先アドレスのみを格納するPCスタツクを設ける
ことにより、サブルーチンリターン命令の分岐処理を命
令実行ステージでの処理に先だつて行うことができ、サ
ブルーチンリターン命令実行によるパイプライン処理の
オーバーヘツドが削減されるので、高性能なデータ処理
装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明のデータ処理装置のパイプライン処理
構成を示す図、第２図はこの発明のデータ処理装置のブ
ロツク図、第３図はこの発明のデータ処理装置における
サブルーチンリターン命令の先行分岐処理に特に関係す
る部分のブロツク図、第４図はこの発明のPCスタツク
（46）の構成を示す図、第５図はこの発明のデータ処理
装置におけるサブルーチンコール命令及びサブルーチン
リターン命令のビツト割り付けを示す図、第６図はBSR
命令実行のフローチヤート、第７図はRTS命令実行のフ
ローチヤート、第８図は従来のデータ処理装置の典型的
なパイプラインステージを示す図である。 （46）はサブルーチンコール命令の戻り先アドレスのみ
を格納するPCスタツク、（46A）はPCスタツク（46）に
おいてサブルーチンコール時の戻り先アドレスを登録す
る戻り先アドレスフイールド、（46B）はPCスタツク（4
6）中の各エントリに格納されている戻り先アドレスが
有効か無効かを示す有効ビツト、（65）は命令デコード
ステージ以降のステージで処理されているサブルーチン
コール命令の数をカウントするBSRカウンタ、（66）は
命令デコードステージが管理しているPCスタツク（46）
のポインタDP、（67）は命令実行ステージが管理してい
るPCスタツク（46）のポインタEPである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１のステージと第２のステージをもち、
   命令の実行に対して第１のステージでの処理が第２のス
   テージでの処理に先行して行われるパイプライン処理に
   より命令を処理するデータ処理装置であって、 命令やデータを格納する第１の記憶装置と、 サブルーチンからの戻り先命令のアドレス値を１つまた
   は複数個格納するアドレス記憶部と、前記アドレス記憶
   部に格納されている各戻り先アドレスの値が有効か無効
   かを示す有効ビットをサブルーチンからの戻り先アドレ
   スと組にして格納する有効ビット記憶部とを含む第１の
   記憶装置とは異なる第２の記憶装置と、 サブルーチンからの戻り先アドレスとなる値を前記第１
   の記憶装置に書き込む第１の書き込み手段と、 サブルーチンからの戻り先アドレスとなる値を前記第２
   の記憶装置の前記戻り先アドレス記憶部に書き込む第２
   の書き込み手段と、 前記第１のステージで制御され、第１の値を前記第２の
   記憶装置から読み出す第１の読み出し手段と、 サブルーチンリターン命令処理時に、サブルーチンから
   の戻り先アドレスとなる第２の値を前記第１の記憶装置
   から読み出す第２の読み出し手段と、 サブルーチンコール命令処理時に、前記第２の記憶装置
   の前記有効ビット記憶部に有効を示す値を書き込む有効
   ビット書き込み手段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
   置の前記有効ビット記憶部に無効を示す値を書き込む有
   効ビットクリア手段と、 サブルーチンリターン命令処理時に、前記第２の記憶装
   置の前記有効ビット記憶部に格納されている前記有効ビ
   ットを読み出す有効ビット読み出し手段と、 前記第１の記憶装置から命令をフェッチする命令フェッ
   チ手段とを備え、 前記命令フェッチ手段が、前記第１の記憶装置の前記第
   １の値の示すアドレスから第１の命令をフェッチする機
   能と、前記第１の記憶装置の前記第２の値の示すアドレ
   スから第２の命令をフェッチする機能を備え、 サブルーチンリターン命令処理時に、 前記有効ビット読み出し手段により読み出された有効ビ
   ットの値が有効を示すときは、前記第１の命令を実行
   し、 前記有効ビット読み出し手段により読み出された有効ビ
   ットの値が無効を示すときは、前記第２の命令を実行す
   ることを特徴とする、データ処理装置。
2. 【請求項２】命令やデータを格納する第１の記憶装置
   と、 前記第１の記憶装置とは異なり、サブルーチンからの戻
   り先命令のアドレス値の一部あるいは全部を格納するア
   ドレス記憶部と前記アドレス記憶部に格納されている戻
   り先アドレスの値が有効か無効かを示す有効ビットを格
   納する有効ビット記憶部を１エントリずつ組にして１つ
   のエントリとして格納し、2ⁿ個のエントリからなる第２
   の記憶装置と、 インクリメントまたはデクリメントの少なくとも一方が
   可能で、前記エントリの番号を管理する第１のｎビット
   カウンタと、 インクリメントおよびデクリメントの両方が可能で、前
   記エントリの番号を管理する第２のｎビットカウンタ
   と、 前記第２の記憶装置の前記第１のｎビットカウンタの値
   が示すエントリから戻り先命令のアドレス値を読み出す
   第１の読み出し手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すエントリの前記アドレス記憶部にサブルーチンか
   らの戻り先命令のアドレスの一部または全部を書き込む
   第１の書き込み手段と、 前記第２の記憶装置の前記第２のｎビットカウンタの値
   が示すエントリの前記有効ビット記憶部に有効か無効か
   を示す値を書き込む有効ビット書き込み手段と、 前記第２の記憶装置の前記有効ビット記憶部に格納され
   ている有効ビットの値を読み出す有効ビット読み出し手
   段と、 前記第２のｎビットカウンタの値を前記第１のｎビット
   カウンタに書き込む第２の書き込み手段と、 前記第２の記憶装置の全てのエントリの前記有効ビット
   記憶部に無効を示す値を書き込む有効ビットクリア手段
   とを備えた、データ処理装置。