JPH077000U - Ｉｃメモリーカード - Google Patents

Abstract

(57)【要約】 【目的】 小型化され、かつ省電力化されたコンピュー
タ用メモリカードを得る。 【構成】 ５．１２ｃｍ×８．５６ｃｍのバッファレス
メモリカードである。メモリアレイは複数のバンクに分
割され、１つのバンクはＲＡＳ選択によって動作し、他
のバンクは待機モードとなる。コネクタのピン配列は、
千鳥状の２列の配列である。本メモリカードが装着され
たコンピュータ等は、所定の検出ピンからメモリカード
の状態を読み出し、バンク数やリフレッシュモードを決
定する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はハーフハイトまたは高さを減らすよう設計されたコンピュータ用メモ リーカードに関し、これはフルハイトメモリーカードが使える用途およびスペー スがより制限された用途に使用される。

【０００２】

【好ましい態様の詳細な説明】

本考案の好ましい態様はＩＣ ＤＲＡＭカードであり、これはピン配置により ワードアクセス可能なビットに構成される。好ましい態様は４メガビット、８メ ガビットおよび１６メガビットのＩＣ ＤＲＡＭカードであり、これらはそれぞ れ１メガ×３２、２メガ×３２、４メガ×３２ビットのメモリーアレーとして構 成される。本考案は長さ５．１２ｃｍ、ＪＥＤＥＣ標準８．５６ｃｍのバッファ ーレスバージョン、８８ピン×３２のＩＣ ＤＲＡＭカードである。バッファー がカードに含まれていないため、ボード上のタイミング遅れが排除され、そして 必要に応じて再駆動回路素子がシステムボード上に搭載されなければならない。 カードはまた、２メガ×１６、４メガ×１６、８メガ×１６ビットのメモリーア レーとして作製され、ホストシステム上のＤＱが共通にされ、メモリーバンク制 御手段が搭載される。分離したＣＡＳ入力がバイトアクセスを可能にする。カー ドはまたバッファーバージョンとしても作製される。

【０００３】 本考案は３．３Ｖまたは５．０Ｖを使用する低電力動作、１メガ×４の低電力 の拡張されたリフレッシュＤＲＡＭ用として設計される。これらのデバイスは超 低電流のデータ保持モードとしてＢＢＵリフレッシュサイクルをサポートする。 標準構成のＤＲＡＭリフレッシュモードも同様にサポートされる。

【０００４】 複数のＲＡＳ入力は独立したバンク選択を可能にすることによって電力を維持 する。×３２の構成においては、メモリーアレーは４バイト毎に分けて、２つの バンクに分割される。×１６の構成においては、４バンクまで２バイト毎に分け て、独立に選択される。１つのバンクは各ＲＡＳ選択によって動作し、その他は 待機モードのままで選択されず、消費電力は最小限となる。

【０００５】 本考案の検出ピンはそれぞれホストによって読まれ、本考案の構成、バンク数 、アクセス時間およびリフレッシュモードを決定する。これらの広範囲にわたる 本考案の検出機能によりシステムは改良された省電力性を利用できるようになる 。

【０００６】

【特徴】

長さ５ｃｍのバッファを含まないＩＣ ＤＲＡＭカード，ＪＥＤＥＣ標準８８ ピンのＩＣ ＤＲＡＭピン出力，極性のあるレセプタクルコネクタ，工業標準の ＤＲＡＭ機能およびタイミング，高性能のＣＭＯＳシリコンゲートプロセス，全 出力がＴＴＬコンパチブル，×１６または×３２に対する複数のＲＡＳ入力の選 択性，リフレッシュモード，ＲＡＳオンリー、ＣＡＳビフォーＲＡＳ（ＣＢＲ） 、ヒドンアンドバッテリバックアップ（ＢＢＵ），ファストページモードアクセ スサイクル，２．３Ｖバージョン，単一＋３．３Ｖ±５％電源，待機時３．２ｍ Ｗの低消費電力，動作時１．４Ｗ（標準値）、５．０Ｖバージョン，単一５．０ Ｖ±５％電源、待機時８ｍＷの低消費電力，動作時２．２Ｗ（標準値）。

【０００７】 ピン配置は千鳥状の２列であり、以下の通りに、第１列が４４ピンであり、次 いで第２列が４４ピンである。

【０００８】 ピン番号 信号名 ピン番号 信号名 １ Ｖ_ss ４５ Ｖ_ss ２ ＤＱ０ ４６ ＤＱ１６ ３ ＤＱ１ ４７ ＤＱ１７ ４ ＤＱ２ ４８ ＤＱ１８ ５ ＤＱ３ ４９ ＤＱ１９ ６ ＤＱ４ ５０ ＤＱ２０ ７ ＤＱ５ ５１ ＤＱ２１ ８ ＤＱ６ ５２ ＤＱ２２ ９ ＮＣ（Ｖ_cc ５．０ｖ） ５３ ＤＱ２３ １０ ＤＱ７ ５４ ＮＣ １１ Ｖ_cc（３．３ｖ） ５５ ＮＣ １２ ＮＣ ５６ Ｖ_ss １３ Ａ０ ５７ Ａ１ １４ Ａ２ ５８ Ａ３ １５ ＮＣ（Ｖ_cc ５．０ｖ） ５９ Ａ５ １６ Ａ４ ６０ Ａ７ １７ Ｖ_cc（３．３ｖ） ６１ Ａ９ １８ Ａ６ ６２ ＮＣ １９ Ａ８ ６３ Ｖ_ss ２０ ＮＣ ６４ ＮＣ ２１ ＮＣ ６５ ＮＣ ２２ ＲＡＳＯ ６６ ＣＡＳ２ ２３ ＣＡＳＯ ６７ Ｖ_ss ２４ ＣＡＳ１ ６８ ＣＡＳ３ ２５ Ｖ_cc（３．３ｖ） ６９ ＮＣ ２６ ＲＡＳ２ ７０ ＷＥ ２７ ＮＣ（Ｖ_cc ５．０ｖ） ７１ ＰＤ１（Ｖ_ss） ２８ ＰＤ２（ＮＣ） ７２ ＰＤ３（Ｖ_ss） ２９ ＰＤ４（Ｖ_ss） ７３ Ｖ_ss ３０ ＰＤ６（ＴＢＤ） ７４ ＰＤ₅ （ＮＣ） ３１ ＮＣ ７５ ＰＤ７（ＴＢＤ） ３２ ＮＣ ７６ ＰＤ８（ＮＣ） ３３ ＮＣ ７７ ＮＣ ３４ ＤＱ８ ７８ ＮＣ ３５ Ｖ_cc（３．３ｖ） ７９ ＮＣ ３６ ＤＱ９ ８０ ＤＱ２４ ３７ ＮＣ（Ｖ_cc ５．０ｖ） ８１ ＤＱ２５ ３８ ＤＱ１０ ８２ ＤＱ２６ ３９ ＤＱ１１ ８３ ＤＱ２７ ４０ ＤＱ１２ ８４ ＤＱ２８ ４１ ＤＱ１３ ８５ ＤＱ２９ ４２ ＤＱ１４ ８６ ＤＱ３０ ４３ ＤＱ１５ ８７ ＤＱ３１ ４４ Ｖ_ss ８８ Ｖ_ss

【図面の簡単な説明】

【図１】チップカードの等角図であり、一端における電
気コネクタおよび本体外郭を示す。

【図２】図１と別の方向からのチップカードの等角投影
の表面図であり、本体外郭を示す。

【図３】チップカードの平面図である。

【図４】チップカードの側面図である。

【図５】チップカードの断面図である。

【図６】チップカードの底面図である。

───────────────────────────────────────────────────── フロントページの続き (72)考案者 バン・ツカダ アメリカ合衆国、83709 アイダホ州、ボ イーズ、ワー・ボンネット 7568

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 外箱、外箱中の回路素子および外箱の一
   端のコネクタから構成され、コンピュータに装備される
   とコンピュータによりアドレス可能となり、そしてコン
   ピュータにデータを記憶し、さらにコネクタを有する外
   箱の一端から反対側の端部までの長さを減らした外箱で
   あり、フルハイトのメモリーカードが使用できる用途、
   またスペースが制限されるためフルハイトメモリーカー
   ドが使用できない用途において使用できることを特徴と
   するコンピュータ用のメモリーカード。
2. 【請求項２】 少なくとも１バイトである複数のビット
   でアドレス可能な回路素子であり、単一アドレスが複数
   ビットをそれぞれアドレスすることを特徴とする請求項
   １記載のメモリーカード。
3. 【請求項３】 外箱、外箱中の回路素子、少なくとも１
   バイトの複数ビットであり単一アドレスが複数ビットを
   それぞれアドレスするアドレス可能な回路素子および外
   箱の一端のコネクタから構成され、コンピュータに装備
   されるとコンピュータによりアドレス可能となり、そし
   てコンピュータにデータを記憶し、フルハイトのアレー
   アドレス可能なカードが使用できる用途、またスペース
   が制限されるためフルハイトのアレーアドレス可能なカ
   ードが使用できない用途において使用できることを特徴
   とするコンピュータ用のアレーアドレス可能なカード。