JPH0770170B2 - ディジタルオーディオ再生装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタルオーディオ再生装置に係り、特にオ
ーディオ性能の向上を図ったディジタルオーディオ再生
装置に関するものである。

（従来の技術） CDプレーヤにおいては、ディジタル系やサーボ系による
雑音を低減する目的で、ピックアップサーボ系やディジ
タル信号処理回路等の標本化、量子化されたディジタル
データを再生するディジタル再生部と、ディジタル・ア
ナログ変換器（D/A変換器）以降のオーディオ再生部と
を分離することが行なわれている。

このような装置の一例は、日本放送出版協会出版のエレ
クトロニクスライフ３月号（1987年）の第12頁から第19
頁に示されている。該装置は該文献に開示されているよ
うに、ディジタル再生部からオーディオ再生部へのデー
タの送受は標本化周波数ごとに同期信号を加え、バイフ
ェーズマーク信号に変調して一本のケーブルで伝送する
ことが行なわれている。

（発明が解決しようとする問題点） 上記従来技術においては、クロックの再生が受信データ
から行なわれるので、伝送中や、受信側のクロック再生
回路を構成するPLL回路によって、クロックジッタが発
生する。該クロックジッタが発生すると、ディジタル・
アナログ変換を行なう際の標本化点でジッタを持つこと
になり、時間軸方向の再生の忠実度が悪化するという問
題があった。また、これにより、特にオーディオ性能の
高域の歪が劣化するという問題があった。

本発明の目的は、上記した従来技術の問題点をなくし、
忠実なオーディオ信号を再生するディジタルオーディオ
再生装置を提供することにある。

（問題点を解決するための手段） 上記目的は、D/A変換器側（アナログ再生側）に設けら
れた基準クロックとなる発振器と、該発振器の出力をデ
ィジタル再生側に送り、該クロックでディジタル再生側
を動作させる手段とを設けることにより、達成される。

（作用） 発振器をアナログ再生側に設けることにより、データ伝
送中に発生するジッタは、D/A変換前のディジタル処理
で吸収することができ、D/A変換のタイミングは発振器
により生成することができ、時間軸方向の忠実再生が可
能となる。

（実施例） 以下に、本発明の一実施例を第１図を参照して説明す
る。第１図は、本実施例のCDプレーヤのブロック構成図
を示すもので、14はディジタル再生部（以下、CDプレー
ヤ部と呼ぶ）、15はアナログ再生部（以下、オーディオ
部と呼ぶ）を示す。該CDプレーヤ部14とオーディオ部15
とは、ケーブルで接続されている。

該CDプレーヤ部14において、ディスク１は、光学式ピッ
クアップ２により信号を取り出され、該信号はプリアン
プ３で増幅される。プリアンプ３で得られたピックアッ
プ２のトラック及びフォーカス方向の誤差信号は、ピッ
クアップサーボ回路４を介して、ピックアップ２に送ら
れ、該ピックアップ２の制御を行なう。また、プリアン
プ３で得られた信号成分は、信号処理回路５により、同
期信号の検出や、誤り訂正処理を行なわれ、16ビットの
データ5Dおよび標本化周波数のタイミング信号5CがD/A
変換器８及びシリアル出力回路12に加えられる。

D/A変換器８は、左右２チャンネルのデータをアナログ
信号に変換し、左右２チャンネルのアナログデータ8L,8
Rを出力端子T1,T2に出力するものである。また、シリア
ル出力回路12は、16ビットのデータに新なフレーム同期
信号を付加し、バイフェーズ・マーク信号に変調し、シ
リアルデータ12Bを出力する。該シリアルデータ12Bは出
力端子T3に印加される。

発振器９及びPLL回路10から発生されたクロックは、ス
イッチ11によって切換られ、信号処理回路５に加えられ
る。該クロックはCDプレーヤの基準クロックとして働
く。具体的には、モータサーボ回路６の基準クロックと
なりモータ７の回転数を制御すると共に、標本化周波数
のクロック5Cを決定する。

PLL回路10は、入力端子T5に加わるクロック周波数を発
振器９と同一の周波数とするためのフェズロックドルー
プ回路である。例えば、発振器９の出力が8.4672MHz
で、入力端子T5に加わるクロックが5.6448MHzとすれ
ば、該PLL回路は該入力端子T5の入力クロックを128分周
し、PLL回路10内の発振器の出力（8.4672MHz）を192分
周して位相比較することにより、PLL回路10出力には8.4
672MHzが得られる。

13は、スイッチ11をどちら側に選択するかを決定する選
択信号を発生するスイッチであり、該スイッチ13から発
生された選択信号11Cは入力端子T4に加えられる。スイ
ッチ11を発振器９側に選択することによって、CDプレー
ヤ部14は、正常に動作を行なう。

15はオーディオ部で、CDプレーヤ部14からケーブルを経
て送られてきたシリアルデータ信号12Bを入力端子T6に
加え、アナログ信号22L,22Rを得るものである。

16はビット同期回路で、入力端子T6を経て送られてきた
バイフェーズマーク信号からクロック再生を行ない、ビ
ット同期クロック16Cと取り込みデータ16Dを、復調回路
18とフレーム同期検出回路17に加える。

フレーム同期検出回路17は、標本化周波数ごとに加えら
れたシリアル信号中の同期信号パターンを検出し、検出
した同期パルス17Fを復調回路18に加える。復調回路18
は、ビット同期回路16からのビット同期クロック16C,デ
ータ16D,及びフレーム同期検出回路17からの同期パルス
17Fにより、バイフェーズマーク信号を復調し、復調し
た16ビットのデータ18Dと標本化周波数タイミング18Cを
出力する。

23は発振器で、前述のように例えば、標本化周波数44.1
KHzの128倍の周波数である5.6448MHzのクロックを出力
する。タイミング回路24は、発振器23のクロックを分周
し、標本化周波数タイミング信号を生成する。該標本化
周波数タイミング信号は、スイッチ21に加えられると共
に、データを一時記憶するバッファレジスタ19に、その
出力タイミング信号として供給される。

20,21はスイッチである。スイッチ20は、バッファレジ
スタ19の前後のデータを切換える作用をする。一方、ス
イッチ21はD/A変換器22に供給するタイミング信号を、
復調回路18から出力されるタイミング信号18Cとする
か、タイミング回路24の出力である標本化周波数タイミ
ング信号とするかを選択するものである。22はD/A変換
器であり、該D/A変換器22は、スイッチ20,21を介して印
加されるデータ及び標本化周波数タイミング信号によ
り、該データをアナログ信号に変換する。該D/A変換器2
2からのアナログ出力22L,22Rには出力端子T8とT9に印加
される。また、スイッチ25は、入力端子T10に信号25Cを
加えスイッチ20,21の制御を行なう。

次に、上記した構成を有する本実施例の動作を以下に説
明する。まず、第１図に示されている状態の時は、すな
わちスイッチ13,スイッチ25が開状態で、スイッチ11が
発振器９側、スイッチ20,21は復調回路18の出力側に選
択された状態の時の動作について説明する。

この状態は従来から行なわれている回路動作と同様の動
作を行なうもので、発振器９のクロック周波数Fx8.4672
MHzによって、信号処理回路５を動作させる。これによ
り、信号処理回路５は、このFxの192分周の44.1KHzのク
ロック5Cを出力しD/A変換器８を動作させる。また、該
クロック周波数Fxは、モータサーボ回路６の基準クロッ
クとして動作し、モータ７を制御することによって、ピ
ックアップ２から伝送レート4.3218Mbpsのデータを再生
する。

さらに、該クロック周波数Fxは、信号処理回路５によっ
て2/3分周され、5.6448MHzのクロック5Bがシリアル出力
回路12に出力される。シリアル出力回路12は、このクロ
ック5Bでデータ5Dをバイフェーズマーク信号に変調する
動作を行なう。シリアル出力回路12の出力データは、伝
送レートとして、クロック5Bの半分の値を持ち、2.8224
Mbpsである。この値は信号処理回路５から出力されるL.
R2チャンネルのデータ5Dの伝送量44.1KHz×２のチャン
ネル×16ビット＝1.4112Mbpsの２倍に相当し、データ以
外の1.4112Mbpsは、サンプルごとの区切を示すフレーム
同期信号、サブコードやカテゴリなどを示すコードを伝
送する目的で使用される。

したがって、CDプレーヤ部14は、発振器９のクロック周
波数Fxを基本周波数として動作し、シリアル出力回路12
の伝送レートも、この発振器９が決定している。

オーディオ部15では、シリアル出力回路12からの信号12
Bを受け、ビット同期回路16により、伝送されたデータ
に同期したクロック16Cを再生する。このクロック周波
数は、伝送レート2.822Mbpsの２倍で、5.6448MHzであ
る。ビット同期回路16から出力されたシリアルデータ16
Dとクロック16Cは、フレーム同期検出回路17で同期パタ
ーンを検出される。これにより、該フレーム同期検出回
路17から１標本化周波数単位の同期パルス17Fが出力さ
れる。

復調回路18は、バイフェーズマーク信号を復調し、16ビ
ットのデータ18Dと、標本化周波数タイミング信号18Cと
を出力する。該データ18Dと信号18CはD/A変換器22でア
ナログ信号22L,22Rに変換され、出力端子T8およびT9に
出力される。したがって、D/A変換されるタイミング
は、ビット同期回路16で再生されたクロック16Cにもと
づいて動作する。

上記の説明から明らかなように、前記スイッチ13,25が
開状態のときには、このシステムを決定するクロックは
発振器９であり、これによりビット同期回路16が追従
し、D/A変換器22によるD/A変換タイミングが決定され
る。

次に、スイッチ13,スイッチ25のそれぞれを閉状態にし
た時の動作を説明する。この時、スイッチ11はPLL回路1
0側、スイッチ20,21はそれぞれバッファレジスタ19、タ
イミング回路24を選択する。この状態での基準発振器
は、発振器23であり、該発振器23の出力であるクロック
出力23Cは出力端子T7,入力端子T5を経てPLL回路10に伝
達される。該PLL回路10は、該クロック出力23CをCDプレ
ーヤ部14の基準クロック周波数に変換して信号処理回路
５に加える。ゆえに、シリアル出力回路12から出力され
るデータ12Bの伝送レートは、発振器23と同期の取れた
ものとなる。このデータ12Bは出力端子T3,入力端子T6を
経てビット同期回路16に加えられる。

復調回路18で復調されたデータ18Dは、バッファレジス
タ19に書き込まれ、タイミング回路24によって発振器23
から生成された、標本化周波数タイミングで読み出され
る。該バッファレジスタ19から読み出されたデータはD/
A変換器22に入力し、D/A変換器22は発振器23のタイミン
グにより該データをアナログ信号に変換する。したがっ
て、本実施例によれば、データ伝送中で発生するクロッ
クジッタの影響をなくすことができ、忠実なオーディオ
信号を再生することができる。

第２図は本発明の他の実施例を示し、第１実施例におけ
るバッファレジスタ19を用いない回路構成とした点で特
徴がある。第２図の第１図と同じ符号は、第１図のもの
と同一又は同等物を示す。

出力端子T7には、発振器23の出力を分周して得た標本化
周波数タイミング信号24Cが出力される。該信号24Cは入
力信号T5を経てPLL回路10に入力される。

PLL回路10は、信号処理回路５で生成する標本化周波数
のタイミング信号5Cと、オーディオ部15から送られて来
た前記標本化周波数タイミング信号24Cとを位相比較
し、VCOを制御するようにした、PLL回路である。他の構
成は、第１図の構成とほぼ同じである。

次に、この実施例の動作を説明する。スイッチ13と25が
閉の時には、PLL回路10の出力クロックは、信号処理回
路５に送られる。該信号処理回路５は、標本化周波数タ
イミング信号5Cを生成し、該信号5CはPLL回路10に帰還
される。したがって、該信号5Cは、PLL回路10で、入力
端子T5に印加される信号24Cの位相と同期がかかる。

よって、シリアル出力回路12の出力位相が定まり、復調
回路18の出力データタイミングも確定する。

D/A変換器22は、該復調回路18の出力データ18Dを、発振
器23のタイミングにより、アナログ信号に変換する。こ
の結果、データ伝送中で発生するクロックジッタの影響
を受けることなく、忠実なオーディオ信号を再生するこ
とができる。

なお、スイッチ13,25が開の時の動作は、前記第１実施
例と同じであるので、説明を省略する。

第３図は、第１図，第２図のスイッチ11を自動制御でき
るように構成した一具体例を示す。図において、30は入
力端子T5のレベルを検出するレベル検出器であり、他の
符号は第１図の符号と同一機能を有し、スイッチ11以外
の構成については省略した。

第１図、第２図の構成では、スイッチ11を自由に制御で
きる反面、入力端子T5にクロック入力がなされていない
と、PLL回路10が自走した不安定なクロックでプレーヤ
部14を動作してしまうことになる。

本具体例はこの問題を解決したものであり、レベル検出
器30により、入力端子T5に信号が加わったかどうかを判
断し、スイッチ11を制御するようにしたものである。本
具体例では、入力端子T5に信号が加わらないかぎり、ス
イッチ11がPLL回路10に接続されることはない。したが
って、CDプレーヤ部14が不安定なクロックで動作するの
を防止することができる。

第４図は、第２図のスイッチ11を自動制御する他の具体
例である。図において、31はPLL回路10の出力クロック
により入力端子T5に加わる信号のエッジを検出するエッ
ジ検出回路、32は該エッジ検出回路31によりクリアさ
れ、PLL回路10のクロックをカウントするカウンタ、36
はカウント値をラッチするラッチ回路、33はＢ入力の数
値Ｍに対し、Ａ入力のラッチ36の値との大小関係を比較
する比較回路である。また、34は比較回路33で、Ａ≠Ｂ
であることをデコードするオア回路、35は該オア回路34
によりトリガされる単安定マルチバイブレータである。

動作としては、入力端子T5に加えられる標本化周波数の
タイミングクロックのエッジはエッジ検出回路31で検出
され、そのエッジから次のエッジまでのカウント値がカ
ウンタ32でカウントされ、ラッチ回路36に保持される。
このため、入力端子T5に入力があり、PLL回路10が正常
にロックしていれば、ラッチ36の値はＭとなる。

一方、ロックしていなければ、Ｍ以外の数値がラッチ36
にロードされる。したがって、比較回路33およびオア回
路34では、ロックされていない時にＨパルスが出力され
る。これにより単安定マルチバイブレータ35で、ラッチ
36の値が変動するものに対しヒステリシスを持たせ、ス
イッチ11の制御を行なう。

本具体例によれば、入力端子T5に誤った信号入力を加え
ても、スイッチ11は誤動作しない効果がある。

第５図は、オーディオ部15をクロック選択スイッチ25に
よって発生する誤動作を防止するようにしたスイッチ制
御回路の一具体例を示すブロック図である。

第２図の実施例では、スイッチ25により、強制的に、D/
A変換用のクロックを発振器23から供給することができ
る為、CDプレーヤ部14が自分自身のクロック発振器９で
動作している時には、発振器9,23相互の周波数差によ
り、データのあふれや不足が生じる。

第５図は、これを防止するために提案されたスイッチ制
御回路である。図中の50がその防止回路部を示す。エッ
ジ検出回路40,カウンタ41およびラッチ回路41Lは、復調
回路18の出力の標本化周波数タイミングクロックのエッ
ジからエッジまでの時間を発振器23の出力を用いてカウ
ントするために設けられている。いま、CDプレーヤ部14
が発振器23で動作しているとすると、発振器23と復調回
路18は同期がとれていることから、一定の数値Ｍがラッ
チ41Lにロードされる。

一方、CDプレーヤ部が自分自身の発振器９で動作してい
る時は、Ｍ以外の数値がロードされる。このため、比較
器42でＭの値と比較し、その出力をオア回路43でデコー
ドすることによってCDプレーヤ部が発振器23で動作して
いる時“L"、発振器９で動作している時“H"レベルとな
る。これを単安定マルチバイブレータ44によってヒステ
リシスをもたせ、スイッチ25の制御信号25Cとオア回路4
5で論理和をとる。

これにより、スイッチ25をONさせ、発振器23のタイミン
グでD/A変換器22を動作させようとしても、CDプレーヤ
部14が発振器23で動作していないかぎり、スイッチ21を
制御することができない。

したがって、CDプレーヤ部14とオーディオ部15は、切換
スイッチの誤操作により、誤動作することがない。ま
た、オア回路45の出力は、ドライバ47及び発光素子48に
より、クロック切換状態を表示しているから、スイッチ
25をONしたにもかかわらず、クロックが切換えられない
状態を把握することができる。この結果、利用者にとま
どいを与えなくて済むという効果がある。

なお、前記第1,第２実施例においては、従来装置との互
換性を図るために、スイッチ11,20,21を設けて切換える
ようにしたが、本発明はこれに限定されず、信号処理回
路５とPLL回路10、D/A変換回路22とタイミング回路23と
を固定的に接続してもよいことは勿論である。

（発明の効果） 本発明によれば、オーディオ部に基準となる発振源を設
け、該発振源から出力される信号を基準周波数としてD/
A変換するようにしたので、時間軸上のジッタを無くす
ことができるという効果がある。また、オーディオ部が
CDプレーヤ部から独立していることからディジタル信号
処理やサーボ回路といった外乱を無くすことができ、忠
実なオーディオ信号を再生することができる、特にオー
ディオ性能の高域の歪みの劣化を防止することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すCDプレーヤのブロック
構成図、第２図は本発明の他の実施例を示すCDプレーヤ
のブロック構成図、第３図および第４図は本発明のCDプ
レーヤ部の切換手段の具体例を示すブロック構成図、第
５図は本発明のオーディオ部の切換手段の具体例を示す
ブロック構成図である。 ５……信号処理回路、８……D/A変換器、10……PLL回
路、12……シリアル出力回路、18……復調回路、22……
D/A変換器、23……発振器、24……タイミング回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】記録媒体に記録された信号を再生しディジ
   タル信号を得る再生手段と、該再生手段の出力を一本の
   シリアルなディジタルデータ列に変換する変換手段と、
   該再生手段と該変換手段の基準クロックを発生する第１
   のクロック発生手段とからなるディジタル再生部と、 前記変換手段の出力データを受信し該データに同期した
   クロックを再生するクロック再生手段と、受信データを
   復調する復調手段と、該復調手段の出力データをアナロ
   グ信号に変換するディジタル・アナログ変換手段と、前
   記第１のクロック発生手段および前記ディジタル・アナ
   ログ変換手段の基準クロックを発生する第２のクロック
   発生手段とからなるアナログ再生部とを有するディジタ
   ルオーディオ再生装置であって、 前記第２のクロック発生手段が出力するクロックを、前
   記ディジタル再生部の第１のクロック発生手段に伝送す
   る伝送手段を設け、 前記第１のクロック発生手段は前記第２のクロック発生
   手段が出力するクロックと位相の合ったクロックを出力
   するようにしたことを特徴とするディジタルオーディオ
   再生装置。
2. 【請求項２】前記ディジタル再生部は、前記再生手段と
   変換手段の基準クロックを発生する第３のクロック発生
   手段と、前記第１の発生手段と第３のクロック発生手段
   の選択手段とを有し、一方前記アナログ再生部は前記復
   調手段され出力されるタイミング信号と前記第２のクロ
   ック発生手段が出力するクロックを分周した信号の選択
   手段とを具備したことを特徴とする前記特許請求の範囲
   第１項記載のディジタルオーディオ再生装置。
3. 【請求項３】前記第１のクロック発生手段が、前記第２
   のクロック発生手段から発生されたクロックを入力とす
   るPLL回路から構成されていることを特徴とする前記特
   許請求の範囲第１項又は第２項記載のディジタルオーデ
   ィオ再生装置。
4. 【請求項４】前記復調手段の出力データを一旦バッファ
   レジスタに格納し、前記第２のクロック発生手段が出力
   するクロックを分周した信号により該出力データを読み
   出すようにしたことを特徴とする前記特許請求の範囲第
   １項記載のディジタルオーディオ再生装置。