JPH0770239B2 - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
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- JPH0770239B2 JPH0770239B2 JP61037333A JP3733386A JPH0770239B2 JP H0770239 B2 JPH0770239 B2 JP H0770239B2 JP 61037333 A JP61037333 A JP 61037333A JP 3733386 A JP3733386 A JP 3733386A JP H0770239 B2 JPH0770239 B2 JP H0770239B2
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- Japan
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- circuit
- sample
- output
- hold
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Amplifiers (AREA)
- Electronic Switches (AREA)
- Picture Signal Circuits (AREA)
- Networks Using Active Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Processing Of Color Television Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCCD（電荷結合デバイス）等の遅延素子の出力
回路等に使用されるサンプルホールド回路に関する。
回路等に使用されるサンプルホールド回路に関する。
本発明は、FETを用いたサンプルホールド回路におい
て、入力側と出力側の少なくとも一方にDCレベルが一定
で利得が略１となる増幅回路を接続することにより、回
路設計の便宜等を図ったものである。
て、入力側と出力側の少なくとも一方にDCレベルが一定
で利得が略１となる増幅回路を接続することにより、回
路設計の便宜等を図ったものである。
一般に、CCD（電荷結合デバイス）等の遅延素子の出旅
回路等には、サンプルホールド回路が不可欠である。
回路等には、サンプルホールド回路が不可欠である。
このサンプルホールド回路は、スイッチングトランジス
タと容量からなるサンプルホールド部を有しており、従
来、例えば第６図に示すようなインバータ回路を入力側
および出力側に接続したものや、第７図に示すようなソ
ース・ホロワに接続されるものが知られている。
タと容量からなるサンプルホールド部を有しており、従
来、例えば第６図に示すようなインバータ回路を入力側
および出力側に接続したものや、第７図に示すようなソ
ース・ホロワに接続されるものが知られている。
ここで、従来のサンプルホールド回路について簡単に説
明すると、第６図に示す例は、スイッチングトランジス
タ61とホールドキャパシタ62とからなるサンプルホール
ド部を有し、MOSトタンジスタ63、64及びMOSトランジス
タ65、66からなるそれぞれインバータ回路を入出力段に
配している。また、第７図に示す例は、スイッチングト
ランジスタ71とホールドキャパシタ72とからなるサンプ
ルホールド部を有し、このサンプルホールド部の入力側
に２つのNMOSトランジスタ73、74からなるトランジスタ
対を配し、出力側に２つのNMOSトランジスタ75、76から
なるトランジスタ対を配しており、これらの２つのトラ
ンジスタ対はそれぞれソース・ホロワに接続されてい
る。
明すると、第６図に示す例は、スイッチングトランジス
タ61とホールドキャパシタ62とからなるサンプルホール
ド部を有し、MOSトタンジスタ63、64及びMOSトランジス
タ65、66からなるそれぞれインバータ回路を入出力段に
配している。また、第７図に示す例は、スイッチングト
ランジスタ71とホールドキャパシタ72とからなるサンプ
ルホールド部を有し、このサンプルホールド部の入力側
に２つのNMOSトランジスタ73、74からなるトランジスタ
対を配し、出力側に２つのNMOSトランジスタ75、76から
なるトランジスタ対を配しており、これらの２つのトラ
ンジスタ対はそれぞれソース・ホロワに接続されてい
る。
しかし、上述のインバータ回路を接続したサンプルホー
ルド回路や、上述のソース・ホロワに接続されるトラン
ジスタ対を有するサンプルホールド回路は、DCレベルの
ずれがあり、電源電圧レベルや接地レベルに対しての信
号レベルがシフトする。すなわち、例えば第６図に示す
例では、まずトランジスタ64からスイッチングトランジ
スタ61の間でDCレベルがシフトし、さらにこのスイッチ
ングトランジスタ61とトランジスタ65の間でもDCレベル
がシフトする。そして、利得の変動も生ずるおそれがあ
る。また、例えば第７図に示す例では、MOSトランジス
タ73とMOSトランジスタ75でそれぞれDCレベルがシフト
し、さらに各トランジスタ対での利得がそれぞれ0.9程
度であり、結局利得は0.81程度に抑えられることにな
る。
ルド回路や、上述のソース・ホロワに接続されるトラン
ジスタ対を有するサンプルホールド回路は、DCレベルの
ずれがあり、電源電圧レベルや接地レベルに対しての信
号レベルがシフトする。すなわち、例えば第６図に示す
例では、まずトランジスタ64からスイッチングトランジ
スタ61の間でDCレベルがシフトし、さらにこのスイッチ
ングトランジスタ61とトランジスタ65の間でもDCレベル
がシフトする。そして、利得の変動も生ずるおそれがあ
る。また、例えば第７図に示す例では、MOSトランジス
タ73とMOSトランジスタ75でそれぞれDCレベルがシフト
し、さらに各トランジスタ対での利得がそれぞれ0.9程
度であり、結局利得は0.81程度に抑えられることにな
る。
以上のようなことから回路設計上その計算が複雑化し、
また、このような回路構成では、ダイナミックレンジや
動作マージンが小さくなる等の不利な点がある。そし
て、特に最近の電源電圧の低電圧化の傾向にあっては、
電圧動作範囲が狭小化するため、DCレベルの変動が大き
い場合には、確実な動作を担持し得ない。
また、このような回路構成では、ダイナミックレンジや
動作マージンが小さくなる等の不利な点がある。そし
て、特に最近の電源電圧の低電圧化の傾向にあっては、
電圧動作範囲が狭小化するため、DCレベルの変動が大き
い場合には、確実な動作を担持し得ない。
そこで、本発明は上述の問題点に鑑み、回路設計を容易
なものとし、且つ低電圧下において十分に動作するサン
プルホールド回路の提供を目的とする。
なものとし、且つ低電圧下において十分に動作するサン
プルホールド回路の提供を目的とする。
スイッチングトランジスタと容量からなるサンプルホー
ルド部と、前記サンプルホールド部の入力側に接続され
る第１増幅回路と、前記サンプルホールド部の出力側に
接続される第２増幅回路とを有し、前記第１増幅回路お
よび第２増幅回路のそれぞれはアナログ入力信号と負帰
還されたフィードバック信号の差を増幅する演算増幅器
と、前記演算増幅器の出力が供給されるバッファ回路と
から構成され、前記バッファ回路の出力からフィードバ
ック信号が取り出されて前記演算増幅器に負帰還されて
その利得が略１とされると共に、前記第１増幅回路、サ
ンプルホールド部、および第２増幅回路が遅延出力素子
の出力回路に複数段接続されたことを特徴とすることに
より上述の問題点を解決する。
ルド部と、前記サンプルホールド部の入力側に接続され
る第１増幅回路と、前記サンプルホールド部の出力側に
接続される第２増幅回路とを有し、前記第１増幅回路お
よび第２増幅回路のそれぞれはアナログ入力信号と負帰
還されたフィードバック信号の差を増幅する演算増幅器
と、前記演算増幅器の出力が供給されるバッファ回路と
から構成され、前記バッファ回路の出力からフィードバ
ック信号が取り出されて前記演算増幅器に負帰還されて
その利得が略１とされると共に、前記第１増幅回路、サ
ンプルホールド部、および第２増幅回路が遅延出力素子
の出力回路に複数段接続されたことを特徴とすることに
より上述の問題点を解決する。
本発明は、サンプルホールド部の入力側および出力側
に、演算増幅器とバッファ回路とから成りバッファ回路
からの出力が演算増幅器に負帰還されて利得が略１とさ
れた第１および第２の増幅回路がそれぞれ接続されてい
る。このためDCレベルの変動を抑えることができ、回路
の設計は容易なものとなる。また、特に低電圧の場合に
有効である。
に、演算増幅器とバッファ回路とから成りバッファ回路
からの出力が演算増幅器に負帰還されて利得が略１とさ
れた第１および第２の増幅回路がそれぞれ接続されてい
る。このためDCレベルの変動を抑えることができ、回路
の設計は容易なものとなる。また、特に低電圧の場合に
有効である。
本発明の好適な実施例を図面を参照しながら説明する。
本発明の実施例は、CCD（電荷結合素子）の出力回路に
おいて用いられる例であり、DCレベルが一定で利得が略
１となる増幅回路としてバートン回路を使用している。
おいて用いられる例であり、DCレベルが一定で利得が略
１となる増幅回路としてバートン回路を使用している。
まず、第１図に本実施例の基本的な構成を示す。第１図
に示すように、サンプルホールド部としてスイッチング
トランジスタ11とホールドキャパシタ12が接続されてい
る。このスイッチングトランジスタ11のゲートには、サ
ンプリングのタイミングを制御するサンプリングパルス
が供給される。また、上記ホールドキャパシタ12の上記
スイッチングトランジスタ11と接続しない側は接地され
ている。
に示すように、サンプルホールド部としてスイッチング
トランジスタ11とホールドキャパシタ12が接続されてい
る。このスイッチングトランジスタ11のゲートには、サ
ンプリングのタイミングを制御するサンプリングパルス
が供給される。また、上記ホールドキャパシタ12の上記
スイッチングトランジスタ11と接続しない側は接地され
ている。
このようなサンプルホールド部の入力側および出力側に
は、それぞれバートン回路13、14が接続されている。こ
のバートン回路13、14は、それぞれ負帰還されてなる演
算増幅器15、16とその出力側に接続されてなるバッファ
回路17、18とによって構成されている。
は、それぞれバートン回路13、14が接続されている。こ
のバートン回路13、14は、それぞれ負帰還されてなる演
算増幅器15、16とその出力側に接続されてなるバッファ
回路17、18とによって構成されている。
ここで上記サンプルホールド部の入力側に接続するバー
トン回路13について説明すると、上記演算増幅器15は、
例えばCCD等から伝送されたアナログの入力信号と負帰
還されたフィードバック信号との差を増幅し、ボルテー
ジホロワに接続されるためDCレベルのシフトなく且つそ
の利得が略１とされる。また、高入力低出力インピーダ
ンスであるため、回路間の相互の影響を除くことができ
る。この演算増幅器15には、さらにバッファ回路17が接
続する。このようにすることで更に入力インピーダンス
を上げ、出力インピーダンスを下げることができる。こ
のバッファ回路17の出力側からは、出力信号が取り出さ
れると共に上記フィードバック信号が取り出され上記演
算増幅器15に負帰還される。なお、上記サンプルホール
ド部の出力側に接続するバートン回路14についても同様
であり、DCレベルのシフトなく且つその利得が略１に出
力信号を取り出すことができる。
トン回路13について説明すると、上記演算増幅器15は、
例えばCCD等から伝送されたアナログの入力信号と負帰
還されたフィードバック信号との差を増幅し、ボルテー
ジホロワに接続されるためDCレベルのシフトなく且つそ
の利得が略１とされる。また、高入力低出力インピーダ
ンスであるため、回路間の相互の影響を除くことができ
る。この演算増幅器15には、さらにバッファ回路17が接
続する。このようにすることで更に入力インピーダンス
を上げ、出力インピーダンスを下げることができる。こ
のバッファ回路17の出力側からは、出力信号が取り出さ
れると共に上記フィードバック信号が取り出され上記演
算増幅器15に負帰還される。なお、上記サンプルホール
ド部の出力側に接続するバートン回路14についても同様
であり、DCレベルのシフトなく且つその利得が略１に出
力信号を取り出すことができる。
このような回路構成を有する本実施例のサンプルホール
ド回路に第２図に示すようなアナログの信号Ａを入力し
た時には、その出力は第３図に示すステップ状の出力信
号Ｂとなる。尚、第３図中信号Ｃはスイッチングトラン
ジスタ11のゲートに供給されるサンプリングパルスであ
る。
ド回路に第２図に示すようなアナログの信号Ａを入力し
た時には、その出力は第３図に示すステップ状の出力信
号Ｂとなる。尚、第３図中信号Ｃはスイッチングトラン
ジスタ11のゲートに供給されるサンプリングパルスであ
る。
ここで、上述の構成を有するバートン回路13、14の具体
例について、第４図および第５図を参照しながら説明す
る。先ず、第４図はNMOSトランジスタを用いた例であ
り、上記演算増幅器15、16は、ソース共通接続されたト
ランジスタ対であるNMOSトランジスタ41、42と、定電流
源43と、能動負荷44、45により構成され、上記バッファ
回路17、18はNMOSトランジスタ46、47により構成され
る。入力信号は上記NMOSトランジスタ41のゲートに供給
され、また、負帰還されるフィードバック信号は上記NM
OSトランジスタ42のゲートに供給される。端子48a、48
b、48cには、それぞれ定電圧が供給される。演算増幅器
の出力は、配線49を介して上記バッファ回路を構成する
NMOSトランジスタ46のゲートに供給され、バートン回路
の出力信号は、上記直列接続されるNMOSトランジスタ4
6、47の中点より上記演算増幅器への上記フィードバッ
ク信号と共に導出される。
例について、第４図および第５図を参照しながら説明す
る。先ず、第４図はNMOSトランジスタを用いた例であ
り、上記演算増幅器15、16は、ソース共通接続されたト
ランジスタ対であるNMOSトランジスタ41、42と、定電流
源43と、能動負荷44、45により構成され、上記バッファ
回路17、18はNMOSトランジスタ46、47により構成され
る。入力信号は上記NMOSトランジスタ41のゲートに供給
され、また、負帰還されるフィードバック信号は上記NM
OSトランジスタ42のゲートに供給される。端子48a、48
b、48cには、それぞれ定電圧が供給される。演算増幅器
の出力は、配線49を介して上記バッファ回路を構成する
NMOSトランジスタ46のゲートに供給され、バートン回路
の出力信号は、上記直列接続されるNMOSトランジスタ4
6、47の中点より上記演算増幅器への上記フィードバッ
ク信号と共に導出される。
また、第５図に示す例は、PMOSトランジスタを用いた例
であり、上記演算増幅器15、16は、ソース共通接続され
たトランジスタ対であるPMOSトランジスタ51、52と、定
電流源53と、能動負荷54、55により構成され、上記バッ
ファ回路17、18はPMOSトランジスタ56、57により構成さ
れる。入力信号は上記PMOSトランジスタ51のゲートに供
給され、また、負帰還されるフィードバック信号は上記
PMOSトランジスタ52のゲートに供給される。端子58a、5
8b、58c、58dには、それぞれ定電圧が供給される。演算
増幅器の出力は、配線59を介して上記バッファ回路を構
成するPMOSトラジスタ56のゲートに供給され、バートン
回路の出力信号は、上記直列接続されるPMOSトランジス
タ56、57の中点より上記演算増幅器への上記フィードバ
ック信号と共に導出される。
であり、上記演算増幅器15、16は、ソース共通接続され
たトランジスタ対であるPMOSトランジスタ51、52と、定
電流源53と、能動負荷54、55により構成され、上記バッ
ファ回路17、18はPMOSトランジスタ56、57により構成さ
れる。入力信号は上記PMOSトランジスタ51のゲートに供
給され、また、負帰還されるフィードバック信号は上記
PMOSトランジスタ52のゲートに供給される。端子58a、5
8b、58c、58dには、それぞれ定電圧が供給される。演算
増幅器の出力は、配線59を介して上記バッファ回路を構
成するPMOSトラジスタ56のゲートに供給され、バートン
回路の出力信号は、上記直列接続されるPMOSトランジス
タ56、57の中点より上記演算増幅器への上記フィードバ
ック信号と共に導出される。
このような構成によって、サンプルホールド動作の際に
は、DCレベルの変動がなく、信号のダイナミック・レン
ジや回路のマージンを広くとることができ、大変有効な
ものとなり得る。また、サンプルホールド部を多段に接
続するような場合でも問題なくサンプルホールド動作さ
せることが可能となる。また、DCレベル一定から、プロ
セス上のばらつきも吸収して、有効に機能することがで
きる。
は、DCレベルの変動がなく、信号のダイナミック・レン
ジや回路のマージンを広くとることができ、大変有効な
ものとなり得る。また、サンプルホールド部を多段に接
続するような場合でも問題なくサンプルホールド動作さ
せることが可能となる。また、DCレベル一定から、プロ
セス上のばらつきも吸収して、有効に機能することがで
きる。
本発明のサンプルホールド回路を用いることによって、
DCレベルの変動ないため、回路の設計が容易なものとな
る。また、信号のダイナミック・レンジや回路のマージ
ンを広くとることができ、特に低電圧等の場合にように
動作範囲が狭い場合にあっても、十分に動作させること
が可能となる。また、多段にサンプルホールド回路を接
続することによっても、DCレベルのシフトが抑制されて
いるため、十分に機能することが可能となる。また、DC
レベル一定から、プロセス上のばらつきも吸収して、有
効に機能することができる。
DCレベルの変動ないため、回路の設計が容易なものとな
る。また、信号のダイナミック・レンジや回路のマージ
ンを広くとることができ、特に低電圧等の場合にように
動作範囲が狭い場合にあっても、十分に動作させること
が可能となる。また、多段にサンプルホールド回路を接
続することによっても、DCレベルのシフトが抑制されて
いるため、十分に機能することが可能となる。また、DC
レベル一定から、プロセス上のばらつきも吸収して、有
効に機能することができる。
第１図は本発明のサンプルホールド回路の一例を示す回
路図、第２図は入力信号の一例を示す波形図、第３図は
出力信号の一例を示す波形図、第４図は本発明のサンプ
ルホールド回路にかかるバートン回路の一例を示す回路
図、第５図は本発明のサンプルホールド回路にかかるバ
ートン回路の他の一例を示す回路図、第６図は従来のサ
ンプルホールド回路の回路図、第７図は他の従来のサン
プルホールド回路の回路図である。 11……スイッチングトランジスタ 12……ホールドキャパシタ 13、14……バートン回路 15、16……演算増幅器 17、18……バッファ回路
路図、第２図は入力信号の一例を示す波形図、第３図は
出力信号の一例を示す波形図、第４図は本発明のサンプ
ルホールド回路にかかるバートン回路の一例を示す回路
図、第５図は本発明のサンプルホールド回路にかかるバ
ートン回路の他の一例を示す回路図、第６図は従来のサ
ンプルホールド回路の回路図、第７図は他の従来のサン
プルホールド回路の回路図である。 11……スイッチングトランジスタ 12……ホールドキャパシタ 13、14……バートン回路 15、16……演算増幅器 17、18……バッファ回路
Claims (1)
- 【請求項１】スイッチングトランジスタと容量からなる
サンプルホールド部と、 前記サンプルホールド部の入力側に接続される第１増幅
回路と、 前記サンプルホールド部の出力側に接続される第２増幅
回路とを有し、 前記第１増幅回路および第２増幅回路のそれぞれはアナ
ログ入力信号と負帰還されたフィードバック信号の差を
増幅する演算増幅器と、前記演算増幅器の出力が供給さ
れるバッファ回路とから構成され、前記バッファ回路の
出力からフィードバック信号が取り出されて前記演算増
幅器に負帰還されてその利得が略１とされると共に、 前記第１増幅回路、サンプルホールド部、および第２増
幅回路が遅延出力素子の出力回路に複数段接続されたこ
とを特徴とするサンプルホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037333A JPH0770239B2 (ja) | 1986-02-24 | 1986-02-24 | サンプルホ−ルド回路 |
| KR870001407A KR880010425A (ko) | 1986-02-24 | 1987-02-20 | 셈플홀드회로 |
| EP87102616A EP0240682A3 (en) | 1986-02-24 | 1987-02-24 | Sample holding circuit |
| US07/145,292 US4990862A (en) | 1986-02-24 | 1988-01-19 | Output stage for solid-state image pick-up device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037333A JPH0770239B2 (ja) | 1986-02-24 | 1986-02-24 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62195798A JPS62195798A (ja) | 1987-08-28 |
| JPH0770239B2 true JPH0770239B2 (ja) | 1995-07-31 |
Family
ID=12494700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037333A Expired - Lifetime JPH0770239B2 (ja) | 1986-02-24 | 1986-02-24 | サンプルホ−ルド回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0240682A3 (ja) |
| JP (1) | JPH0770239B2 (ja) |
| KR (1) | KR880010425A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237697A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | 液晶駆動回路 |
| US5162670A (en) * | 1990-01-26 | 1992-11-10 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| GB9218987D0 (en) * | 1992-09-08 | 1992-10-21 | Fujitsu Ltd | Voltage storage circuits |
| JP3097365B2 (ja) * | 1992-11-25 | 2000-10-10 | 株式会社鷹山 | ホールド回路 |
| JP3601052B2 (ja) * | 1999-03-11 | 2004-12-15 | 日本電気株式会社 | 固体撮像装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558656A (en) * | 1978-07-04 | 1980-01-22 | Nec Corp | Sample hold circuit |
| JPS58177596A (ja) * | 1982-04-13 | 1983-10-18 | Sony Corp | 固体デジタルメモリの信号出力回路 |
| CA1207036A (en) * | 1982-09-29 | 1986-07-02 | Hans P. Lie | Switched capacitor feedback sample-and-hold circuit |
| US4542304A (en) * | 1982-12-20 | 1985-09-17 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
| US4570080A (en) * | 1983-10-11 | 1986-02-11 | At&T Bell Laboratories | Corrected sample-and-hold circuit |
-
1986
- 1986-02-24 JP JP61037333A patent/JPH0770239B2/ja not_active Expired - Lifetime
-
1987
- 1987-02-20 KR KR870001407A patent/KR880010425A/ko not_active Ceased
- 1987-02-24 EP EP87102616A patent/EP0240682A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0240682A3 (en) | 1990-03-28 |
| JPS62195798A (ja) | 1987-08-28 |
| EP0240682A2 (en) | 1987-10-14 |
| KR880010425A (ko) | 1988-10-08 |
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