JPH077042A - 熱整合されたｉｃチップ装置および製造方法 - Google Patents
熱整合されたｉｃチップ装置および製造方法Info
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- JPH077042A JPH077042A JP5308362A JP30836293A JPH077042A JP H077042 A JPH077042 A JP H077042A JP 5308362 A JP5308362 A JP 5308362A JP 30836293 A JP30836293 A JP 30836293A JP H077042 A JPH077042 A JP H077042A
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Abstract
(57)【要約】
【目的】 本発明は、互いに異なる熱膨脹係数を有する
ＩＣチップとプリント配線板とを確実にフリップチップ
接着させることのできるＩＣチップ装置およびその製造
方法を提供すること目的とする。 【構成】 ＩＣチップ用の接続配線を有しているプリン
ト配線板26と、厚いチップ基板20によって支持されてい
る半導体薄層ＩＣチップ14とを具備し、フリップチップ
取付けされるときに予め定められた温度の範囲内で不所
望なレベルの応力を生成しないようにプリント配線板26
と熱膨脹係数が大きく相違する半導体薄層14がチップ基
板26の熱膨脹係数と見掛け上ほぼ同じになるようにチッ
プ基板20よりも十分に薄くされていることを特徴とす
る。
ＩＣチップとプリント配線板とを確実にフリップチップ
接着させることのできるＩＣチップ装置およびその製造
方法を提供すること目的とする。 【構成】 ＩＣチップ用の接続配線を有しているプリン
ト配線板26と、厚いチップ基板20によって支持されてい
る半導体薄層ＩＣチップ14とを具備し、フリップチップ
取付けされるときに予め定められた温度の範囲内で不所
望なレベルの応力を生成しないようにプリント配線板26
と熱膨脹係数が大きく相違する半導体薄層14がチップ基
板26の熱膨脹係数と見掛け上ほぼ同じになるようにチッ
プ基板20よりも十分に薄くされていることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、プリント配線板へのＩ
Ｃチップのフリップチップ接着に関する。
Ｃチップのフリップチップ接着に関する。
【０００２】
【従来の技術】セラミックプリント回路板への集積回路
（ＩＣ）チップのフリップチップ接着は、例えば自動車
用の複雑な電子装置において使用される一般的な技術で
ある。それは、チップから入力および出力ピンの除去を
可能にし、チップ上の対応している接着パッドと配線板
の間のはんだ接着によって回路板に電気的および機械的
に取付けられる。この方法におけるフリップ接着は、文
献（例えば1990年のVanNostrand Reinhold のTummala
氏らによる「Microelectronics Packaging Handbook 」
第 366乃至 376頁、446 乃至 447頁）に記載されてい
る。入力および出力ピンを介して回路板に接続される別
々にパッケージされたＩＣチップと比較すると、フリッ
プチップ取付けは一般に相互接続インダクタンスおよび
キャパシタンスを低下させることによって回路特性を改
良し、装置のコストを減少させる。
（ＩＣ）チップのフリップチップ接着は、例えば自動車
用の複雑な電子装置において使用される一般的な技術で
ある。それは、チップから入力および出力ピンの除去を
可能にし、チップ上の対応している接着パッドと配線板
の間のはんだ接着によって回路板に電気的および機械的
に取付けられる。この方法におけるフリップ接着は、文
献（例えば1990年のVanNostrand Reinhold のTummala
氏らによる「Microelectronics Packaging Handbook 」
第 366乃至 376頁、446 乃至 447頁）に記載されてい
る。入力および出力ピンを介して回路板に接続される別
々にパッケージされたＩＣチップと比較すると、フリッ
プチップ取付けは一般に相互接続インダクタンスおよび
キャパシタンスを低下させることによって回路特性を改
良し、装置のコストを減少させる。
【０００３】セラミック回路板は、チップが接着される
表面上の金属化された相互接続ネットワークを含む。そ
れらは、エポキシあるいはフェノール樹脂およびガラス
繊維布積層から構成され、銅の配線によって配線板内に
形成される電気的相互接続ネットワークを有するプリン
ト配線板（ＰＷＢ）よりも高価である。はんだメッキさ
れた接着パッドはプリント配線板表面上に供給され、内
部相互接続ネットワークに接続される。
表面上の金属化された相互接続ネットワークを含む。そ
れらは、エポキシあるいはフェノール樹脂およびガラス
繊維布積層から構成され、銅の配線によって配線板内に
形成される電気的相互接続ネットワークを有するプリン
ト配線板（ＰＷＢ）よりも高価である。はんだメッキさ
れた接着パッドはプリント配線板表面上に供給され、内
部相互接続ネットワークに接続される。
【０００４】
【発明が解決しようとする課題】プリント配線板は、チ
ップから外に伸びているリードワイヤを有してパッケー
ジされ、プリント配線板接着パッドに接着されるＩＣチ
ップに広範囲に使用されている。しかしながら、セラミ
ック回路板より安価であり、それらの相互接続能力にお
いてさらに多用途であるにもかかわらず、プリント配線
板はフリップチップ取付け技術に適合されない。これ
は、チップ（典型的にシリコン）とプリント配線板の間
の熱膨張係数の大きい不整合のためである。シリコンは
約２．５乃至３．５ｐｐｍ／℃の熱膨脹係数を有し、典
型的なプリント配線板の熱膨脹係数はその約８倍であ
る。したがって、１．２５ｃｍのシリコンダイは１７０
℃から２０℃までの熱の偏位のため約５ミクロン収縮す
るが、ダイが接着される同じ位置のプリント配線板は約
４０ミクロン収縮する。その状況は図１のａおよびｂに
示されており、シリコンあるいは砒化ガリウムチップ２
は一連のはんだ「バンプ」接続６によってプリント配線
板４にフリップチップ取付けされている。図１のａはダ
イ間の最初の接続を示し、図１のｂは１７０℃から２０
℃のような構造の顕著な冷却後の状況を誇張された形態
で示している。プリント配線板４はチップ２よりも著し
く縮小されており、プリント配線板４上のはんだバンプ
６の部分をチップ２上のバンプの両端部よりも接近する
ように移動させる。これはバンプにわれ目を生じさせ、
チップとプリント配線板の間の電気的および、または機
械的接続に対する分断を生じる。
ップから外に伸びているリードワイヤを有してパッケー
ジされ、プリント配線板接着パッドに接着されるＩＣチ
ップに広範囲に使用されている。しかしながら、セラミ
ック回路板より安価であり、それらの相互接続能力にお
いてさらに多用途であるにもかかわらず、プリント配線
板はフリップチップ取付け技術に適合されない。これ
は、チップ（典型的にシリコン）とプリント配線板の間
の熱膨張係数の大きい不整合のためである。シリコンは
約２．５乃至３．５ｐｐｍ／℃の熱膨脹係数を有し、典
型的なプリント配線板の熱膨脹係数はその約８倍であ
る。したがって、１．２５ｃｍのシリコンダイは１７０
℃から２０℃までの熱の偏位のため約５ミクロン収縮す
るが、ダイが接着される同じ位置のプリント配線板は約
４０ミクロン収縮する。その状況は図１のａおよびｂに
示されており、シリコンあるいは砒化ガリウムチップ２
は一連のはんだ「バンプ」接続６によってプリント配線
板４にフリップチップ取付けされている。図１のａはダ
イ間の最初の接続を示し、図１のｂは１７０℃から２０
℃のような構造の顕著な冷却後の状況を誇張された形態
で示している。プリント配線板４はチップ２よりも著し
く縮小されており、プリント配線板４上のはんだバンプ
６の部分をチップ２上のバンプの両端部よりも接近する
ように移動させる。これはバンプにわれ目を生じさせ、
チップとプリント配線板の間の電気的および、または機
械的接続に対する分断を生じる。
【０００５】シリコンチップとセラミック配線板の間に
も熱膨脹係数の不整合が存在するが、それはプリント配
線板よりも厳しくない。セラミック配線板は通常シリコ
ンの熱膨脹係数の約２倍の熱膨脹係数を有し、小さいＩ
Ｃチップのフリップチップ取付けを可能にする配線板を
形成する。このように、チップ装置の２つの最も経済的
な素子（プリント配線板およびフリップチップ取付け）
はその他の高価な素子によってそれぞれ使用されること
ができるが、それらは互いに両立できない。
も熱膨脹係数の不整合が存在するが、それはプリント配
線板よりも厳しくない。セラミック配線板は通常シリコ
ンの熱膨脹係数の約２倍の熱膨脹係数を有し、小さいＩ
Ｃチップのフリップチップ取付けを可能にする配線板を
形成する。このように、チップ装置の２つの最も経済的
な素子（プリント配線板およびフリップチップ取付け）
はその他の高価な素子によってそれぞれ使用されること
ができるが、それらは互いに両立できない。
【０００６】本発明の目的は、従来熱誘導応力のため通
常不可能であった互いに異なる熱膨脹係数を有するＩＣ
チップとプリント配線板とのフリップチップ接着を確実
に行うことを可能にしたプリント配線板にフリップチッ
プ接着されたＩＣチップ装置およびその製造方法を提供
することである。
常不可能であった互いに異なる熱膨脹係数を有するＩＣ
チップとプリント配線板とのフリップチップ接着を確実
に行うことを可能にしたプリント配線板にフリップチッ
プ接着されたＩＣチップ装置およびその製造方法を提供
することである。
【０００７】
【課題を解決するための手段】この目的は、所定の熱膨
脹範囲にわたってフリップチップ接着の過度の応力を避
けるためにＩＣを支持する薄い半導体層をプリント配線
板の熱膨脹係数に十分に近い熱膨脹係数を有するチップ
基板に接着することによって達成される。ＩＣ半導体層
は、チップ基板の熱膨脹係数を実質的に呈するように十
分に薄くされ、プリント配線板との実効的な熱膨脹係数
の不整合を実質的に減少する。
脹範囲にわたってフリップチップ接着の過度の応力を避
けるためにＩＣを支持する薄い半導体層をプリント配線
板の熱膨脹係数に十分に近い熱膨脹係数を有するチップ
基板に接着することによって達成される。ＩＣ半導体層
は、チップ基板の熱膨脹係数を実質的に呈するように十
分に薄くされ、プリント配線板との実効的な熱膨脹係数
の不整合を実質的に減少する。
【０００８】好ましい実施例においてＩＣ半導体層は、
薄い絶縁層および半導体基板と共に接着されたウェーハ
として最初に供給される。ウェーハのＩＣ側はキャリア
に一時的に接着され、ウェーハの半導体基板部分が除去
されることを可能にする。残りのウェーハは（存在する
場合には、絶縁層を介して）所望の熱膨脹係数を有する
恒久的なチップ基板にそのＩＣ側上に接着され、一時的
キャリアは除去される。完全なチップはプリント配線板
にフリップチップ接着されることができる。
薄い絶縁層および半導体基板と共に接着されたウェーハ
として最初に供給される。ウェーハのＩＣ側はキャリア
に一時的に接着され、ウェーハの半導体基板部分が除去
されることを可能にする。残りのウェーハは（存在する
場合には、絶縁層を介して）所望の熱膨脹係数を有する
恒久的なチップ基板にそのＩＣ側上に接着され、一時的
キャリアは除去される。完全なチップはプリント配線板
にフリップチップ接着されることができる。
【０００９】チップ基板はプリント配線板と同じタイプ
の材料から形成され、厳密に整合された熱膨脹係数を供
給することが好ましい。ＩＣ半導体層は半導体層と同様
の厚さの接着材料の層によってチップ基板に接着される
ことが好ましく、接着は絶縁層が使用される場合にはこ
の絶縁層を介して実行される。絶縁層は、チップ基板の
熱膨脹係数を実質的に呈するように十分に薄くされ、製
造処理中の半導体基板の除去のためのエッチング停止部
として作用する。
の材料から形成され、厳密に整合された熱膨脹係数を供
給することが好ましい。ＩＣ半導体層は半導体層と同様
の厚さの接着材料の層によってチップ基板に接着される
ことが好ましく、接着は絶縁層が使用される場合にはこ
の絶縁層を介して実行される。絶縁層は、チップ基板の
熱膨脹係数を実質的に呈するように十分に薄くされ、製
造処理中の半導体基板の除去のためのエッチング停止部
として作用する。
【００１０】プリント配線板上にフリップチップ取付け
されるＩＣチップを供給することによって、さらに経済
的な回路装置はフリップチップおよびプリント配線板技
術の両方の利点を組合わせることが可能になる。
されるＩＣチップを供給することによって、さらに経済
的な回路装置はフリップチップおよびプリント配線板技
術の両方の利点を組合わせることが可能になる。
【００１１】
【実施例】本発明のその他の特性および利点は、添付図
面と共に以下の詳細な説明から当業者に明らかとなるで
あろう。本発明の装置の製造の起点として使用される通
常のＩＣ接着ウェーハ８が図２のａに示されている。典
型的に５２５ミクロンの厚さの半導体基板10から成るウ
ェーハには薄い絶縁ＳｉＯ2 層12が接着され、ＩＣを支
持する薄い半導体層14はこの絶縁層12に接着される。砒
化ガリウムあるいは燐化インジウムのような多数の異な
る種類の半導体材料は本発明によって使用されることが
できるが、ＩＣ層14および基板10は典型的にシリコンで
あり、以下の説明ではこれらの素子がシリコンで構成さ
れているものと仮定する。ＳｉＯ2 層は、２，４および
１０ミクロンの厚さのものが現在ＩＣ層14に使用されて
いるが、典型的に２ミクロンの厚さである。絶縁層12の
存在は、通常以下説明する製造工程の最後の段階でエッ
チング止めとして作用するが、本発明に不可欠なもので
はなく除去されることができる。
面と共に以下の詳細な説明から当業者に明らかとなるで
あろう。本発明の装置の製造の起点として使用される通
常のＩＣ接着ウェーハ８が図２のａに示されている。典
型的に５２５ミクロンの厚さの半導体基板10から成るウ
ェーハには薄い絶縁ＳｉＯ2 層12が接着され、ＩＣを支
持する薄い半導体層14はこの絶縁層12に接着される。砒
化ガリウムあるいは燐化インジウムのような多数の異な
る種類の半導体材料は本発明によって使用されることが
できるが、ＩＣ層14および基板10は典型的にシリコンで
あり、以下の説明ではこれらの素子がシリコンで構成さ
れているものと仮定する。ＳｉＯ2 層は、２，４および
１０ミクロンの厚さのものが現在ＩＣ層14に使用されて
いるが、典型的に２ミクロンの厚さである。絶縁層12の
存在は、通常以下説明する製造工程の最後の段階でエッ
チング止めとして作用するが、本発明に不可欠なもので
はなく除去されることができる。
【００１２】本発明によれば、半導体基板10は接着ウェ
ーハから除去され、残りの素子はＩＣ層14がフリップチ
ップ取付けされるプリント配線板に対して非常に近接し
た熱膨脹係数整合を有する異なる基板に接着される。Ｉ
Ｃ層14（および使用される場合は絶縁層12）を非常に薄
く保持し、非常に厚い基板に接着することによって、Ｉ
Ｃ層は厚い基板の熱膨脹係数を実質的に呈するように形
成されることができる。第２の熱膨脹係数を有する非常
に厚い材料と第１の熱膨脹係数を有する非常に薄い材料
の積層は、既知の現象であり、文献（1953年のMcGraw-H
ill 氏による「The Collected Papers of Stephen P. T
imoshenko 」第 403乃至 421頁）に記載されている。本
発明は、ＩＣ基板14の実効的な熱膨脹係数を変えるため
にこの効果を使用するので、フリップチップ取付けを可
能にするために十分にプリント配線板の熱膨脹係数と整
合する。
ーハから除去され、残りの素子はＩＣ層14がフリップチ
ップ取付けされるプリント配線板に対して非常に近接し
た熱膨脹係数整合を有する異なる基板に接着される。Ｉ
Ｃ層14（および使用される場合は絶縁層12）を非常に薄
く保持し、非常に厚い基板に接着することによって、Ｉ
Ｃ層は厚い基板の熱膨脹係数を実質的に呈するように形
成されることができる。第２の熱膨脹係数を有する非常
に厚い材料と第１の熱膨脹係数を有する非常に薄い材料
の積層は、既知の現象であり、文献（1953年のMcGraw-H
ill 氏による「The Collected Papers of Stephen P. T
imoshenko 」第 403乃至 421頁）に記載されている。本
発明は、ＩＣ基板14の実効的な熱膨脹係数を変えるため
にこの効果を使用するので、フリップチップ取付けを可
能にするために十分にプリント配線板の熱膨脹係数と整
合する。
【００１３】図２のｂにおける接着ウェーハは、次の処
理を容易にするために一時的にキャリア16に接着されて
いる。ウェーハはサファイアが適当な材料であるキャリ
ア16に取付けワックス層18によって一時的に接着され
る。図２のｃに示される次のステップにおいて、ウェー
ハ基板10はエッチングして除去される。６０℃の水酸化
カリウムが適当なエッチング剤である。ＳｉＯ2 層12
は、ＩＣ層14を保護するためのエッチング止めとして作
用する。
理を容易にするために一時的にキャリア16に接着されて
いる。ウェーハはサファイアが適当な材料であるキャリ
ア16に取付けワックス層18によって一時的に接着され
る。図２のｃに示される次のステップにおいて、ウェー
ハ基板10はエッチングして除去される。６０℃の水酸化
カリウムが適当なエッチング剤である。ＳｉＯ2 層12
は、ＩＣ層14を保護するためのエッチング止めとして作
用する。
【００１４】装置のＩＣ側は、最終的な完成されたチッ
プのベースとして作用する恒久的な基板20に接着され
る。最終チップとフリップチップが取付けられるプリン
ト配線板の間の熱膨脹係数の差を実質的に除去するた
め、プリント配線板に使用される同じ材料がチップ基板
20にも使用される。しかしながら、正確な熱膨脹係数整
合はフリップチップの取付けには必要でなく、エポキシ
ガラスのようなプリント配線板の熱膨脹係数と同様の熱
膨脹係数を有する別の材料もチップ基板20にも使用され
る。大抵の目的には、近接した整合が寸法の大きなチッ
プには必要であるが、約２：１までの熱膨脹係数の差は
十分な結果を与える。
プのベースとして作用する恒久的な基板20に接着され
る。最終チップとフリップチップが取付けられるプリン
ト配線板の間の熱膨脹係数の差を実質的に除去するた
め、プリント配線板に使用される同じ材料がチップ基板
20にも使用される。しかしながら、正確な熱膨脹係数整
合はフリップチップの取付けには必要でなく、エポキシ
ガラスのようなプリント配線板の熱膨脹係数と同様の熱
膨脹係数を有する別の材料もチップ基板20にも使用され
る。大抵の目的には、近接した整合が寸法の大きなチッ
プには必要であるが、約２：１までの熱膨脹係数の差は
十分な結果を与える。
【００１５】図３のａに示されるように、ＩＣ層14は、
エマーソンカミングズ型３７７の液体エポキシのような
エポキシ層22によってチップ基板20に固定されることが
好ましい。熱接着のような別の取付け手段も使用される
が、好ましくない。エポキシ層22はチップ基板20の熱膨
脹係数を呈するように十分に薄くあるべきであり、ＩＣ
層14の熱膨脹係数と同様の厚さを有することは好まし
い。エポキシによる作用を簡単にするため、エポキシと
ＩＣ層の両方の厚さは通常約１０ミクロンであり、少な
くともそれらの個々の厚さは基板20の熱膨脹係数によっ
て制御されるそれらの実効的な熱膨脹係数を保持するた
めに約２５ミクロンを超えてはならない。チップ基板20
自体の厚さは、それに取付けられる薄い素子の熱膨脹係
数を制御するのに十分に厚いかぎり非常に柔軟であり、
約５００ミクロンの厚さが典型的である。
エマーソンカミングズ型３７７の液体エポキシのような
エポキシ層22によってチップ基板20に固定されることが
好ましい。熱接着のような別の取付け手段も使用される
が、好ましくない。エポキシ層22はチップ基板20の熱膨
脹係数を呈するように十分に薄くあるべきであり、ＩＣ
層14の熱膨脹係数と同様の厚さを有することは好まし
い。エポキシによる作用を簡単にするため、エポキシと
ＩＣ層の両方の厚さは通常約１０ミクロンであり、少な
くともそれらの個々の厚さは基板20の熱膨脹係数によっ
て制御されるそれらの実効的な熱膨脹係数を保持するた
めに約２５ミクロンを超えてはならない。チップ基板20
自体の厚さは、それに取付けられる薄い素子の熱膨脹係
数を制御するのに十分に厚いかぎり非常に柔軟であり、
約５００ミクロンの厚さが典型的である。
【００１６】図３のｂに示されるチップ製造の最終ステ
ップにおいて、一時的キャリア16はワックス層18を溶融
することによって除去される。ワックスを約９５℃の温
度まで加熱することが一般にこの目的に適当である。完
成されたチップ24は製造処理の開始と同じＩＣを有する
が、接着されたウェーハ８のシリコン基板10は高い熱膨
脹係数チップ基板20と置換される。
ップにおいて、一時的キャリア16はワックス層18を溶融
することによって除去される。ワックスを約９５℃の温
度まで加熱することが一般にこの目的に適当である。完
成されたチップ24は製造処理の開始と同じＩＣを有する
が、接着されたウェーハ８のシリコン基板10は高い熱膨
脹係数チップ基板20と置換される。
【００１７】プリント配線板26への完成されたチップ24
の取付けは、図３のｃに示されている。チップはＩＣ側
がプリント配線板に向って下方に面するように位置さ
れ、はんだ、導電性エポキシ、あるいはインジウム「バ
ンプ」28ａ，28ｂはチップをプリント配線板に機械的お
よび電気的に接続するために通常の方法で設けられ、図
３のｃにはその２個のみが示されているが、付加的なフ
リップチップ接着が通常行われる。本発明によって提供
されるチップおよびプリント配線板の熱膨脹係数の整合
に関して、フリップチップ接続は設計温度範囲において
は確実である。
の取付けは、図３のｃに示されている。チップはＩＣ側
がプリント配線板に向って下方に面するように位置さ
れ、はんだ、導電性エポキシ、あるいはインジウム「バ
ンプ」28ａ，28ｂはチップをプリント配線板に機械的お
よび電気的に接続するために通常の方法で設けられ、図
３のｃにはその２個のみが示されているが、付加的なフ
リップチップ接着が通常行われる。本発明によって提供
されるチップおよびプリント配線板の熱膨脹係数の整合
に関して、フリップチップ接続は設計温度範囲において
は確実である。
【００１８】本発明の特定の実施例が示され説明されて
いるが、多数の変更および別の実施例は当業者によって
行われるであろう。それ故、本発明は特許請求の範囲に
よってのみ限定されるものである。
いるが、多数の変更および別の実施例は当業者によって
行われるであろう。それ故、本発明は特許請求の範囲に
よってのみ限定されるものである。
【図１】従来の熱不整合の問題を説明するプリント配線
板上のＩＣダイのフリップチップ取付け構造の正面図。
板上のＩＣダイのフリップチップ取付け構造の正面図。
【図２】プリント配線板と熱整合されるＩＣチップの製
造における連続するステップを示す断面図。
造における連続するステップを示す断面図。
【図３】プリント配線板と熱整合されるＩＣチップの製
造およびフリップチップ取付けにおける連続するステッ
プを示す断面図。
造およびフリップチップ取付けにおける連続するステッ
プを示す断面図。
14 …ＩＣ半導体層，26…プリント配線板。
Claims (7)
- 【請求項１】 それに取付けられるＩＣチップ用の電気
相互接続配線を有している相互接続基板と、 実質的に厚いチップ基板によって支持されている半導体
材料の薄層のＩＣチップとを具備し、 前記半導体材料のＩＣチップが前記相互接続基板上にフ
リップチップ取付けされるときに前記半導体材料が予め
定められた温度の範囲において不所望なレベルのフリッ
プチップ接着応力を生成するような前記相互接続基板の
熱膨脹係数とは異なる熱膨脹係数を前記半導体材料が有
し、この半導体材料の薄層が前記チップ基板の熱膨脹係
数を実質的に呈するために前記半導体層の前記チップ基
板よりも十分に薄くされており、前記チップ基板は前記
予め定められた温度の範囲において前記不所望のレベル
の応力のを避けるために前記相互接続基板の熱膨脹係数
と同様の熱膨脹係数を有していることを特徴とする低応
力集積回路チップ装置。 - 【請求項２】 前記チップ基板が前記相互接続基板とし
て同じタイプの材料から形成されている請求項１記載の
装置。 - 【請求項３】 前記相互接続基板がプリント配線板によ
り構成されている請求項１記載の装置。 - 【請求項４】 基板と、 前記基板上のＩＣを有する半導体材料の薄層とを具備
し、 前記半導体材料が基板の熱膨脹係数よりも実質的に低い
熱膨脹係数を有し、前記半導体層が前記基板の熱膨脹係
数を実質的に呈するために前記基板よりも実質的に薄く
されていることを特徴とする集積回路チップパッケー
ジ。 - 【請求項５】 薄い半導体層上のＩＣを有するウェーハ
を半導体基板上に形し、 前記ウェーハのＩＣ側をキャリアに一時的に接着し、 前記ウェーハから半導体基板を除去し、 ＩＣチップを形成するためにチップ基板に前記ウェーハ
の残りの部分およびキャリアをその半導体層側において
接着し、 前記キャリアを除去し、 前記ＩＣチップをプリント配線板にフリップチップ接着
する工程を含み、 前記半導体層が、前記チップ基板の熱膨脹係数を実質的
に呈するように前記チップ基板よりも実質的に薄く、 プリント配線板は、前記半導体材料のチップが前記プリ
ント配線板上にフリップチップ取付けされるときに、前
記半導体層が予め定められた温度範囲において不所望な
レベルのフリップチップ接着応力を生成するような前記
半導体材料の熱膨脹係数と異なる熱膨脹係数を有してお
り、前記チップ基板が前記予め定められた温度範囲にお
いて前記不所望のレベルの応力を避けるために前記プリ
ント配線板の熱膨脹係数と同様の熱膨脹係数を有するこ
とを特徴とする低応力集積回路を形成する方法。 - 【請求項６】 前記チップ基板は前記プリント配線板の
材料と実質上同様の材料で形成されている請求項５記載
の方法。 - 【請求項７】 前記ウェーハが前記半導体層と前記半導
体基板の間の薄い絶縁層を備え、前記ウェーハおよびキ
ャリアの半導体層側が前記絶縁層を介して前記チップ基
板に接着され、前記絶縁層がチップ基板の熱膨脹係数を
実質的に呈するために前記チップ基板よりも十分に薄く
されている請求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US98804592A | 1992-12-08 | 1992-12-08 | |
| US988045 | 1992-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077042A true JPH077042A (ja) | 1995-01-10 |
| JP2529087B2 JP2529087B2 (ja) | 1996-08-28 |
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ID=25533797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308362A Expired - Fee Related JP2529087B2 (ja) | 1992-12-08 | 1993-12-08 | 熱整合されたｉｃチップ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2529087B2 (ja) |
| GB (1) | GB2276977B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197612B1 (en) | 1997-10-23 | 2001-03-06 | Nec Corporation | Semiconductor chip mounting apparatus capable of preventing connected portion between semiconductor chip and substrate from thermal stress and method thereof |
Families Citing this family (4)
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|---|---|---|---|---|
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| US5868887A (en) * | 1996-11-08 | 1999-02-09 | W. L. Gore & Associates, Inc. | Method for minimizing warp and die stress in the production of an electronic assembly |
| US6320754B1 (en) | 1999-08-06 | 2001-11-20 | Agilent Technologies, Inc. | Apparatus for the reduction of interfacial stress caused by differential thermal expansion in an integrated circuit package |
| US6291884B1 (en) * | 1999-11-09 | 2001-09-18 | Amkor Technology, Inc. | Chip-size semiconductor packages |
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|---|---|---|---|---|
| JPS634635A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体素子 |
Family Cites Families (1)
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|---|---|---|---|---|
| US5108843A (en) * | 1988-11-30 | 1992-04-28 | Ricoh Company, Ltd. | Thin film semiconductor and process for producing the same |
-
1993
- 1993-12-07 GB GB9325072A patent/GB2276977B/en not_active Expired - Fee Related
- 1993-12-08 JP JP5308362A patent/JP2529087B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634635A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197612B1 (en) | 1997-10-23 | 2001-03-06 | Nec Corporation | Semiconductor chip mounting apparatus capable of preventing connected portion between semiconductor chip and substrate from thermal stress and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2276977A (en) | 1994-10-12 |
| JP2529087B2 (ja) | 1996-08-28 |
| GB2276977B (en) | 1996-09-18 |
| GB9325072D0 (en) | 1994-02-02 |
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