JPH0770574B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0770574B2 JPH0770574B2 JP1216227A JP21622789A JPH0770574B2 JP H0770574 B2 JPH0770574 B2 JP H0770574B2 JP 1216227 A JP1216227 A JP 1216227A JP 21622789 A JP21622789 A JP 21622789A JP H0770574 B2 JPH0770574 B2 JP H0770574B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory device
- semiconductor memory
- signal
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特にセンスアンプ・
プリアンプの読み出しマージン改善のプリチヤージの改
良を提供するものである。
プリアンプの読み出しマージン改善のプリチヤージの改
良を提供するものである。
半導体記憶装置において、センスアンプ，プリアンプの
読み出しマージン改善のためのビツト線あるいはI/O線
等をVCCGND以外にプリチヤージするためには、基準電圧
を発生する回路（以下Vref回路と呼ぶ）が必要である。
この従来のVref回路を第４図に示す。この回路は1/2VCC
の出力電圧が得られる。図において、（１），（４），
（５），（８）は高抵抗、（２），（３），（11）はＮ
チヤンネルトランジスタ（以下Nch−Trと呼ぶ）、
（６），（７），（12）はPch−Tr、（９），（10）は
キヤパシタである。抵抗（11），（４），（５），
（８）は同一の抵抗値、Nch−Tr（２），（３），（1
1）のVthは同一値、Pch−Tr（６），（７），（12）のV
thは同一値とする。すると、ノード21の電位はNch−Tr
（２），（３）のVthをVthNとすれば、 となる。ノード22の電位はPch−Tr（６），（７）のVth
をVthPとすれば、 となる。今、 とすると、Tr（11），（12）のゲートソース間電圧は、 よつてα＞０のとき、つまり のとき、Pch−Tr（12）がONしVRefを下げる方法に働
く。α＜０のときも同様に、Nch−Tr（11）がONしVRef
を上げる方向に働く。この際、この発生回路のVRefの変
動に対する追従性はTr（11），（12）の電流駆動能力で
決まる。
読み出しマージン改善のためのビツト線あるいはI/O線
等をVCCGND以外にプリチヤージするためには、基準電圧
を発生する回路（以下Vref回路と呼ぶ）が必要である。
この従来のVref回路を第４図に示す。この回路は1/2VCC
の出力電圧が得られる。図において、（１），（４），
（５），（８）は高抵抗、（２），（３），（11）はＮ
チヤンネルトランジスタ（以下Nch−Trと呼ぶ）、
（６），（７），（12）はPch−Tr、（９），（10）は
キヤパシタである。抵抗（11），（４），（５），
（８）は同一の抵抗値、Nch−Tr（２），（３），（1
1）のVthは同一値、Pch−Tr（６），（７），（12）のV
thは同一値とする。すると、ノード21の電位はNch−Tr
（２），（３）のVthをVthNとすれば、 となる。ノード22の電位はPch−Tr（６），（７）のVth
をVthPとすれば、 となる。今、 とすると、Tr（11），（12）のゲートソース間電圧は、 よつてα＞０のとき、つまり のとき、Pch−Tr（12）がONしVRefを下げる方法に働
く。α＜０のときも同様に、Nch−Tr（11）がONしVRef
を上げる方向に働く。この際、この発生回路のVRefの変
動に対する追従性はTr（11），（12）の電流駆動能力で
決まる。
第５図はDRAMのメモリセルアレイの構成図である。ビツ
ト線BLのプリチヤージはφＣを“H"にすることにより行
われる。通常、▲▼プリチヤージ時にはφＣは
“H"を保つたままで、VRefはビツト線BL等に接続されて
いる。この時、VRefに接続されているノードのどこか
で、VCCあるいはGNDとリークを起こしている不良デバイ
スがあるとする。この不良デバイスをテストでレジエク
トする方法を考える。まずリーク電流が大きい場合は、
DCテストや通常のシヨートサイクルのテストでもビツト
線のプリチヤージレベルが よりGNDあるいは、VCCに近くなつているため、センスア
ツプの読み出しマージンが少くない、フエイルし、レジ
エクトできるが、リーク電流が小さい場合、上に述べた
▲▼のプリチヤージ時間を長くすることにより、
つまりセンスアンプが働いてないので、ビツト線のレベ
ルを決定するのはVRef発生回路とリーク電流のみとな
る。VRefはある一定の値に近づく、この後メモリセルの
データを読み出すと、センスアンプの読み出しマージン
が少くなりフエイルする。しかし、このロングサイクル
のテストはテスト時間の延長を伴う。
ト線BLのプリチヤージはφＣを“H"にすることにより行
われる。通常、▲▼プリチヤージ時にはφＣは
“H"を保つたままで、VRefはビツト線BL等に接続されて
いる。この時、VRefに接続されているノードのどこか
で、VCCあるいはGNDとリークを起こしている不良デバイ
スがあるとする。この不良デバイスをテストでレジエク
トする方法を考える。まずリーク電流が大きい場合は、
DCテストや通常のシヨートサイクルのテストでもビツト
線のプリチヤージレベルが よりGNDあるいは、VCCに近くなつているため、センスア
ツプの読み出しマージンが少くない、フエイルし、レジ
エクトできるが、リーク電流が小さい場合、上に述べた
▲▼のプリチヤージ時間を長くすることにより、
つまりセンスアンプが働いてないので、ビツト線のレベ
ルを決定するのはVRef発生回路とリーク電流のみとな
る。VRefはある一定の値に近づく、この後メモリセルの
データを読み出すと、センスアンプの読み出しマージン
が少くなりフエイルする。しかし、このロングサイクル
のテストはテスト時間の延長を伴う。
従来の半導体記憶装置は以上のように構成されていたの
で、不良デバイスがあるとビツト線のレベルはVRef発生
回路とリーク電流のみとなり、センスアンプの読み出し
マージンが少くなりフエイルし、このロングサイクルの
テスト時間が長くなるという問題点があつた。
で、不良デバイスがあるとビツト線のレベルはVRef発生
回路とリーク電流のみとなり、センスアンプの読み出し
マージンが少くなりフエイルし、このロングサイクルの
テスト時間が長くなるという問題点があつた。
この発明は上記のような問題点を解決するためになされ
たもので、VRef発生回路につながるノードよりVCCある
いはGNDに微少にリークを起こしているデバイスをシヨ
ートサイクルテストによつてレジエクトすることを目的
とする。
たもので、VRef発生回路につながるノードよりVCCある
いはGNDに微少にリークを起こしているデバイスをシヨ
ートサイクルテストによつてレジエクトすることを目的
とする。
この発明に係る半導体記憶装置は、VRef発生回路の最終
段Trの電流駆動能力を外部信号により可変できるように
したものである。
段Trの電流駆動能力を外部信号により可変できるように
したものである。
この発明における半導体記憶装置は、リークがある場合
テスト時にVRef発生回路の最終段Trの電流駆動能力を小
さくすることにより、VRefレベルがセンスアンプの読み
出しマージンに影響を与えるレベルに早くなるようにす
る。
テスト時にVRef発生回路の最終段Trの電流駆動能力を小
さくすることにより、VRefレベルがセンスアンプの読み
出しマージンに影響を与えるレベルに早くなるようにす
る。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるVRef発生回路の回路
図である。従来の回路との相異点は最終段のTrを１つか
ら２つの並列に接続する構成にし、（13），（14）のTr
は、高出力抵抗タイプにし、（15）〜（18）のTrは通常
のTrを使う。Tr（15）と（16），（17）と（18）はそれ
ぞれシリーズに接続する。
図である。従来の回路との相異点は最終段のTrを１つか
ら２つの並列に接続する構成にし、（13），（14）のTr
は、高出力抵抗タイプにし、（15）〜（18）のTrは通常
のTrを使う。Tr（15）と（16），（17）と（18）はそれ
ぞれシリーズに接続する。
Ｔ信号が“L"の時はTr（15），（17）がONし、Tr（1
6），（18）はそれぞれVCC,GNDより電流を供給すること
が可能となり、見掛け上、VRef発生回路の電流駆動能力
は上昇する。ところがＴ信号が“H"となると、Tr（1
6），（18）はVCC,GNDからは切り離され、見掛け上VRef
発生回路の電流駆動能力は下がる。従つて、テスト時に
Ｔ信号が“H"となれば、前記のような異常な性質を持つ
デバイスをより短い時間でレジエクトできる。
6），（18）はそれぞれVCC,GNDより電流を供給すること
が可能となり、見掛け上、VRef発生回路の電流駆動能力
は上昇する。ところがＴ信号が“H"となると、Tr（1
6），（18）はVCC,GNDからは切り離され、見掛け上VRef
発生回路の電流駆動能力は下がる。従つて、テスト時に
Ｔ信号が“H"となれば、前記のような異常な性質を持つ
デバイスをより短い時間でレジエクトできる。
次にＴ信号を作る回路を説明する。外部から例えば▲
▼）あるピンにVCCより高い電圧を印加することに
よりＴ信号を得る回路の一実施例として、第２図の回路
が挙げられる。▲▼にVCCより高いある値の電圧
が加わると、ノード102が“H"となるようにN1〜Nnのト
ランジスタの数ｎを決めておく。ノード102が“H"とな
ると、（104）〜（106）で構成したハーフラツチ回路に
より、ノード102が“H"から“L"へと変わつてもノード1
06は“L"を維持する。そしてＴは“H"となる。リセツト
はVCCをGNDレベル近くに下げることによつて行う。
▼）あるピンにVCCより高い電圧を印加することに
よりＴ信号を得る回路の一実施例として、第２図の回路
が挙げられる。▲▼にVCCより高いある値の電圧
が加わると、ノード102が“H"となるようにN1〜Nnのト
ランジスタの数ｎを決めておく。ノード102が“H"とな
ると、（104）〜（106）で構成したハーフラツチ回路に
より、ノード102が“H"から“L"へと変わつてもノード1
06は“L"を維持する。そしてＴは“H"となる。リセツト
はVCCをGNDレベル近くに下げることによつて行う。
Ｔ信号のつくるその他の実施例として、▲▼が
“H"から“L"に変つた時に▲▼およびが“L"の
時にＴを“H"とするロジツクが考えられる。その回路図
を第３図に示す。▲▼が“H"から“L"に変わる
と、（214）のワンシヨツトパルス発生回路でワンシヨ
ツトのパルスが発生される。そのパルスは３入力ANDゲ
ート（213）の１つの入力に入つているが、３入力ANDゲ
ート（213）の他の入力は▲▼，がインバータ
を介して入つている。３入力ANDゲート（213）の出力は
Nch−Tr（216），（217）のゲートに入力されている。N
ch−Tr（216）（217）がONするのは▲▼，▲
▼，の全てが“L"の時だけである。この時インバー
タ（218）,NORボート（219）で構成されたラツチ回路の
データが反転される。そしてＴは“H"となる。この回路
のリセツトはPUR信号により行う。このPUR信号は電源投
入時のワンシヨツトのパルスの信号である。よつて電源
を切り、再投入するとＴ信号は“L"となる。
“H"から“L"に変つた時に▲▼およびが“L"の
時にＴを“H"とするロジツクが考えられる。その回路図
を第３図に示す。▲▼が“H"から“L"に変わる
と、（214）のワンシヨツトパルス発生回路でワンシヨ
ツトのパルスが発生される。そのパルスは３入力ANDゲ
ート（213）の１つの入力に入つているが、３入力ANDゲ
ート（213）の他の入力は▲▼，がインバータ
を介して入つている。３入力ANDゲート（213）の出力は
Nch−Tr（216），（217）のゲートに入力されている。N
ch−Tr（216）（217）がONするのは▲▼，▲
▼，の全てが“L"の時だけである。この時インバー
タ（218）,NORボート（219）で構成されたラツチ回路の
データが反転される。そしてＴは“H"となる。この回路
のリセツトはPUR信号により行う。このPUR信号は電源投
入時のワンシヨツトのパルスの信号である。よつて電源
を切り、再投入するとＴ信号は“L"となる。
以上のようにこの発明によれば、外部ピンを増加させる
ことなく、テスト状態に遷移でき、そのテスト状態では
ロングサイクルのテストを短くできるという効果があ
る。
ことなく、テスト状態に遷移でき、そのテスト状態では
ロングサイクルのテストを短くできるという効果があ
る。
第１図はこの一実施例であるVRef発生回路の回路図、第
２図はこの発明のＴ信号をつくる回路の一実施例を示す
回路図、第３図はこの発明の他の実施例を示すＴ信号を
作る回路の回路図、第４図は従来のVref回路の回路図、
第５図はDRAMのメモリセルアレイ構成図である。 図において、（１），（４），（５），（８）は高抵
抗、（２），（３），（16），（10）はNch−Tr、
（６），（７），（15），（18）はPch−Tr、（９），
（10）はキヤパシタ、（13）は高抵抗型Nch−Tr、（1
4）は高抵抗型Pch−Tr、（103）は高抵抗、（104），
（107），（110）はPch−Tr、（105），（108）はNch−
Trである。（211），（212），（215），（218），（22
0）はインバータ、（213）は３入力ANDゲート、（214）
はワンシヨツトパルス発生回路、（216）（217）はNch
−Tr,（219）はNORゲート、（221）はNORゲート、（22
2）はANDゲートを示す。 なお、図中、同一符号は同一、または相当部分を示す。
２図はこの発明のＴ信号をつくる回路の一実施例を示す
回路図、第３図はこの発明の他の実施例を示すＴ信号を
作る回路の回路図、第４図は従来のVref回路の回路図、
第５図はDRAMのメモリセルアレイ構成図である。 図において、（１），（４），（５），（８）は高抵
抗、（２），（３），（16），（10）はNch−Tr、
（６），（７），（15），（18）はPch−Tr、（９），
（10）はキヤパシタ、（13）は高抵抗型Nch−Tr、（1
4）は高抵抗型Pch−Tr、（103）は高抵抗、（104），
（107），（110）はPch−Tr、（105），（108）はNch−
Trである。（211），（212），（215），（218），（22
0）はインバータ、（213）は３入力ANDゲート、（214）
はワンシヨツトパルス発生回路、（216）（217）はNch
−Tr,（219）はNORゲート、（221）はNORゲート、（22
2）はANDゲートを示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】ビツト線、あるいはI/O線、あるいはそれ
に準ずるもののプリチヤージレベルをVCC,GNDレベル以
外に設定して、このプリチヤージレベル発生回路の最終
段のトランジスタの駆動能力を外部信号により変えられ
る回路構成にしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216227A JPH0770574B2 (ja) | 1989-08-22 | 1989-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216227A JPH0770574B2 (ja) | 1989-08-22 | 1989-08-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0379056A JPH0379056A (ja) | 1991-04-04 |
| JPH0770574B2 true JPH0770574B2 (ja) | 1995-07-31 |
Family
ID=16685273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216227A Expired - Fee Related JPH0770574B2 (ja) | 1989-08-22 | 1989-08-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770574B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3088140B2 (ja) * | 1991-07-24 | 2000-09-18 | 日本電気株式会社 | 半導体記憶装置 |
| JP4593252B2 (ja) | 2004-12-02 | 2010-12-08 | パナソニック株式会社 | 半導体集積回路 |
-
1989
- 1989-08-22 JP JP1216227A patent/JPH0770574B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379056A (ja) | 1991-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |