JPH0770616B2 - 半導体メモリセルおよびその製造方法 - Google Patents
半導体メモリセルおよびその製造方法Info
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- JPH0770616B2 JPH0770616B2 JP63291592A JP29159288A JPH0770616B2 JP H0770616 B2 JPH0770616 B2 JP H0770616B2 JP 63291592 A JP63291592 A JP 63291592A JP 29159288 A JP29159288 A JP 29159288A JP H0770616 B2 JPH0770616 B2 JP H0770616B2
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- insulating film
- memory cell
- forming
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は容量部と絶縁ゲート電界効果トランジスタとを
含んでなる半導体メモリおよびその製造方法に関するも
のである。
含んでなる半導体メモリおよびその製造方法に関するも
のである。
電荷の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下1T1Cセルと略
す）は、構成要素も少なくセル面積も小さいため高集積
メモリ用メモリセルとして重要である。ところでメモリ
の高集積化によるメモリセルサイズの縮小に伴い、1T1C
セル構造における容量部面積が減少してきている。そし
て容量部面積の減少による記憶電荷量の減少は、耐α粒
子問題、センスアンプの感度の劣化を引き起こす。
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下1T1Cセルと略
す）は、構成要素も少なくセル面積も小さいため高集積
メモリ用メモリセルとして重要である。ところでメモリ
の高集積化によるメモリセルサイズの縮小に伴い、1T1C
セル構造における容量部面積が減少してきている。そし
て容量部面積の減少による記憶電荷量の減少は、耐α粒
子問題、センスアンプの感度の劣化を引き起こす。
従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法が知られている。たとえば国際固体素子会議（Intern
ational Electron Devices Meeting）1978年,348〜351
ページに「Novel High Density,Stacked Capacitor MOS
RAM」と題して発表された論文においては、第３図に示
した如く、1T1Cセルの容量部を二層のポリシリコン51,5
2により形成した構造のものが示されている。一層目の
ポリシリコン51はスイッチングトランジスタのソース側
に電気的に接続しており、二層目のポリシリコン52は一
層目ポリシリコン51の対向電極として一定電位に保たれ
ている。そしてこのメモリセルに蓄えられる電荷量の大
きさはこの二層ポリシリコン51,52間に形成される容量
の大きさによって決まる。このため、この構造のメモリ
セルは蓄積容量をできるだけ大きく取ろうとして前記ポ
リシリコンはメモリセル上のほとんどの面積を被うよう
に大きく設計されている。なお第３図においては53はビ
ット線、54はビット線に接続した拡散層、55はスイッチ
ングトランジスタのゲート電極、56は絶縁膜を各々示し
ている。
積の縮小にもかかわらず大きな記憶容量部を形成する方
法が知られている。たとえば国際固体素子会議（Intern
ational Electron Devices Meeting）1978年,348〜351
ページに「Novel High Density,Stacked Capacitor MOS
RAM」と題して発表された論文においては、第３図に示
した如く、1T1Cセルの容量部を二層のポリシリコン51,5
2により形成した構造のものが示されている。一層目の
ポリシリコン51はスイッチングトランジスタのソース側
に電気的に接続しており、二層目のポリシリコン52は一
層目ポリシリコン51の対向電極として一定電位に保たれ
ている。そしてこのメモリセルに蓄えられる電荷量の大
きさはこの二層ポリシリコン51,52間に形成される容量
の大きさによって決まる。このため、この構造のメモリ
セルは蓄積容量をできるだけ大きく取ろうとして前記ポ
リシリコンはメモリセル上のほとんどの面積を被うよう
に大きく設計されている。なお第３図においては53はビ
ット線、54はビット線に接続した拡散層、55はスイッチ
ングトランジスタのゲート電極、56は絶縁膜を各々示し
ている。
しかしながら、このような構造においては、メモリの高
集積化と共にメモリセル面積が縮小され蓄積容量も次第
に減少してくるという問題がある。
集積化と共にメモリセル面積が縮小され蓄積容量も次第
に減少してくるという問題がある。
本発明の目的はこのような従来の欠点を除去して、高集
積化に適した微細な半導体メモリセルおよびその製造方
法を提供することにある。
積化に適した微細な半導体メモリセルおよびその製造方
法を提供することにある。
前記目的を達成するため、本発明に係る半導体メモリセ
ルは、一つの絶縁ゲート電界効果トランジスタと、一つ
の積層型容量部とを含む半導体メモリセルにおいて、隣
合う二つのメモリセルのうちビット線を形成する配線材
料を埋め込むコンタクトホールを共有して相接する第
一、第二メモリセルの積層型容量部が、第一メモリセル
の第一電荷蓄積電極と第二メモリセルの第二電荷蓄積電
極との間に第一容量絶縁膜、対向電極、第二容量絶縁膜
をはさみ、かつ前記第一、第二メモリセル領域上に渡っ
て形成されている。
ルは、一つの絶縁ゲート電界効果トランジスタと、一つ
の積層型容量部とを含む半導体メモリセルにおいて、隣
合う二つのメモリセルのうちビット線を形成する配線材
料を埋め込むコンタクトホールを共有して相接する第
一、第二メモリセルの積層型容量部が、第一メモリセル
の第一電荷蓄積電極と第二メモリセルの第二電荷蓄積電
極との間に第一容量絶縁膜、対向電極、第二容量絶縁膜
をはさみ、かつ前記第一、第二メモリセル領域上に渡っ
て形成されている。
本発明による半導体メモリセルは、半導体基板上に素子
間分離領域、ゲート絶縁膜、第一、第二のゲート電極を
形成した後、第一、第二のソース領域とドレイン領域を
形成する工程と、少なくとも前記両ゲート電極を第一絶
縁膜で被う工程と、前記第一のソース領域と接続した第
一電荷蓄積電極を前記第一絶縁膜上に前記両ゲート電極
上に渡って形成する工程と、少なくとも前記第一電荷蓄
積電極を第一容量絶縁膜で被う工程と、前記第一容量絶
縁膜を介して少なくとも前記第一電荷蓄積電極を被うよ
うに対向電極を形成する工程と、前記対向電極上に第二
容量絶縁膜を形成する工程と、前記対向電極および前記
第一電荷蓄積電極とは第二容量絶縁膜および第二絶縁膜
を介して接しかつ第二ソース領域と接続した第二電荷蓄
積電極を前記両ゲート電極上に渡って形成する工程と、
ウェハー全面に第三絶縁膜を形成する工程と、前記対向
電極および前記第一、第二電荷蓄積電極とは第四絶縁膜
を介して接しかつ前記ドレイン領域と接続したビット線
を形成する工程とを含む製造方法によって得られる。
間分離領域、ゲート絶縁膜、第一、第二のゲート電極を
形成した後、第一、第二のソース領域とドレイン領域を
形成する工程と、少なくとも前記両ゲート電極を第一絶
縁膜で被う工程と、前記第一のソース領域と接続した第
一電荷蓄積電極を前記第一絶縁膜上に前記両ゲート電極
上に渡って形成する工程と、少なくとも前記第一電荷蓄
積電極を第一容量絶縁膜で被う工程と、前記第一容量絶
縁膜を介して少なくとも前記第一電荷蓄積電極を被うよ
うに対向電極を形成する工程と、前記対向電極上に第二
容量絶縁膜を形成する工程と、前記対向電極および前記
第一電荷蓄積電極とは第二容量絶縁膜および第二絶縁膜
を介して接しかつ第二ソース領域と接続した第二電荷蓄
積電極を前記両ゲート電極上に渡って形成する工程と、
ウェハー全面に第三絶縁膜を形成する工程と、前記対向
電極および前記第一、第二電荷蓄積電極とは第四絶縁膜
を介して接しかつ前記ドレイン領域と接続したビット線
を形成する工程とを含む製造方法によって得られる。
以下本発明の典型的な実施例を図面を用いて詳述する。
第１図は本発明により形成されるメモリセルの模式的断
面図であり、第２図（ａ），（ｂ），（ｃ），（ｄ），
（ｅ），（ｆ），（ｇ），（ｈ），（ｉ）は本発明にお
ける製造プロセスを順を追って示した模式的断面図であ
る。
第１図は本発明により形成されるメモリセルの模式的断
面図であり、第２図（ａ），（ｂ），（ｃ），（ｄ），
（ｅ），（ｆ），（ｇ），（ｈ），（ｉ）は本発明にお
ける製造プロセスを順を追って示した模式的断面図であ
る。
第１図において、本発明に係る半導体メモリセルの第一
メモリセルの容量部はシリコン基板１の第一拡散層２に
接続した第一蓄積電極５と第一容量絶縁膜７を介して形
成されている対向電極９とにより形成され、一方、第二
メモリセルの容量部は第二拡散層３に接続した第二蓄積
電極６と第二容量絶縁膜８を介して形成されている対向
電極９とにより形成されている。10,11はワード線に接
続されている第一，第二メモリセルのスイッチングトラ
ンジスタのゲート電極で、これらはビット線12に接続さ
れている第三拡散層４と第一，第二蓄積電極5,6との間
の電荷の移動を制御する。
メモリセルの容量部はシリコン基板１の第一拡散層２に
接続した第一蓄積電極５と第一容量絶縁膜７を介して形
成されている対向電極９とにより形成され、一方、第二
メモリセルの容量部は第二拡散層３に接続した第二蓄積
電極６と第二容量絶縁膜８を介して形成されている対向
電極９とにより形成されている。10,11はワード線に接
続されている第一，第二メモリセルのスイッチングトラ
ンジスタのゲート電極で、これらはビット線12に接続さ
れている第三拡散層４と第一，第二蓄積電極5,6との間
の電荷の移動を制御する。
次に第１図に示す本発明の半導体メモリセルの製造方法
を第２図に基づいて説明する。
を第２図に基づいて説明する。
まず、第２図（ａ）に示すように、ｐ型シリコン単結晶
基板21上の素子間分離領域に絶縁膜22を形成し、次にゲ
ート電極23、ゲート電極24を順次形成する。
基板21上の素子間分離領域に絶縁膜22を形成し、次にゲ
ート電極23、ゲート電極24を順次形成する。
次に第２図（ｂ）に示すように、前記ゲート電極23,24
および絶縁膜22をマスクとしてイオン注入法を用いて前
記シリコン基板21にｎ型不純物を注入して第一，第二，
第三拡散層25,26,27領域を形成し、次に熱酸化法又はCV
D法を用いてゲート絶縁膜28を形成し、さらに前記第一
拡散層25の一部を除いてレジスト29で被う。なお絶縁膜
28の膜厚は第１図で述べた前記ゲート電極10,11と第一
蓄積電極５との間の電気的相互作用が生じない膜厚まで
成長する必要がある。
および絶縁膜22をマスクとしてイオン注入法を用いて前
記シリコン基板21にｎ型不純物を注入して第一，第二，
第三拡散層25,26,27領域を形成し、次に熱酸化法又はCV
D法を用いてゲート絶縁膜28を形成し、さらに前記第一
拡散層25の一部を除いてレジスト29で被う。なお絶縁膜
28の膜厚は第１図で述べた前記ゲート電極10,11と第一
蓄積電極５との間の電気的相互作用が生じない膜厚まで
成長する必要がある。
続いて第２図（ｃ）に示すように、前記レジスト29をマ
スクに前記絶縁膜28をエッチング除去した後前記レジス
ト29を除去し、次にCVD法によりポリシリコン30を堆積
し、その後熱拡散法又はイオン注入法を用いてｎ型不純
物を前記ポリシリコン30に注入し、さらに第一蓄積電極
５の形状を有するレジスト膜31を形成する。
スクに前記絶縁膜28をエッチング除去した後前記レジス
ト29を除去し、次にCVD法によりポリシリコン30を堆積
し、その後熱拡散法又はイオン注入法を用いてｎ型不純
物を前記ポリシリコン30に注入し、さらに第一蓄積電極
５の形状を有するレジスト膜31を形成する。
引き続いて第２図（ｄ）に示すように前記レジスト31を
マスクとして前記ポリシリコン30をエッチング除去し、
次にレジスト31を除去した後、熱酸化法やCVD法を用い
て薄い絶縁膜32を形成し、その後CVD法によりポリシリ
コン33を堆積し、次に熱拡散法又はイオン注入法を用い
てｎ型不純物を前記ポリシリコン33に注入する。
マスクとして前記ポリシリコン30をエッチング除去し、
次にレジスト31を除去した後、熱酸化法やCVD法を用い
て薄い絶縁膜32を形成し、その後CVD法によりポリシリ
コン33を堆積し、次に熱拡散法又はイオン注入法を用い
てｎ型不純物を前記ポリシリコン33に注入する。
さらに第２図（ｅ）に示すように、前記ポリシリコン33
上に熱酸化法やCVD法を用いて薄い絶縁膜34を形成し、
その後CVD法によりポリシリコン35を堆積し、次に前記
第二拡散層26領域上の一部を除いてレジスト36で被う。
上に熱酸化法やCVD法を用いて薄い絶縁膜34を形成し、
その後CVD法によりポリシリコン35を堆積し、次に前記
第二拡散層26領域上の一部を除いてレジスト36で被う。
続いて第２図（ｆ）に示すように、前記レジスト36をマ
スクとして反応性スパッタエッチング技術を用いて前記
ポリシリコン35,絶縁膜34,ポリシリコン33,絶縁膜32,ポ
リシリコン30,絶縁膜28を順次エッチング除去してコン
タクトホールＡを形成し、その後レジスト36を除去した
後、熱酸化法又はCVD法により全面に酸化膜37を形成
し、その後反応性スパッタエッチング技術を用いて前記
酸化膜37をエッチング除去し前記コンタクトホールＡの
側壁にのみ酸化膜37を残す。
スクとして反応性スパッタエッチング技術を用いて前記
ポリシリコン35,絶縁膜34,ポリシリコン33,絶縁膜32,ポ
リシリコン30,絶縁膜28を順次エッチング除去してコン
タクトホールＡを形成し、その後レジスト36を除去した
後、熱酸化法又はCVD法により全面に酸化膜37を形成
し、その後反応性スパッタエッチング技術を用いて前記
酸化膜37をエッチング除去し前記コンタクトホールＡの
側壁にのみ酸化膜37を残す。
引き続いて第２図（ｇ）に示すように、CVD法を用いて
少なくとも前記コンタクトホールＡを埋める程度にポリ
シリコン38を堆積し、次に熱拡散法又はイオン注入法を
用いてｎ型不純物を前記ポリシリコン35,38中に注入
し、さらに第二蓄積電極６形状を有するレジスト39を形
成する。
少なくとも前記コンタクトホールＡを埋める程度にポリ
シリコン38を堆積し、次に熱拡散法又はイオン注入法を
用いてｎ型不純物を前記ポリシリコン35,38中に注入
し、さらに第二蓄積電極６形状を有するレジスト39を形
成する。
さらに、第２図（ｈ）に示すように、前記レジスト39を
マスクとして前記ポリシリコン38をエッチング除去し、
次に前記レジスト39を除去した後、CVD法により絶縁膜4
0を堆積し、しかる後前記第三拡散層27上の一部を除い
てレジスト41を形成する。
マスクとして前記ポリシリコン38をエッチング除去し、
次に前記レジスト39を除去した後、CVD法により絶縁膜4
0を堆積し、しかる後前記第三拡散層27上の一部を除い
てレジスト41を形成する。
最後に第２図（ｉ）に示すように、前記レジスト41をマ
スクとして反応性スパッタエッチング技術を用いて前記
絶縁膜40,ポリシリコン38,絶縁膜34,ポリシリコン33,絶
縁膜32,ポリシリコン30,絶縁膜28を順次エッチング除去
してコンタクトホールＢを形成し、次にレジスト41を除
去した後、CVD法又は熱酸化法を用いて全面に酸化膜42
を形成した後、反応性スパッタエッチング技術を用いて
前記酸化膜42をエッチング除去し、前記コンタクトホー
ルＢの側壁にのみ酸化膜42を残し、しかる後ビット線を
構成する配線金属43を形成し、第１図に示す半導体メモ
リセルを完成させる。
スクとして反応性スパッタエッチング技術を用いて前記
絶縁膜40,ポリシリコン38,絶縁膜34,ポリシリコン33,絶
縁膜32,ポリシリコン30,絶縁膜28を順次エッチング除去
してコンタクトホールＢを形成し、次にレジスト41を除
去した後、CVD法又は熱酸化法を用いて全面に酸化膜42
を形成した後、反応性スパッタエッチング技術を用いて
前記酸化膜42をエッチング除去し、前記コンタクトホー
ルＢの側壁にのみ酸化膜42を残し、しかる後ビット線を
構成する配線金属43を形成し、第１図に示す半導体メモ
リセルを完成させる。
本発明によれば、蓄積電荷量を決定する一因である蓄積
電極形成領域が、素子分離領域を含む２メモリセル領域
に及んでいるため、従来のメモリセルの蓄積電荷量の２
倍以上の電荷量が容易に確保でき、微細なメモリセル面
積においても記憶容量を大きく取ることができ、高集積
化に適したメモリセルを容易に得ることができる効果を
有するものである。
電極形成領域が、素子分離領域を含む２メモリセル領域
に及んでいるため、従来のメモリセルの蓄積電荷量の２
倍以上の電荷量が容易に確保でき、微細なメモリセル面
積においても記憶容量を大きく取ることができ、高集積
化に適したメモリセルを容易に得ることができる効果を
有するものである。
第１図は本発明方法により形成されるメモリセルの模式
的断面図、第２図（ａ）〜（ｉ）は本発明の実施例をプ
ロセスを追って示した模式的断面図、第３図は従来知ら
れている1T1Cセルの模式的断面図である。 1,21……シリコン基板 2,3,4,25,26,27,54……拡散層、5,6……蓄積電極 7,8……容量絶縁膜、９……対向電極 10,11,23,24……ゲート電極、12,53……ビット線 22,28,32,34,37,40,42,56……絶縁膜 29,31,36,39,41……レジスト 30,33,35,38,51,52……ポリシリコン 43……配線金属
的断面図、第２図（ａ）〜（ｉ）は本発明の実施例をプ
ロセスを追って示した模式的断面図、第３図は従来知ら
れている1T1Cセルの模式的断面図である。 1,21……シリコン基板 2,3,4,25,26,27,54……拡散層、5,6……蓄積電極 7,8……容量絶縁膜、９……対向電極 10,11,23,24……ゲート電極、12,53……ビット線 22,28,32,34,37,40,42,56……絶縁膜 29,31,36,39,41……レジスト 30,33,35,38,51,52……ポリシリコン 43……配線金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (2)
- 【請求項１】一つの絶縁ゲート電界効果トランジスタ
と、一つの積層型容量部とを含む半導体メモリセルにお
いて、隣合う二つのメモリセルのうちビット線を形成す
る配線材料を埋め込むコンタクトホールを共有して相接
する第一、第二メモリセルの積層型容量部が、第一メモ
リセルの第一電荷蓄積電極と第二メモリセルの第二電荷
蓄積電極との間に第一容量絶縁膜、対向電極、第二容量
絶縁膜をはさみ、かつ前記第一、第二メモリセル領域上
に渡って形成されれていることを特徴とする半導体メモ
リセル。 - 【請求項２】半導体基板上に素子間分離領域、ゲート絶
縁膜、第一、第二のゲート電極を形成した後、第一、第
二のソース領域とドレイン領域を形成する工程と、少な
くとも前記両ゲート電極を第一絶縁膜で被う工程と、前
記第一のソース領域と接続した第一電荷蓄積電極を前記
第一絶縁膜上に前記両ゲート電極上に渡って形成する工
程と、少なくとも前記第一電荷蓄積電極を第一容量絶縁
膜で被う工程と、前記第一容量絶縁膜を介して少なくと
も前記第一電荷蓄積電極を被うように対向電極を形成す
る工程と、前記対向電極上に第二容量絶縁膜を形成する
工程と、前記対向電極および前記第一電荷蓄積電極とは
第二容量絶縁膜および第二絶縁膜を介して接しかつ第二
ソース領域と接続した第二電荷蓄積電極を前記両ゲート
電極上に渡って形成する工程と、ウェハー全面に第三絶
縁膜を形成する工程と、前記対向電極および前記第一、
第二電荷蓄積電極とは第四絶縁膜を介して接しかつ前記
ドレイン領域と接続したビット線を形成する工程とを含
むことを特徴とする半導体メモリセルの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291592A JPH0770616B2 (ja) | 1988-11-18 | 1988-11-18 | 半導体メモリセルおよびその製造方法 |
| EP89121316A EP0370407A1 (en) | 1988-11-18 | 1989-11-17 | Semiconductor memory device of one transistor - one capacitor memory cell type |
| US07/438,125 US4985718A (en) | 1988-11-18 | 1989-11-20 | Semiconductor memory device of one transistor-one capacitor memory cell type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291592A JPH0770616B2 (ja) | 1988-11-18 | 1988-11-18 | 半導体メモリセルおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137363A JPH02137363A (ja) | 1990-05-25 |
| JPH0770616B2 true JPH0770616B2 (ja) | 1995-07-31 |
Family
ID=17770939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291592A Expired - Lifetime JPH0770616B2 (ja) | 1988-11-18 | 1988-11-18 | 半導体メモリセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3181406B2 (ja) * | 1992-02-18 | 2001-07-03 | 松下電器産業株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215067A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-11-18 JP JP63291592A patent/JPH0770616B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137363A (ja) | 1990-05-25 |
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