JPH0770626B2 - 不揮発性メモリ−・セル - Google Patents
不揮発性メモリ−・セルInfo
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- JPH0770626B2 JPH0770626B2 JP60504620A JP50462085A JPH0770626B2 JP H0770626 B2 JPH0770626 B2 JP H0770626B2 JP 60504620 A JP60504620 A JP 60504620A JP 50462085 A JP50462085 A JP 50462085A JP H0770626 B2 JPH0770626 B2 JP H0770626B2
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- electrode
- voltage
- control electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/682—Floating-gate IGFETs having only two programming levels programmed by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板中に形成された制御電極に隣接する表面
を有し、かつ、前記表面上に形成された誘電領域とを有
する基板と、前記誘電領域に形成され前記制御電極と容
量性関係にある電気的に絶縁されたフローティング・ゲ
ートと、前記誘電領域内に形成され、選ばれた基準電圧
を受電するように調整され、前記フローティング・ゲー
トと容量性関係にある第１の書込電極と、前記制御電極
に対して選ばれた電圧を供給して前記フローティング・
ゲートと前記第１のまたは第２の書込電極との間で電荷
の転送を行い、これにより、前記フローティング・ゲー
トを第１および第２の電圧レベルに書込む制御手段とを
有する電気的プログラマブル・メモリー・セルに関す
る。
を有し、かつ、前記表面上に形成された誘電領域とを有
する基板と、前記誘電領域に形成され前記制御電極と容
量性関係にある電気的に絶縁されたフローティング・ゲ
ートと、前記誘電領域内に形成され、選ばれた基準電圧
を受電するように調整され、前記フローティング・ゲー
トと容量性関係にある第１の書込電極と、前記制御電極
に対して選ばれた電圧を供給して前記フローティング・
ゲートと前記第１のまたは第２の書込電極との間で電荷
の転送を行い、これにより、前記フローティング・ゲー
トを第１および第２の電圧レベルに書込む制御手段とを
有する電気的プログラマブル・メモリー・セルに関す
る。
フローティング・ゲート・プログラマブルROMの最初の
世代はドレイン・ジャンクションをなだれ絶縁破壊にド
ライブする、いわゆるドレインと絶縁されたフローティ
ング・ゲートとの間の厚いゲート酸化物を通じてトンネ
ルするに十分なエネルギーを有する“ホット”電子を発
生してプログラムするポリ（多結晶シリコン）構造であ
った。その装置は、フローティング・ゲートなだれ絶縁
破壊ジャンクションMOS特性を省略してFAMOSと呼ばれ
る。電気的にプログラムしうるROMとして知られるその
種の装置の部類に属するFAMOS装置は、その装置を紫外
線で照射することによって消去することができる。
世代はドレイン・ジャンクションをなだれ絶縁破壊にド
ライブする、いわゆるドレインと絶縁されたフローティ
ング・ゲートとの間の厚いゲート酸化物を通じてトンネ
ルするに十分なエネルギーを有する“ホット”電子を発
生してプログラムするポリ（多結晶シリコン）構造であ
った。その装置は、フローティング・ゲートなだれ絶縁
破壊ジャンクションMOS特性を省略してFAMOSと呼ばれ
る。電気的にプログラムしうるROMとして知られるその
種の装置の部類に属するFAMOS装置は、その装置を紫外
線で照射することによって消去することができる。
プログラマブルROMの第２の世代は電気的に消去可能（E
EPROM）な装置を含む。EEPROM技術は２レベルおよび３
レベル構造の両方を含む。２レベル・アプローチにおい
ては、第２レベルのポリシリコン制御ゲートは、電気書
込および消去中、フローティング・ゲートMOSトランジ
スタ構造の下層ゲートに、容量的に結合される。
EPROM）な装置を含む。EEPROM技術は２レベルおよび３
レベル構造の両方を含む。２レベル・アプローチにおい
ては、第２レベルのポリシリコン制御ゲートは、電気書
込および消去中、フローティング・ゲートMOSトランジ
スタ構造の下層ゲートに、容量的に結合される。
その結果、フローティング・ゲートは制御ゲートに高い
電圧を供給し、その下のドレインに接地することによっ
て書込むことができる。そのセルは極性を逆にすること
によって消去される。
電圧を供給し、その下のドレインに接地することによっ
て書込むことができる。そのセルは極性を逆にすること
によって消去される。
この種の電気的にプログラマブルな不揮発性メモリー・
セルは米国特許第4,274,012号により知られている。公
知のメモリー・セルは３レベル・ポリEEPROM構造であ
る。第１のレベルのポリ層は基準／接地導体を含み、第
２ポリ層はフローティング・ゲートを含み、第３のポリ
はプログラミング／消去電極を含む。基準導体およびフ
ローティング・ゲートは凹凸のある上面領域を有するよ
うに処理される。これらの領域は導体間で電荷がトンネ
ルするのに十分な局部的に高い電界の微小電流を発生す
る。この構造は大きさおよび密度の点からみて効率的な
フローティング・ゲート・セルを提供する。
セルは米国特許第4,274,012号により知られている。公
知のメモリー・セルは３レベル・ポリEEPROM構造であ
る。第１のレベルのポリ層は基準／接地導体を含み、第
２ポリ層はフローティング・ゲートを含み、第３のポリ
はプログラミング／消去電極を含む。基準導体およびフ
ローティング・ゲートは凹凸のある上面領域を有するよ
うに処理される。これらの領域は導体間で電荷がトンネ
ルするのに十分な局部的に高い電界の微小電流を発生す
る。この構造は大きさおよび密度の点からみて効率的な
フローティング・ゲート・セルを提供する。
第１図は上記の米国特許第4,274,012号に記載の３レベ
ル不揮発性メモリー・セルの略図である。セル10は容量
性結合によってプログラミングおよび消去を行うように
使用される拡散バイアス電極を特徴とする。
ル不揮発性メモリー・セルの略図である。セル10は容量
性結合によってプログラミングおよび消去を行うように
使用される拡散バイアス電極を特徴とする。
そのセルの関連要素としてはＰ形基板11に形成されたn+
バイアス電極15と、プログラム電極12、フローティング
・ゲート13およびストア／イレーズ電極14から成る上部
に積層された３層サンドイッチ要素とを含む。凹凸を有
する領域16、17は、比較的厚い酸化物領域を通じてトン
ネルすることができる局部的な電界を発生されるため
に、プログラム電極12およびフローティング・ゲート13
の上表面に形成される。この凹凸はポリシリコンの酸化
によって形成することができる。トンネル特性を強化す
るための凹凸の使用により、大量製造ラインにおいて薄
いトンネル酸化物層を形成する必要性を除去することが
できる。
バイアス電極15と、プログラム電極12、フローティング
・ゲート13およびストア／イレーズ電極14から成る上部
に積層された３層サンドイッチ要素とを含む。凹凸を有
する領域16、17は、比較的厚い酸化物領域を通じてトン
ネルすることができる局部的な電界を発生されるため
に、プログラム電極12およびフローティング・ゲート13
の上表面に形成される。この凹凸はポリシリコンの酸化
によって形成することができる。トンネル特性を強化す
るための凹凸の使用により、大量製造ラインにおいて薄
いトンネル酸化物層を形成する必要性を除去することが
できる。
構造10に書込むために、プログラム電極12およびトラン
ジスタ・ゲート20はシステム・グランドVSSにセットさ
れ、ストア／イレーズ・ゲート電極14に正の高電圧＋VW
が供給される。プログラム電圧は電気的にフローティン
グのバイアス電極15を介してフローティング・ゲート13
に容量的に結合される。それによって、電子は低電位の
プログラム・プレート12からトンネルする。消去するた
めには、VSSがビット線21に供給され、トランジスタ20
をターンオンしてVSS低電位のビット線21をバイアス電
極15に接続することによって、フローティング・ゲート
13を容量性結合によりVSSに保持する。同時に、正の書
込電圧（＋VW）はストア／イレーズ電極14に供給され、
電子を低電位のフローティング・ゲート13からストア／
イレーズ電極14にトンネルする。このようにして、この
公知のセルは“直接書込”能力を有するという利点を発
揮することができる。すなわち、セルは選ばれた高およ
び低しきい値状態に対し、直接書込みが可能となる。
ジスタ・ゲート20はシステム・グランドVSSにセットさ
れ、ストア／イレーズ・ゲート電極14に正の高電圧＋VW
が供給される。プログラム電圧は電気的にフローティン
グのバイアス電極15を介してフローティング・ゲート13
に容量的に結合される。それによって、電子は低電位の
プログラム・プレート12からトンネルする。消去するた
めには、VSSがビット線21に供給され、トランジスタ20
をターンオンしてVSS低電位のビット線21をバイアス電
極15に接続することによって、フローティング・ゲート
13を容量性結合によりVSSに保持する。同時に、正の書
込電圧（＋VW）はストア／イレーズ電極14に供給され、
電子を低電位のフローティング・ゲート13からストア／
イレーズ電極14にトンネルする。このようにして、この
公知のセルは“直接書込”能力を有するという利点を発
揮することができる。すなわち、セルは選ばれた高およ
び低しきい値状態に対し、直接書込みが可能となる。
フローティング・ゲート13はまたMOSセンス・トランジ
スタ（図に示していない）のゲートとして働かせること
ができる。VT1状態の上記WRITE1において、電子はフロ
ーティング・ゲート13を低電位に保持し、センス・トラ
ンジスタはオフに維持される。逆に、WRITE0またはVT0
状態では、フローティング・ゲート13は比較的高電位に
あって、接続しているMOSセンス・トランジスタをター
ンオンする。
スタ（図に示していない）のゲートとして働かせること
ができる。VT1状態の上記WRITE1において、電子はフロ
ーティング・ゲート13を低電位に保持し、センス・トラ
ンジスタはオフに維持される。逆に、WRITE0またはVT0
状態では、フローティング・ゲート13は比較的高電位に
あって、接続しているMOSセンス・トランジスタをター
ンオンする。
この公知のセルの主な利益は、電荷輸送領域の酸化物
は、例えば約800オングストロームのように比較的厚く
することができ、それによって処理の再現性および歩留
りを改善することができるということである。
は、例えば約800オングストロームのように比較的厚く
することができ、それによって処理の再現性および歩留
りを改善することができるということである。
しかし、この凹凸のあるまたは粗面のポリシリコンの利
点は耐久性（すなわち、しきい値VT1およびVT0が信頼性
をもってセットされる書込および消去サイクルの最大回
数）の低さを伴うものである。また、凹凸の形成は３レ
ベル・ポリシリコン構造に含まれる処理および構造上の
複雑性をさらに追加するものである。その他の欠点とし
ては、それは厳重な処理制御を必要とし、ポリシリコン
からの電界放出および粗面ポリシリコン酸化物の信頼性
のために均一な再現性ある表面状態を維持しなければな
らないということである。
点は耐久性（すなわち、しきい値VT1およびVT0が信頼性
をもってセットされる書込および消去サイクルの最大回
数）の低さを伴うものである。また、凹凸の形成は３レ
ベル・ポリシリコン構造に含まれる処理および構造上の
複雑性をさらに追加するものである。その他の欠点とし
ては、それは厳重な処理制御を必要とし、ポリシリコン
からの電界放出および粗面ポリシリコン酸化物の信頼性
のために均一な再現性ある表面状態を維持しなければな
らないということである。
本発明は、上記の欠点を除去した電気的にプログラマブ
ルな不揮発性メモリー・セルを提供することを目的とす
る。すなわち、本発明は第１および第２の書込電極が窒
化シリコンおよびシリコン・オキシナイトライドから選
ばれたそれぞれの第１および第２の誘電体層を通じてフ
ローティング・ゲートと容量性関係にあることを特徴と
する電気的にプログラマブルな不揮発性メモリー・セル
を提供する。
ルな不揮発性メモリー・セルを提供することを目的とす
る。すなわち、本発明は第１および第２の書込電極が窒
化シリコンおよびシリコン・オキシナイトライドから選
ばれたそれぞれの第１および第２の誘電体層を通じてフ
ローティング・ゲートと容量性関係にあることを特徴と
する電気的にプログラマブルな不揮発性メモリー・セル
を提供する。
次に、図を参照しながら、本発明の実施例を説明する。
第２図は本発明による直接書込不揮発性メモリー・セル
の一実施例30の略図を表わす。第５図には、そのセルの
基本構造の断面図を表わす。ここで使用する“直接書
込”の意味はメモリー・セルの消去を必要としないとい
うことである。メモリーセルの現在の状態に関係なく、
最初に消去することなくVT1またはVT0しきい値状態をセ
ルに直接プログラムすることができる。典型的に、第２
図および第５図のセル30はＰ形基板31で作られる。強く
ドープされたn+基板拡散制御電極35がその基板に作ら
れ、接地された基準プレート／電極32およびプログラム
・ゲート／電極34は第１レベルのポリシリコンから作ら
れる。積層されたフローティング・ゲート33は第２レベ
ル・ポリシリコンから形成される。これらゲートは二酸
化シリコン層40内に、すなわち二酸化シリコン層40によ
って電気的に絶縁されるように従来方式で作られる。従
来技術および構造と異なるところは、窒化シリコン層3
8、39はプログラム電極34とフローティング・ゲート33
の積層部分との間の誘電体として使用され、フローティ
ング・ゲート33の積層部分と接地された基準電極32との
間の誘電体として使用されるということである。
の一実施例30の略図を表わす。第５図には、そのセルの
基本構造の断面図を表わす。ここで使用する“直接書
込”の意味はメモリー・セルの消去を必要としないとい
うことである。メモリーセルの現在の状態に関係なく、
最初に消去することなくVT1またはVT0しきい値状態をセ
ルに直接プログラムすることができる。典型的に、第２
図および第５図のセル30はＰ形基板31で作られる。強く
ドープされたn+基板拡散制御電極35がその基板に作ら
れ、接地された基準プレート／電極32およびプログラム
・ゲート／電極34は第１レベルのポリシリコンから作ら
れる。積層されたフローティング・ゲート33は第２レベ
ル・ポリシリコンから形成される。これらゲートは二酸
化シリコン層40内に、すなわち二酸化シリコン層40によ
って電気的に絶縁されるように従来方式で作られる。従
来技術および構造と異なるところは、窒化シリコン層3
8、39はプログラム電極34とフローティング・ゲート33
の積層部分との間の誘電体として使用され、フローティ
ング・ゲート33の積層部分と接地された基準電極32との
間の誘電体として使用されるということである。
夫々の電極−窒化物−電極構造はキャパシタC3,C4を形
成し、それらはEEPROMを高および低電圧しきい値状態に
プログラムするのに使用される臨界電流伝導路内にあ
る。典型的に、窒化シリコンはPoole−Frenkel導通を可
能にするために約100〜200オングストローム厚に形成さ
れる。
成し、それらはEEPROMを高および低電圧しきい値状態に
プログラムするのに使用される臨界電流伝導路内にあ
る。典型的に、窒化シリコンはPoole−Frenkel導通を可
能にするために約100〜200オングストローム厚に形成さ
れる。
また、この回路は１対のｎチャンネル・エンハンスメン
ト・モード・トランジスタQ1,Q2とフローティング・ゲ
ート・トランジスタQ3とを含む。ただし、トランジスタ
Q2,Q3は第５図の断面図には示していない。しかし、こ
れらトランジスタは従来形式によって構成され、第２図
の回路に従い第５図に示す要素に接続される。CQ3はフ
ローティング・ゲート・トランジスタQ3のアクティブな
ゲート容量である。その他、２つの臨界通路容量はC1お
よびC2であり、C1はバイアス制御電極35とプログラム電
極34との間の二酸化シリコン誘電体によって形成され、
C2はバイアス制御電極35とフローティング・ゲート電極
33との間の二酸化シリコン誘電体によって形成されてい
る。セルの構造はC2−C1≫C3−C4となっている。その
上、アクティブ・ゲート容量CQ3≪C1またはC2である。
ト・モード・トランジスタQ1,Q2とフローティング・ゲ
ート・トランジスタQ3とを含む。ただし、トランジスタ
Q2,Q3は第５図の断面図には示していない。しかし、こ
れらトランジスタは従来形式によって構成され、第２図
の回路に従い第５図に示す要素に接続される。CQ3はフ
ローティング・ゲート・トランジスタQ3のアクティブな
ゲート容量である。その他、２つの臨界通路容量はC1お
よびC2であり、C1はバイアス制御電極35とプログラム電
極34との間の二酸化シリコン誘電体によって形成され、
C2はバイアス制御電極35とフローティング・ゲート電極
33との間の二酸化シリコン誘電体によって形成されてい
る。セルの構造はC2−C1≫C3−C4となっている。その
上、アクティブ・ゲート容量CQ3≪C1またはC2である。
第２図および第５図のEEPROMメモリー・セルに低しきい
値VT0をプログラムするために、ビット線は接地電位近
くに保持され、ワード線はVCC（約＋5V）にとられて、
トランジスタQ1,Q2をターンオンし、一方プログラム線
は約＋20Vの電圧ＶW/Eにひきあげられる。プログラム線
が上昇すると、バイアス制御電極35およびノードＡはQ2
によって接地電位に保持される。臨界窒化物誘電体キャ
パシタC3,C4に対する電圧（VC3,VC4）は従って下記方程
式によって与えられる。
値VT0をプログラムするために、ビット線は接地電位近
くに保持され、ワード線はVCC（約＋5V）にとられて、
トランジスタQ1,Q2をターンオンし、一方プログラム線
は約＋20Vの電圧ＶW/Eにひきあげられる。プログラム線
が上昇すると、バイアス制御電極35およびノードＡはQ2
によって接地電位に保持される。臨界窒化物誘電体キャ
パシタC3,C4に対する電圧（VC3,VC4）は従って下記方程
式によって与えられる。
C2はC3,C4またはCQ3より相当大きいから供給されたプロ
グラミング電圧ＶW/Eの相当大きな部分がC3に対する容
量性結合によって現われる。特に、電圧VC3は容量性分
配関係（１）によって与えられ、与えられた容量値のた
めに供給されたプログラミング電圧ＶW/Eの相当大きな
割合を占める。第５図において、正のプログラミングＶ
W/Eは負電荷の電子を電極32によってフローティング・
ゲート（接地VSSに接続されている）から離し、フロー
ティング・ゲートを正電荷に保つ。
グラミング電圧ＶW/Eの相当大きな部分がC3に対する容
量性結合によって現われる。特に、電圧VC3は容量性分
配関係（１）によって与えられ、与えられた容量値のた
めに供給されたプログラミング電圧ＶW/Eの相当大きな
割合を占める。第５図において、正のプログラミングＶ
W/Eは負電荷の電子を電極32によってフローティング・
ゲート（接地VSSに接続されている）から離し、フロー
ティング・ゲートを正電荷に保つ。
その後の読出オペレーションにおいて、セルがアクセス
されたとき、フローティング・ゲートの正電荷はフロー
ティング・ゲート・トランジスタCQ3を“オン”状態に
維持して、しきい値電圧状態VT0を示す低電位にビット
線を引き下げる。
されたとき、フローティング・ゲートの正電荷はフロー
ティング・ゲート・トランジスタCQ3を“オン”状態に
維持して、しきい値電圧状態VT0を示す低電位にビット
線を引き下げる。
前記したように、窒化シリコン誘電体層38,39はキャパ
シタC3,C4に使用される。それは優秀な絶縁体である
が、二酸化シリコンより高い電流レベルを有する。窒化
物38を通るPoole−Frenkel導通電流は従来のEEPROMプロ
グラミングのために要求されるものより低いプログラミ
ング電圧でよい。その上、電流方向は電極32/33（また
は34/33）の両端の電位差に従って双方向性であり、上
記の米国特許第4,274,012号に開示するセルに使用され
ている第３ポリ・レベルを除去することができる。
シタC3,C4に使用される。それは優秀な絶縁体である
が、二酸化シリコンより高い電流レベルを有する。窒化
物38を通るPoole−Frenkel導通電流は従来のEEPROMプロ
グラミングのために要求されるものより低いプログラミ
ング電圧でよい。その上、電流方向は電極32/33（また
は34/33）の両端の電位差に従って双方向性であり、上
記の米国特許第4,274,012号に開示するセルに使用され
ている第３ポリ・レベルを除去することができる。
メモリー・セル30を高いしきい値電圧にプログラムする
ために、ビットおよびワード両線はプログラム・オペレ
ーション中VCCに保持され、プログラム線は上記のよう
に、約＋20Vの正プログラミング電圧（ＶW/E）にひき上
げられる。ビットおよびワード両線が“ハイ”で、トラ
ンジスタQ2は、ノードＡがキャパシタC1を通してプログ
ラム線から容量性結合されるために、約VCC以上に上昇
開始するときに、ターンオンする。次に示す電圧はキャ
パシタC3,C4に対する電圧である。
ために、ビットおよびワード両線はプログラム・オペレ
ーション中VCCに保持され、プログラム線は上記のよう
に、約＋20Vの正プログラミング電圧（ＶW/E）にひき上
げられる。ビットおよびワード両線が“ハイ”で、トラ
ンジスタQ2は、ノードＡがキャパシタC1を通してプログ
ラム線から容量性結合されるために、約VCC以上に上昇
開始するときに、ターンオンする。次に示す電圧はキャ
パシタC3,C4に対する電圧である。
この場合、容量性分配関係（４）に従い、プログラミン
グ電圧ＶW/Eの大きな部分は、C3よりもC4の両端に現わ
れる。この電圧は、フローティング・ゲート33に、接地
された基準プレート32から負荷電電子を取得させる。
グ電圧ＶW/Eの大きな部分は、C3よりもC4の両端に現わ
れる。この電圧は、フローティング・ゲート33に、接地
された基準プレート32から負荷電電子を取得させる。
特に、ノードＡが約VCC以上に上昇し始めたときに、ビ
ットおよびワードの両線に対するVCCの供給はトランジ
スタQ2をターンオンするから、制御電極35はフローティ
ングする。故に、プログラム電極34に供給されたプログ
ラム電圧はC1によってバイアス制御電極35に、またC2に
よってフローティング・ゲート33に容量性結合される。
フローティング・ゲート33と接地された基準プレート32
との間の電位は窒化物誘電体層39を通じて電子をトンネ
ルさせ、フローティング・ゲートに対する必要な電子の
輸送を行わせ、CQ3のしきい値電圧をVT1に上昇させる。
ットおよびワードの両線に対するVCCの供給はトランジ
スタQ2をターンオンするから、制御電極35はフローティ
ングする。故に、プログラム電極34に供給されたプログ
ラム電圧はC1によってバイアス制御電極35に、またC2に
よってフローティング・ゲート33に容量性結合される。
フローティング・ゲート33と接地された基準プレート32
との間の電位は窒化物誘電体層39を通じて電子をトンネ
ルさせ、フローティング・ゲートに対する必要な電子の
輸送を行わせ、CQ3のしきい値電圧をVT1に上昇させる。
セルに記憶されている状態の読出しは、ワード線をVCC
にし、読出ゲート（現在の場合）をVCCにし、プログラ
ム線を固定電位に保持し、ビット線と接地電位との間に
導通路が存在するかしないか、ビット線を感知すること
によって行われる。
にし、読出ゲート（現在の場合）をVCCにし、プログラ
ム線を固定電位に保持し、ビット線と接地電位との間に
導通路が存在するかしないか、ビット線を感知すること
によって行われる。
38,39のような誘電体層に対し、窒化物層の代わりにシ
リコン・オキシナイトライドを利用することができる。
リコン・オキシナイトライドを利用することができる。
第３図は代替的な直接書込EEPROMセル40を示す。セル40
は、トランジスタQ2が典型的にはしきい値電圧が、−１
〜−3Vであり、接地されたゲートであるデプリーション
・モード・トランジスタであるということを除き、第２
図のセル30と同一である。この構造でQ1のみがワード線
によって制御される。方程式（１）〜（４）の容量分配
関係とEEPROMセル30について上記したプログラミング方
法は実施例40にも同様に適用される。
は、トランジスタQ2が典型的にはしきい値電圧が、−１
〜−3Vであり、接地されたゲートであるデプリーション
・モード・トランジスタであるということを除き、第２
図のセル30と同一である。この構造でQ1のみがワード線
によって制御される。方程式（１）〜（４）の容量分配
関係とEEPROMセル30について上記したプログラミング方
法は実施例40にも同様に適用される。
本発明の直接書込EEPROMセルの第２の代替実施例を第４
図に示す。再び、容量性分配関係（１）〜（４）および
EEPROMセル30のためのプログラミング・シークエンスが
これにも適用される。この場合、Q1はワード線で制御さ
れ、読出ゲート線に供給された信号によって制御される
Q2は、接地された基準電圧とフローティング・ゲート・
トランジスタQ3との間に挿入される。Q2の位置決めは、
制御電極、すなわち、ノードＡがプログラミング中ビッ
ト線と接地との間にある電流路と一体部分であるという
ことから必要なことである。制御電極はプログラム・シ
ークエンス中フロートでなければならず、Q2はそれを可
能にする。
図に示す。再び、容量性分配関係（１）〜（４）および
EEPROMセル30のためのプログラミング・シークエンスが
これにも適用される。この場合、Q1はワード線で制御さ
れ、読出ゲート線に供給された信号によって制御される
Q2は、接地された基準電圧とフローティング・ゲート・
トランジスタQ3との間に挿入される。Q2の位置決めは、
制御電極、すなわち、ノードＡがプログラミング中ビッ
ト線と接地との間にある電流路と一体部分であるという
ことから必要なことである。制御電極はプログラム・シ
ークエンス中フロートでなければならず、Q2はそれを可
能にする。
前記のように、窒化シリコンの使用は、米国特許第4,27
4,012号に使用されているような３層ポリシリコン構造
の必要性を除去する。３層ポリシリコン・スタック構造
は、表面の凹凸がポリシリコンの上表面にのみ形成する
ことができるというところから公知のセルに要求され
る。電荷は、下層の粗面化された上表面と共に強化され
た電界によって、一方のポリシリコン層から重ね合わさ
れたポリシリコン層の方にのみ流れることができる。す
なわち、電子の流れは本質的に粗面化された上表面から
一方向にのみ行われる。それと対照的に、この実施例の
構造体に窒化シリコンを使用するため、窒化物を通る電
流は内部窒化物層によって制御され、粗面化された表面
からの電界放出によって制御されるものでないというこ
とがわかる。その上、第３のポリシリコン層の使用の必
要性の除去は、窒化シリコンを使用して信頼性を改善す
ることができる。それは粗面化されたポリシリコン上の
酸化物の絶縁破壊電圧より窒化シリコンの絶縁破壊電圧
が高いためである。また、窒化シリコンの導電性は書込
−消去サイクルによって劣化されないため、耐久性が改
善される。
4,012号に使用されているような３層ポリシリコン構造
の必要性を除去する。３層ポリシリコン・スタック構造
は、表面の凹凸がポリシリコンの上表面にのみ形成する
ことができるというところから公知のセルに要求され
る。電荷は、下層の粗面化された上表面と共に強化され
た電界によって、一方のポリシリコン層から重ね合わさ
れたポリシリコン層の方にのみ流れることができる。す
なわち、電子の流れは本質的に粗面化された上表面から
一方向にのみ行われる。それと対照的に、この実施例の
構造体に窒化シリコンを使用するため、窒化物を通る電
流は内部窒化物層によって制御され、粗面化された表面
からの電界放出によって制御されるものでないというこ
とがわかる。その上、第３のポリシリコン層の使用の必
要性の除去は、窒化シリコンを使用して信頼性を改善す
ることができる。それは粗面化されたポリシリコン上の
酸化物の絶縁破壊電圧より窒化シリコンの絶縁破壊電圧
が高いためである。また、窒化シリコンの導電性は書込
−消去サイクルによって劣化されないため、耐久性が改
善される。
第５図の代替実施例における構造を第６図、第７図およ
び第８図に示す。その各場合、方程式（１）〜（４）の
容量性分配関係、および直接書込VT1,VT0プログラミン
グ・オペレーションはそのまま使用できる。特に、第６
図の第１レベルのポリシリコンおよび第２レベルのポリ
シリコン層の役割は維持される。フローティング・ゲー
ト33Aは第１レベルのポリシリコン層からなるのに対
し、接地された基準電極32Aおよびプログラム電極34A
は、第２レベルのポリシリコン層の重複部分から形成さ
れる。キャパシタC3,C4の窒化シリコン誘電体層38A,39A
は変化しない。典型的に第６図と第７図の構造間の選択
は、特定の処理およびレイアウトの考慮の下に指示され
る。
び第８図に示す。その各場合、方程式（１）〜（４）の
容量性分配関係、および直接書込VT1,VT0プログラミン
グ・オペレーションはそのまま使用できる。特に、第６
図の第１レベルのポリシリコンおよび第２レベルのポリ
シリコン層の役割は維持される。フローティング・ゲー
ト33Aは第１レベルのポリシリコン層からなるのに対
し、接地された基準電極32Aおよびプログラム電極34A
は、第２レベルのポリシリコン層の重複部分から形成さ
れる。キャパシタC3,C4の窒化シリコン誘電体層38A,39A
は変化しない。典型的に第６図と第７図の構造間の選択
は、特定の処理およびレイアウトの考慮の下に指示され
る。
第７図もまた接地された基準電極プレート32が接地され
た拡散領域42と置換えられたということを除き、第５図
のものと同様である。ここで、キャパシタC4はポリ２フ
ローティング・ゲート、窒化シリコン層39Bおよび拡散
線42によって形成される。第６図と第８図の構造間の選
択は典型的にはセル・レイアウトの考慮の下に指示され
る。
た拡散領域42と置換えられたということを除き、第５図
のものと同様である。ここで、キャパシタC4はポリ２フ
ローティング・ゲート、窒化シリコン層39Bおよび拡散
線42によって形成される。第６図と第８図の構造間の選
択は典型的にはセル・レイアウトの考慮の下に指示され
る。
最後に、第８図の構造は、本質的にプログラム電極34A
は第２のポリシリコン層の一部分であり、フローティン
グ・ゲート33Aは第１のポリシリコン層の一部分であ
り、接地された基準電極は基板拡散線42によって形成さ
れるというようにした第６図と第７図の構造の組合わせ
である。
は第２のポリシリコン層の一部分であり、フローティン
グ・ゲート33Aは第１のポリシリコン層の一部分であ
り、接地された基準電極は基板拡散線42によって形成さ
れるというようにした第６図と第７図の構造の組合わせ
である。
前記したように、第５図乃至第８図の各種実施例に示す
基本直接書込EEPROMセルは、第２図乃至第４図の異なる
電気構造に共通であり、その各場合に同じプログラム・
オペレーションが適用される。以上で述べたプログラム
・オペレーションを次の表に要約する。
基本直接書込EEPROMセルは、第２図乃至第４図の異なる
電気構造に共通であり、その各場合に同じプログラム・
オペレーションが適用される。以上で述べたプログラム
・オペレーションを次の表に要約する。
以上の説明から、本発明は種々の変更が可能であること
がわかる。例えば、基板と制御電極の導電形を反対にす
ることができる。
がわかる。例えば、基板と制御電極の導電形を反対にす
ることができる。
本発明による不揮発性メモリー・セルは簡単な２レベル
・ポリシリコン構造の利点を有する。さらに、本発明の
利点は簡略化した直接書込EEPROMセル、すなわち、前の
しきい値状態に関係なく最初にセルを消去することもな
く低または高しきい値状態に書込むことができるEEPROM
メモリー・セルを提供することができる点にある。さら
に、本発明の他の利益はプログラミング特性および耐久
性を改善したセルを提供するということである。その
上、本セルは単一の5V電源から供給される比較的低いプ
ログラミング電圧を使用することができる。
・ポリシリコン構造の利点を有する。さらに、本発明の
利点は簡略化した直接書込EEPROMセル、すなわち、前の
しきい値状態に関係なく最初にセルを消去することもな
く低または高しきい値状態に書込むことができるEEPROM
メモリー・セルを提供することができる点にある。さら
に、本発明の他の利益はプログラミング特性および耐久
性を改善したセルを提供するということである。その
上、本セルは単一の5V電源から供給される比較的低いプ
ログラミング電圧を使用することができる。
図面の簡単な説明 第１図は、先行技術の３レベル・ポリシリコン不揮発性
メモリー・セルの断面略図である。
メモリー・セルの断面略図である。
第２図は、本発明の直接書込EEPROMの１例の回路図であ
る。
る。
第３図および第４図は、第２図のEEPROMセルの別の例で
ある。
ある。
第５図は、第２図乃至第４図の基本EEPROMセル構造の断
面略図である。
面略図である。
第６図は、第１および第２レベルのポリシリコン層の機
能を反対にした第５図の別の構造を表わす図である。
能を反対にした第５図の別の構造を表わす図である。
第７図は、接地または基準プレートが接地された拡散線
と置換された第５図の他の構造を表わす図である。
と置換された第５図の他の構造を表わす図である。
第８図は、さらにこの場合の代替構造を表し、第６図の
接地または基準プレートが第７図の接地された拡散線と
置換えられた第６図および第７図の組合わせ構造を表わ
す図である。
接地または基準プレートが第７図の接地された拡散線と
置換えられた第６図および第７図の組合わせ構造を表わ
す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 シンカー，トーマス エドワード アメリカ合衆国 94539 カリフオルニア フリモント，パジヤロ ドライブ 40984 (72)発明者 チユーリ，レイモンド アレクサンダー アメリカ合衆国 45342 オハイオ マイ アミズバーグ，マントン ドライブ 2258 (72)発明者 ロツクウツド，ジヨージ コービン アメリカ合衆国 45429 オハイオ デイ トン，クラリツジ ドライブ サウス 556 (56)参考文献 特開 昭55−99780（ＪＰ，Ａ) 特開 昭52−36475（ＪＰ，Ａ) 特開 昭56−134775（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板（31）中に形成された制御電極
（35）と、 前記制御電極（35）の表面を広く覆うように形成された
誘電体領域（40）と、 前記誘電体領域（40）中に形成され、前記制御電極（3
5）と容量性関係（C2）にある電気的に絶縁されたフロ
ーティング・ゲート（33）と、 前記誘電体領域中に形成され、前記制御電極（35）と前
記フローティング・ゲート（33）の間にあり、双方と容
量関係（C1,C3）にあってプログラム電圧を印加できる
ように調整された第１の書込電極（34）と、 前記フローティング・ゲート（33）と半導体基板（31）
の間にあり、前記フローティング・ゲート（33）と容量
関係（C4）にあって、選ばれた基準電圧を印加できるよ
うに調整された第２の書込電極（32）と、を有し、 前記第１および第２の書込電極（34、32）は、それぞれ
窒化シリコン膜または酸窒化シリコン膜からなる第１の
誘電層（38）および窒化シリコン膜または酸窒化シリコ
ン膜からなる第２の誘電層（39）を介して、前記フロー
ティング・ゲート（33）と相互に近接して対面している
ことにより、前記容量関係（C3,C4）は所定のキャパシ
タンス値が確保され、 前記制御電極（35）に対して選ばれた電圧を供給し、前
記フローティング・ゲート（33）と前記第１の書込電極
（34）又は第２の書込電極（32）との間で電荷の転送を
行わせ、それにより前記フローティング・ゲート（33）
を第１または第２の電圧レベルに書込む、電気的にプロ
グラム可能な不揮発性メモリー・セル。 - 【請求項２】前記窒化シリコン膜または酸窒化シリコン
膜は、範囲100〜200オングストローム厚である、特許請
求の範囲第１項に記載の電気的にプログラム可能な不揮
発性メモリー・セル。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/665,874 US4616245A (en) | 1984-10-29 | 1984-10-29 | Direct-write silicon nitride EEPROM cell |
| PCT/US1985/002043 WO1986002779A1 (en) | 1984-10-29 | 1985-10-21 | Nonvolatile memory cell |
| US665874 | 1991-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500625A JPS62500625A (ja) | 1987-03-12 |
| JPH0770626B2 true JPH0770626B2 (ja) | 1995-07-31 |
Family
ID=24671909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60504620A Expired - Lifetime JPH0770626B2 (ja) | 1984-10-29 | 1985-10-21 | 不揮発性メモリ−・セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4616245A (ja) |
| EP (1) | EP0198040B1 (ja) |
| JP (1) | JPH0770626B2 (ja) |
| DE (1) | DE3567773D1 (ja) |
| WO (1) | WO1986002779A1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172196A (en) * | 1984-11-26 | 1992-12-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US4769788A (en) * | 1986-09-22 | 1988-09-06 | Ncr Corporation | Shared line direct write nonvolatile memory cell array |
| IT1199828B (it) * | 1986-12-22 | 1989-01-05 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit |
| USRE37308E1 (en) * | 1986-12-22 | 2001-08-07 | Stmicroelectronics S.R.L. | EEPROM memory cell with a single level of polysilicon programmable and erasable bit by bit |
| US4924278A (en) * | 1987-06-19 | 1990-05-08 | Advanced Micro Devices, Inc. | EEPROM using a merged source and control gate |
| US5162247A (en) * | 1988-02-05 | 1992-11-10 | Emanuel Hazani | Process for trench-isolated self-aligned split-gate EEPROM transistor and memory array |
| US5332914A (en) * | 1988-02-05 | 1994-07-26 | Emanuel Hazani | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells |
| US5166904A (en) * | 1988-02-05 | 1992-11-24 | Emanuel Hazani | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells |
| US4935648A (en) * | 1988-06-15 | 1990-06-19 | Advance Micro Devices, Inc. | Optimized E2 pal cell for minimum read disturb |
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-
1984
- 1984-10-29 US US06/665,874 patent/US4616245A/en not_active Expired - Lifetime
-
1985
- 1985-10-21 EP EP85905302A patent/EP0198040B1/en not_active Expired
- 1985-10-21 DE DE8585905302T patent/DE3567773D1/de not_active Expired
- 1985-10-21 JP JP60504620A patent/JPH0770626B2/ja not_active Expired - Lifetime
- 1985-10-21 WO PCT/US1985/002043 patent/WO1986002779A1/en not_active Ceased
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS62500625A (ja) | 1987-03-12 |
| EP0198040B1 (en) | 1989-01-18 |
| DE3567773D1 (en) | 1989-02-23 |
| EP0198040A1 (en) | 1986-10-22 |
| WO1986002779A1 (en) | 1986-05-09 |
| US4616245A (en) | 1986-10-07 |
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