JPH077093A - フラッシュｅｅｐｒｏｍの不揮発性メモリセルと回路トランジスタの製造方法 - Google Patents

フラッシュｅｅｐｒｏｍの不揮発性メモリセルと回路トランジスタの製造方法

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JPH077093A
JPH077093A JP6016744A JP1674494A JPH077093A JP H077093 A JPH077093 A JP H077093A JP 6016744 A JP6016744 A JP 6016744A JP 1674494 A JP1674494 A JP 1674494A JP H077093 A JPH077093 A JP H077093A
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JP
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region
transistor
cell
substrate
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JP6016744A
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Paolo G Cappelletti
パオロ・ジュゼッペ・カペレッティ
Daniele Cantarelli
ダニエレ・カンタレッリ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Abstract

(57)【要約】 【目的】 低コストで、フラッシュＥＥＰＲＯＭの不揮
発性メモリセルと回路トランジスタを得る。 【構成】 第１のポリシリコン層が回路領域４０ａから
除去されず、回路トランジスタのゲート領域が第１、第
２のポリシリコン層をショートして形成され、メモリセ
ルの薄いトンネル酸化物層６１が同じマスクを使用して
形成され、イオン注入の後マスクを除去することなく、
ゲート酸化物層がセル領域から除去され、ボロン注入マ
スクが除去される。

Description

【発明の詳細な説明】
【０００１】この発明はフラッシュ−ＥＥＰＲＯＭメモ
リとトランジスタを含む集積デバイスの製造方法に関す
るものである。
【０００２】フラッシュＥＥＰＲＯＭメモリは電気的に
消去可能であるという利点を有するＥＰＲＯＭの高密度
化と低コスト化を図ったエレクトリカリイレーザブルプ
ログラマブルリードオンリメモリであり、ポータブルコ
ンピュータのためのソリッドステートディスクに使用で
きる可能性があるため、最近最も魅力的な不揮発性メモ
リとなっている。
【０００３】種々のフラッシュメモリの考え方が展開さ
れて来たが、ほとんどのフラッシュメモリは標準のＥＰ
ＲＯＭセルに非常に類似した二極のシングルトランジス
タセルを利用している。
【０００４】図１と図２はそれぞれＥＰＲＯＭとフラッ
シュＥＥＰＲＯＭを示す断面図である。図１に示される
ように、１で全体が示されている一つのＥＰＲＯＭセル
は、基板２内に形成されている。Ｐタイプの場合、Ｎ+
タイプのソースとドレイン領域３と４が基板によって形
成されたチャネル領域５によって分離されて収容されて
いる。基板２上のチャネル５に２つのゲート領域、すな
わち、酸化物層８に完全に埋め込まれたフローティング
ゲート領域６と、コントロールゲート領域７とが備えら
れている。ゲート領域６は、多結晶シリコンで作られ、
ゲート領域７はポリシリコンまたはポリサイド（ポリシ
リコン及びポリサイド）でなり、そして、フローティン
グゲート領域はある厚さ（典型的には２００Å）の酸化
物層（ゲート酸化物）８ａによって基板から分離されて
いる。
【０００５】図２に示されるように、全体が１５で示さ
れているフラッシュＥＥＰＲＯＭセルは、図１のＥＰＲ
ＯＭセルに非常に類似している。そして、Ｐタイプ基板
１６内に形成され、チャネル１９によって分離されたソ
ースとドレイン領域１７と１８を含んでいる。この場合
においてもまた、フローティングゲート領域２０とコン
トロールゲート領域２１が供給され、これらは酸化物層
２２で囲まれている。しかしながら、ＥＰＲＯＭセル１
と比較すると、フローティングゲート領域２０を基板１
６から分離し、トンネル酸化物として知られている酸化
物層２２ａは、大変薄く、典型的には１００〜１３０Å
の厚さである。この実施例において、ソース領域１７は
基板と傾斜接合していることを表し、そしてもっと明確
には、２つの部分に形成されている。即ち高濃度にドー
プされ基板のより大きな表面２３に面する部分１７ａ
と、より深く低密度にドープされ表面２３に面さない側
の部分に囲まれた部分１７ａに形成されている。
【０００６】傾斜接合が設けられる目的は消去またはプ
ログラミングのときに受ける電気的なストレスに対して
セルがより耐え得るようにするためである。電気的スト
レスはメモリアレイの動作条件により与えられたり、与
えられなかったりする。一方この薄いトンネル酸化物層
は、基板とフローティングゲートの間のフォブラ−ノル
ドハイムトンネル（Fowler-Nordheim）により、セルの
電気的消去（又はプログラミング）を可能にするために
不可欠である。
【０００７】フラッシュＥＥＰＲＯＭの製造にはトンネ
ル酸化物層の制限された厚さのため、このトンネル酸化
物層を形成する特定の製法が含まれる。従って標準ＥＰ
ＲＯＭ処理の直接的な応用はありえないと考えられる。
【０００８】本出願人はＥＰＲＯＭ処理を開発し特許を
取得している。これはトランジスタのゲート領域を形成
するために第２のポリシリコン層が回路トランジスタ領
域内で直接第１のポリシリコン層に堆積させるというも
のである（これは周知の他の処理と異なり、回路領域内
で第１のポリシリコン層の除去を要しない）。この製法
は１９８８年１２月１日に発行された米国特許4,719,18
4によって保護されていて、ＤＰＣＣ（ショーテッド ダ
ブル ポール）が信頼性と、必要なマスクの数の点にお
いて優れているとして知られている。
【０００９】この発明の目的は集積デバイスの製造方法
を得ることであって、基礎原理を利用できるように設計
され、そして周知のＤＰＣＣ製法の技術的利点を得る集
積デバイスの製造方法を得ることである。
【００１０】本発明によれば、請求項１のように、フラ
ッシュメモリとトランジスタを含む集積デバイスの製法
が得られる。
【００１１】本発明の好ましい実施例が図面に従って記
述されている。ここに図１は周知のＥＰＲＯＭセルの断
面を示す。図２は図１と同様周知のフラッシュＥＥＰＲ
ＯＭセルの断面を示す。図３〜図９は、ＥＰＲＯＭメモ
リとトランジスタを含んだ集積デバイスを製造するため
の周知のＤＰＣＣ製法における種々の工程に関連したシ
リコンウエハの断面を示す。図１０〜図１３は、フラッ
シュＥＥＰＲＯＭメモリとトランジスタを含み、本発明
に従った集積デバイスの製造における種々の工程に関す
るシリコンウエハの断面を示す。図３〜図９は上述され
た米国特許4,719,184に従ったＥＰＲＯＭセルと回路ト
ランジスタ製造のための周知のＤＰＣＣ方法について示
している。特に、以下の記述は、ＥＰＲＯＭメモリセル
とＣＭＯＳトランジスタを製造するためのＣＭＯＳＤＰ
ＣＣ方法における種々の工程に関するものである。
【００１２】図３はＰ-タイプ基板３０内にＰタイプウ
エル３１とＮタイプウエル３２を形成し、更に厚いフィ
ールド酸化物領域３４をかぶせてチャネルストッパを形
成するためにＰ+タイプの高められた絶縁領域３３を形
成することによって得られる中間構造を示している。基
板３０上で活性領域（ここで回路トランジスタとメモリ
アレイセルが形成される）を覆い、ゲート酸化物層３５
のための前処理がなされる。そしてゲート酸化物層の別
のところがフィールド酸化物層３４に変化する。上記層
と領域のすべてが標準の製造工程を通して得られる。
【００１３】ＥＰＲＯＭセルのインプラント形マスク
（ＥＰＭマスク）はメモリセルのチャネル領域にボロン
イオンを注入するために形成され、ボロンイオンの注入
は強電界の存在下で基板の穴抜け現象を防止し、プログ
ラミング能率を高めるために要求される。
【００１４】このステップは図３に示されている。図３
は回路部分（図３の右前方で全体が４０ａで示されてい
る）を覆い、セルが形成される領域（図の左で４０ｂで
示されている）上にウインドウ３７を有するレジストマ
スク３６を示す。図３の矢印３８はセルの活性領域にＰ
+タイプ層３９を形成するためのボロン注入を示してい
る。
【００１５】レジストマスク３６はそれから除去され第
１の多結晶シリコン層が堆積される。（ｐｏｌｙ１は図
４以後４１で示される。）そして結果として回路部分全
体を覆うレジストマスクの使用形態となる。そしてこの
レジストマスクは図４に示されるように、メモリ領域４
０ｂの両サイド上に露出されたｐｏｌｙ１部分のエッチ
ングと除去を可能にする。
【００１６】誘電体層４３は、それから成長するが、こ
の場合において、３重ＯＮＯ（熱酸化物／ＣＶＤ窒化物
／熱酸化物）層を構成する。しかしこれはまた図５（誘
電体層４３に成長後の中間構造を示す）に示されるよう
な一つの酸化物層を構成することともなる。
【００１７】マスク（図６のアレイマスク４４）はセル
アレイ領域４０ｂを覆うように設けられ、そして回路領
域４０ａを露出させておく。誘電体層４３の露出部分
は、図６に示される中間構造を得るために除去され、す
なわちマスク４４が除去され、更にマスク（図には示さ
れていない、いわゆるＬＶＳマスク）が設けられる。そ
してＮチャネル回路トランジスタのスレッショルドを調
整し、Ｐ+濃度が高められた領域４５（図７）を形成す
るようボロンイオンが注入される。同時に、上記工程は
また、Ｐチャネルトランジスタ（Ｎウエル３２内）の活
性領域内でドーピングが集中する表面を減じ、スレッシ
ョルドを所望の値に調整するために用いられる。
【００１８】ＬＶＳマスク（図示されない）を除去する
に従って、第２の多結晶シリコン層（ｐｏｌｙ２ ４
７）が堆積される。図７に示されるように、回路領域４
０ａ内でｐｏｌｙ２ ４７はｐｏｌｙ１ ４１上に直接
堆積され、一つのポリシリコン層４８（図においては明
確化のため、点線で２つの層に分けられている）を形成
するべく変化する。一方、メモリアレイ領域内では、誘
電体層４３によりｐｏｌｙ１ ４１から分離される。ｐ
ｏｌｙ２ ４７はそれからＰＯＣｌ3をドープされ、そ
して例えばタングステンシリサイドＷＳｉ2のＣＶＤシ
リサイド４９の層が図７に示される中間構造を得るため
に堆積される。
【００１９】マスク５０（図８のｐｏｌｙ２マスク）
は、回路トランジスタのゲート領域とアレイセルのコン
トロールゲート領域を形成するために設けられ、そして
ポリシリコン層（メモリセルのための４１とトランジス
タのための４８）の露出部分が、メモリセルのポリシリ
コン層４１及び回路トランジスタ領域４０ａ内の基板の
大きい表面５１までエッチングにより除去され、図８に
示される中間構造が得られる。
【００２０】ｐｏｌｙ２マスクの上に更なるマスク（図
９のトランジスタ保護マスク）がすべての回路領域４０
ａだけを覆うために積層される。そして、マスク５０又
は５４より露出されたままのｐｏｌｙ１の部分が（フロ
ーティングゲート領域とし、コントロールゲート領域と
の自己整合のため）エッチングされる。マスク５０と５
４を除去する前に、図９に矢印５５で示されるように、
メモリアレイセルと自己整合されたフローティングゲー
トとコントロールゲートの活性領域内で、Ｎタイプドレ
インとソース領域５６を形成するようにヒ素が注入され
る。これは図９の中間構造に示されている。これより後
の工程は回路トランジスタのソースとドレイン領域成分
の保護層、そして接続部を形成するための標準的なＣＭ
ＯＳ製造工程に従う。
【００２１】本発明に従う製造の一つの具体例（実施
例）が、図１０〜図１３を参照してフラッシュＥＥＰＲ
ＯＭと一対のＣＭＯＳトランジスタに関して述べられ
る。本発明に従う製法は、図３において中間構造を形成
するための上述した最初の工程と同じ工程を含む。図１
０は明確化のため図３と同じものを示している。本製法
において上述された層又は領域と同一の層又は領域に
は、図３〜図９と同じ符号が使われている。
【００２２】図１０はＰタイプウエル３１とＮタイプウ
エル３２、フィールド絶縁領域３４、チャネルストッパ
３３、薄い酸化物層３５′を収容するＰ-タイプ基板を
示す。後でより詳しく説明されるが、層３５′の要求さ
れる最終厚さを得るために、多くのパラメータが図３〜
９に関して述べられた周知の製法と比較して調整されな
ければならない。図１０においてセルのインプラント形
マスク（ＥＰＭ）３６は、既に前処理されている。そし
て図３のように、セル注入（矢印３８′）がＰタイプ領
域６０を得るために実行される。図３〜９の製法におい
て形成されるＥＰＲＯＭセルとここで製作されたフラッ
シュＥＥＰＲＯＭセルの異なる特性を考慮すると、注入
３８の条件は既述したＥＰＲＯＭ製法のそれらとは異な
る。
【００２３】セルインプラント形マスク（ＥＰＭ）３６
を用いると、ゲート酸化物層３５′はエッチングされて
セル領域から除去され、図１１に示される中間構造が得
られる。ここでＥＰＭマスク３６は除去されウエハが洗
浄される。これよりウエハは酸化されてセル領域の基板
表面上で直接薄い酸化物層６１となる。この酸化パラメ
ータは薄いトンネル酸化物層の要求された特性、特別の
厚さを満たすように選択される。酸化はまた回路トラン
ジスタのゲート酸化物の厚さの増加を軽減する。これは
層３５の最初の厚さを示す図１２に点線によって（明確
化のため誇張して）示される。回路部分上のゲート酸化
物層は、厚さの増大を考慮して３５″で示されている。
層３５″は本質的には既述した製法における層３５に等
しい。
【００２４】上述したように、ゲート酸化物層３５′の
最初の厚さは、それ故、トンネルの酸化増加と（薄いト
ンネル酸化物を形成する前に）ウエハ洗浄時のわずかの
還元とを許容するように計算されなければならない。こ
の点において、既述の処理の流れは図１３に示されるよ
うに最初の多結晶シリコン層４１を堆積し、それにＰＯ
Ｃｌ3をドーピングし、ｐｏｌｙ１マスク４２を形成
し、そして層４１を形成する流れに従う。正確には図４
に示されるように、薄い酸化物層６１と領域６０の異な
る特性については除かれる。これは周知の処理に関連す
る図５〜図９に示された工程に従う。これは誘電体層の
堆積、それの回路部分から除去し、第２のポリシリコン
層の堆積、シリサイド層の堆積、回路トランジスタ領域
内のゲート領域とコントロールゲート領域とアレイのコ
ントロールゲート領域の形成、アレイ内のフローティン
グゲート領域の自己整合形成、回路トランジスタとアレ
イセルのソースとゲート注入、そして保護と接続層の形
成が含まれる。
【００２５】本発明に従う製法は、このようにフラッシ
ュＥＥＰＲＯＭメモリアレイ、ＤＰＣＣ製法を使用する
関連トランジスタの生産方法を提供し、本質的な利点の
開発、既述のメモリを得るための製法、特に経験とノウ
ハウ、信頼ある電気特性を提供する。更に本発明は大き
な相違がなく、同じ機械を使用する２つの同じ製法ライ
ンでの２つの系統産物（ＥＰＲＯＭとフラッシュＥＥＰ
ＲＯＭメモリ）の製産を可能にする。
【００２６】記述された特定の解決法により、フラッシ
ュＥＥＰＲＯＭメモリセルを特定のマスクを用いること
なく、それ故、ＥＰＲＯＭメモリと本質的に同じコスト
で生産することができる。当業者において、ここに述べ
られた製法の変更が本発明の範囲から逸脱することなく
なされ得ることは明らかである。特に本製法は、使用さ
れる誘電体タイプ（ＯＮＯ又は一つの酸化物層）に関係
なく、そしてコントロールゲート領域の金属（ポリシリ
コン又はポリサイド、即ちポリシリコン及びシリサイ
ド）に関係なく、ＣＭＯＳとＮＭＯＳトランジスタを含
むデバイスに適用できる。
【図面の簡単な説明】
【図１】従来のＥＰＲＯＭとフラッシュＥＥＰＲＯＭを
示す断面図である。
【図２】従来のＥＰＲＯＭとフラッシュＥＥＰＲＯＭを
示す断面図である。
【図３】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図４】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図５】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図６】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図７】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図８】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図９】ＥＰＲＯＭメモリとトランジスタを含んだ集積
デバイスを製造するための周知のＤＰＣＣ製法における
シリコンウエハの断面図である。
【図１０】フラッシュＥＥＰＲＯＭメモリとトランジス
タを含み、本発明に従った集積デバイスの製造における
種々の工程に関するシリコンウエハの断面図である。
【図１１】フラッシュＥＥＰＲＯＭメモリとトランジス
タを含み、本発明に従った集積デバイスの製造における
種々の工程に関するシリコンウエハの断面図である。
【図１２】フラッシュＥＥＰＲＯＭメモリとトランジス
タを含み、本発明に従った集積デバイスの製造における
種々の工程に関するシリコンウエハの断面図である。
【図１３】フラッシュＥＥＰＲＯＭメモリとトランジス
タを含み、本発明に従った集積デバイスの製造における
種々の工程に関するシリコンウエハの断面図である。
【符号の説明】
３０ 基板 ３５′ゲート酸化物層 ３６ ドーピングマスク ４０ａ トランジスタ領域 ４０ｂ セル領域 ４１ （第１の）多結晶シリコン層 ４３ 誘電体層 ４７ （第２の）多結晶シリコン層 ５１ 表面
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 ダニエレ・カンタレッリ イタリア国、20058 ヴィッラサンタ、ヴ ィア・エディソン 27

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 表面５１を有し、セル領域４０ｂを決め
    てメモリセルを形成し、かつトランジスタ領域４０ａを
    決めて回路トランジスタを形成する基板から、フラッシ
    ュＥＥＰＲＯＭの不揮発性メモリセルと回路トランジス
    タを製造する方法において、 上記基板３０における上記表面５１の所定部分にフィー
    ルド酸化物領域３４を成長させる工程と、 上記トランジスタ領域４０ａに、上記基板３０の上記表
    面５１をゲート酸化物層３５′を形成するための工程
    と、 上記セル領域４０ｂに、上記基板３０の上記表面５１に
    薄いトンネル酸化物層６１を形成するための工程と、 第１の多結晶シリコン層４１を堆積させる工程と、 上記セル領域４０ｂと上記トランジスタ領域４０ａの側
    部で、上記第１の多結晶シリコン層４０ａの部分を選択
    的に除去する工程と、 誘電体層４３を堆積させる工程と、 上記トランジスタ領域４０ａから上記誘電体層４３を除
    去する工程と、 第２の多結晶シリコン層４７を堆積させる工程と、 上記セル領域の側で、上記第２の多結晶シリコン層４７
    と下にある上記誘電体層４３とをマスクして選択的に除
    去し、かつ上記トランジスタ領域４０ａの側で、上記第
    １、第２多結晶シリコン層４１、４７をマスクして選択
    的に除去し、露出される回路トランジスタのソースとド
    レイン領域を残すための工程と、 上記セル領域４０ｂの側で、上記マスクを用いて、上記
    第１の多結晶シリコン層４１と上記薄いトンネル酸化物
    層６１を選択的に除去し、露出されるセルのソースとド
    レイン領域を残す工程と、 を含むことを特徴とするフラッシュＥＥＰＲＯＭの不揮
    発性メモリセルと回路トランジスタの製造方法。
  2. 【請求項２】 上記薄いトンネル酸化物層６１を形成す
    る工程は、ゲート酸化物層３５′を形成する工程の後に
    行われることを特徴とする請求項１のフラッシュＥＥＰ
    ＲＯＭの不揮発性メモリセルと回路トランジスタの製造
    方法。
  3. 【請求項３】 上記ゲート酸化物層を形成する工程は、
    上記基板３０の上記表面の全体上にゲート酸化物層３
    ５′を成長させる工程と、 上記セル領域４０ｂから上記ゲート酸化物層を選択的に
    除去する工程とを含むことを特徴とする請求項２のフラ
    ッシュＥＥＰＲＯＭの不揮発性メモリセルと回路トラン
    ジスタの製造方法。
  4. 【請求項４】 上記基板３０の上記表面全体上にゲート
    酸化物層３５′を成長させる上記工程に続いて、かつ上
    記薄いトンネル酸化物層６１を形成する工程に優先し
    て、上記基板の上記表面をマスクして上記トランジスタ
    領域４０ａを覆うドーピングマスク３６を形成し、かつ
    上記セル領域４０ｂを露出させる工程と、上記ドーピン
    グマスク３６を使用し、上記セル領域４０ｂを導電性に
    変えるイオンをドーピング３８′する工程を行い、上記
    セル領域４０ｂから上記ゲート酸化物層３５′の部分を
    選択的に除去する工程は、上記ドーピングマスク３６を
    使用して行われることを特徴とする請求項３のフラッシ
    ュＥＥＰＲＯＭの不揮発性メモリセルと回路トランジス
    タの製造方法。
  5. 【請求項５】 上記セル領域４０ｂにドーピング３８′
    する上記工程は、上記ゲート酸化物層３５′を通して行
    われることを特徴とする請求項４のフラッシュＥＥＰＲ
    ＯＭの不揮発性メモリセルと回路トランジスタの製造方
    法。
  6. 【請求項６】 上記ドーピングマスク３６は、上記セル
    領域４０ｂから上記ゲート酸化物層３５′の部分を選択
    的に除去する上記工程にしたがって除去され、上記薄い
    酸化物層６１を形成する工程は、上記基板３０の全表面
    上で行われ、上記トランジスタ領域４０ａに上記ゲート
    酸化物層３５′の厚さ３５″を増大させることを特徴と
    する請求項４または請求項５のフラッシュＥＥＰＲＯＭ
    の不揮発性メモリセルと回路トランジスタの製造方法。
JP6016744A 1993-02-11 1994-02-10 フラッシュｅｅｐｒｏｍの不揮発性メモリセルと回路トランジスタの製造方法 Pending JPH077093A (ja)

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EP93830050A EP0610643B1 (en) 1993-02-11 1993-02-11 EEPROM cell and peripheral MOS transistor
IT93830050.6 1993-02-11

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* Cited by examiner, † Cited by third party
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KR100475033B1 (ko) * 1998-06-08 2005-05-27 삼성전자주식회사 불휘발성 메모리소자 제조방법

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