JPH0771071B2 - ディジタル通信システム - Google Patents
ディジタル通信システムInfo
- Publication number
- JPH0771071B2 JPH0771071B2 JP1131621A JP13162189A JPH0771071B2 JP H0771071 B2 JPH0771071 B2 JP H0771071B2 JP 1131621 A JP1131621 A JP 1131621A JP 13162189 A JP13162189 A JP 13162189A JP H0771071 B2 JPH0771071 B2 JP H0771071B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- reed
- circuit
- signal sequence
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ディジタル通信システムに関する。
（従来の技術） ディジタルマイクロ波通信、ディジタル移動通信などの
ディジタルデータ伝送に用いられるディジタル通信シス
テムにおいては、雑音やフェージングなどの影響で伝送
データの信頼度が劣化することを防ぐために、畳込み符
号またはブロック符号による誤り訂正符号を用いて誤り
訂正するという誤り訂正方式が広く採用されている。
ディジタルデータ伝送に用いられるディジタル通信シス
テムにおいては、雑音やフェージングなどの影響で伝送
データの信頼度が劣化することを防ぐために、畳込み符
号またはブロック符号による誤り訂正符号を用いて誤り
訂正するという誤り訂正方式が広く採用されている。
一般に、誤り訂正符号を伝送情報に対して逐次的に対応
させる形の畳込み符号では、符号化率が高い（冗長度が
小さい）符号ほど復号回路が複雑になるという特徴があ
る。また、これとは逆に誤り訂正符号を伝送情報に対し
てブロック単位で対応させる形のブロック符号では、符
号化率が低い（冗長度が大きい）符号ほど復号回路が複
雑になるという特徴がある。したがって、帯域制限の厳
しい通信システムでは、周波数利用効率の点から符号化
率が高い誤り訂正符号を用いることが多いので、この場
合には符号化率が高い符号ほど復号回路が単純となるブ
ロック符号の方が適しているということになる。
させる形の畳込み符号では、符号化率が高い（冗長度が
小さい）符号ほど復号回路が複雑になるという特徴があ
る。また、これとは逆に誤り訂正符号を伝送情報に対し
てブロック単位で対応させる形のブロック符号では、符
号化率が低い（冗長度が大きい）符号ほど復号回路が複
雑になるという特徴がある。したがって、帯域制限の厳
しい通信システムでは、周波数利用効率の点から符号化
率が高い誤り訂正符号を用いることが多いので、この場
合には符号化率が高い符号ほど復号回路が単純となるブ
ロック符号の方が適しているということになる。
一方、変調方式として、BPSK（binary−phase−shift k
eying）,QPSK（quadri−phase−shift keying）,QAM（q
uadrature−amplitude−moduration）などを用いる場
合、受信信号から搬送波を再生する際に位相の不確定性
が生じる。このような変調方式を用いた通信路において
正しくデータを伝送するためには、何等かの方法で位相
不確定性を解いて再生搬送波の絶対位相を検出するか、
または差動論理演算を施すことにより位相回転の影響を
除去する必要がある。前者の方式を用いる場合には、送
信データ以外に搬送波の絶対位相を検出するためのユニ
ークワードを送信する必要があり、通信システムの周波
数利用効率を劣化させるだけでなく、絶対位相を検出す
るための回路が必要となるという欠点がある。このた
め、キャリアスリップが比較的起こりにくい通信システ
ムでは、後者の方式が用いられることが多い。
eying）,QPSK（quadri−phase−shift keying）,QAM（q
uadrature−amplitude−moduration）などを用いる場
合、受信信号から搬送波を再生する際に位相の不確定性
が生じる。このような変調方式を用いた通信路において
正しくデータを伝送するためには、何等かの方法で位相
不確定性を解いて再生搬送波の絶対位相を検出するか、
または差動論理演算を施すことにより位相回転の影響を
除去する必要がある。前者の方式を用いる場合には、送
信データ以外に搬送波の絶対位相を検出するためのユニ
ークワードを送信する必要があり、通信システムの周波
数利用効率を劣化させるだけでなく、絶対位相を検出す
るための回路が必要となるという欠点がある。このた
め、キャリアスリップが比較的起こりにくい通信システ
ムでは、後者の方式が用いられることが多い。
そこで、差動論理演算により再生搬送波の位相不確定性
を除去するシステムにおいて誤り訂正方式を用いる場合
には、対象となるシステムの特殊性を十分考慮して誤り
訂正方式を決定しなければならない。
を除去するシステムにおいて誤り訂正方式を用いる場合
には、対象となるシステムの特殊性を十分考慮して誤り
訂正方式を決定しなければならない。
例えば差動論理演算と誤り訂正方式とを併用する場合、
誤り訂正符号の符号化・復号化回路を差動論理演算の符
号化・復号化回路の外側に置く方式と、内側に置く方式
とが考えられるが、誤り訂正符号化・復号化回路を差動
論理符号化・復号化回路の外側に置く場合には、任意の
誤り訂正符号を用いて誤り訂正を行うことができる。し
かしながら、受信信号における１ビットの誤りは、差動
論理復号の結果、連続する２ビットの誤りに拡大するた
め、誤り訂正復号回路が訂正すべき誤りがほとんどの場
合にペア誤りとなり、誤り訂正符号による誤り訂正効果
は著しく劣化する。このように、誤り訂正回路を差動論
理回路の内側に置くほうが外側に置くより高い誤り訂正
効果が得られるため、一般には、誤り訂正回路は差動論
理回路の内側に置かれる。
誤り訂正符号の符号化・復号化回路を差動論理演算の符
号化・復号化回路の外側に置く方式と、内側に置く方式
とが考えられるが、誤り訂正符号化・復号化回路を差動
論理符号化・復号化回路の外側に置く場合には、任意の
誤り訂正符号を用いて誤り訂正を行うことができる。し
かしながら、受信信号における１ビットの誤りは、差動
論理復号の結果、連続する２ビットの誤りに拡大するた
め、誤り訂正復号回路が訂正すべき誤りがほとんどの場
合にペア誤りとなり、誤り訂正符号による誤り訂正効果
は著しく劣化する。このように、誤り訂正回路を差動論
理回路の内側に置くほうが外側に置くより高い誤り訂正
効果が得られるため、一般には、誤り訂正回路は差動論
理回路の内側に置かれる。
誤り訂正符号の符号化・復号化回路が差動論理演算の符
号化・復号化回路の内側にあるシステムにおいては、差
動論理復号により位相不確定性が除去される前の系列に
対して誤り訂正が実行されるため、誤り訂正方式は位相
回転により変形した受信系列に対しても正しく誤り訂正
を行うような方式でなければならない。ここでは、この
条件を満たす誤り訂正方式を、「位相回転に対してトラ
ンスペアレントな誤り訂正方式」と呼ぶことにする。
号化・復号化回路の内側にあるシステムにおいては、差
動論理復号により位相不確定性が除去される前の系列に
対して誤り訂正が実行されるため、誤り訂正方式は位相
回転により変形した受信系列に対しても正しく誤り訂正
を行うような方式でなければならない。ここでは、この
条件を満たす誤り訂正方式を、「位相回転に対してトラ
ンスペアレントな誤り訂正方式」と呼ぶことにする。
G.D.ForneyとE.K.Bowerは誤り訂正符号に全１系列を符
号語系列として持つ線形符号（以下この符号を「ビット
反転時に復号可能な符号」と呼ぶ）を用いると、位相回
転に対してトランスペアレントな誤り訂正方式を構成で
きることに基づき、検査点を生成する生成行列が奇数個
の“1"を係数に持つような符号化率1/2の組織畳込み符
号がビット反転時に復号可能であることを示し、この条
件を満たす畳込み符号を用いて誤り訂正符号化し、復号
回路には高速処理が可能な硬判定逐次復号器を用いるこ
とを提案している。この方式は、G.D.Forneyらの“A hi
gh−speed sequential de−coder:Prototype design an
d test"（IEEE Trans.vol.COM−19,No.5,pp.821−835,O
ct.1971）に報告されている。
号語系列として持つ線形符号（以下この符号を「ビット
反転時に復号可能な符号」と呼ぶ）を用いると、位相回
転に対してトランスペアレントな誤り訂正方式を構成で
きることに基づき、検査点を生成する生成行列が奇数個
の“1"を係数に持つような符号化率1/2の組織畳込み符
号がビット反転時に復号可能であることを示し、この条
件を満たす畳込み符号を用いて誤り訂正符号化し、復号
回路には高速処理が可能な硬判定逐次復号器を用いるこ
とを提案している。この方式は、G.D.Forneyらの“A hi
gh−speed sequential de−coder:Prototype design an
d test"（IEEE Trans.vol.COM−19,No.5,pp.821−835,O
ct.1971）に報告されている。
第２図に、BPSK変調を用いた場合のこのシステムの概略
的構成図を示す。送信側では、入力端子301から入力さ
れるディジタルデータ系列が差動論理符号化回路302に
おいて和分演算され、次にその出力系列が畳込み符号化
回路303に入力されて誤り訂正符号化される。次いで畳
込み符号化回路303の出力系列はBPSK変調器304において
変調され、その出力信号が通信路で伝送される。
的構成図を示す。送信側では、入力端子301から入力さ
れるディジタルデータ系列が差動論理符号化回路302に
おいて和分演算され、次にその出力系列が畳込み符号化
回路303に入力されて誤り訂正符号化される。次いで畳
込み符号化回路303の出力系列はBPSK変調器304において
変調され、その出力信号が通信路で伝送される。
受信側では受信信号をBPSK復調器305でディジタル系列
に復調し、その出力系列が逐次復号回路を306に入力さ
れて誤り訂正が実行される。この結果得られる復号系列
が差動論理復号回路307に入力され、そこで差分演算さ
れた結果が出力端子308から出力される。
に復調し、その出力系列が逐次復号回路を306に入力さ
れて誤り訂正が実行される。この結果得られる復号系列
が差動論理復号回路307に入力され、そこで差分演算さ
れた結果が出力端子308から出力される。
このように畳込み符号を用いたシステムでは、周波数利
用効率を高めるために符号化率を高くすると、上記した
ように復号回路が複雑になるという欠点がある。また、
逐次復号回路はバッファが長く、復号遅延時間が大きい
という問題がある。
用効率を高めるために符号化率を高くすると、上記した
ように復号回路が複雑になるという欠点がある。また、
逐次復号回路はバッファが長く、復号遅延時間が大きい
という問題がある。
一方、上記のG.D.Forneyらが提案したシステムと同様
に、誤り訂正回路を差動論理回路の内側に置き、誤り訂
正符号としてリー誤り訂正符号を用いたシステムが、Y.
Yoshida,M,Tahara,およびT.Ryuの“6GHz、140Mbps Digi
tal Radio Ropeater with 256QAM Modulation"（ICC′8
6,46−7,pp.1482−1486,1986）、および、中村の“差動
多値QAM用誤り訂正符号化システム”（第５図情報論理
とその応用研究会資料、pp.49−52,1982）において報告
されている。ここで、用いられているリー誤り訂正符号
とは、整数剰余類環上に構成されるブロック符号であ
り、全１系列を符号語系列として持つ線形符号であるた
め、上記同様ビット反転時に復号可能な符号となってい
る。リー誤り訂正符号の場合には高い符号化率の符号を
用いることができるため、この符号を用いたシステムで
は高い周波数利用効率を達成することができる。しかし
ながら、リー誤り正符号はパラメータ選択度が非常に狭
いクラスの符号であり、符号化におけるシンボルのサイ
ズ，符号長，誤り訂正能力などのパラメータに多くの制
限があるため、対象となる通信システムに最適な符号を
選択することが難しい。
に、誤り訂正回路を差動論理回路の内側に置き、誤り訂
正符号としてリー誤り訂正符号を用いたシステムが、Y.
Yoshida,M,Tahara,およびT.Ryuの“6GHz、140Mbps Digi
tal Radio Ropeater with 256QAM Modulation"（ICC′8
6,46−7,pp.1482−1486,1986）、および、中村の“差動
多値QAM用誤り訂正符号化システム”（第５図情報論理
とその応用研究会資料、pp.49−52,1982）において報告
されている。ここで、用いられているリー誤り訂正符号
とは、整数剰余類環上に構成されるブロック符号であ
り、全１系列を符号語系列として持つ線形符号であるた
め、上記同様ビット反転時に復号可能な符号となってい
る。リー誤り訂正符号の場合には高い符号化率の符号を
用いることができるため、この符号を用いたシステムで
は高い周波数利用効率を達成することができる。しかし
ながら、リー誤り正符号はパラメータ選択度が非常に狭
いクラスの符号であり、符号化におけるシンボルのサイ
ズ，符号長，誤り訂正能力などのパラメータに多くの制
限があるため、対象となる通信システムに最適な符号を
選択することが難しい。
（発明が解決しようとする課題） 以上述べたように、差動論理演算により再生搬送波の位
相不確定性を除去する方式と誤り訂正方式とを併用する
ディジタル通信システムにおいては、位相回転に対して
トラスンペアレントな誤り訂正方式を用い、その符号化
・復号化回路を差動論理演算の符号化・復号化回路の内
側に置く方式が、誤り率特性の観点からみて有効であ
る。しかしながら、トランスペアレントな誤り訂正方式
を構成するために用いられるビット反転時に符号可能な
誤り訂正符号として、畳込み符号を用いる場合には、符
号化率が低いため周波数利用効率が低くなり、また復号
に用いられる逐次復号器は長いバッファを必要とし、復
号回路の回路規模が大きく、復号処理における遅延時間
か大きいという問題があった。
相不確定性を除去する方式と誤り訂正方式とを併用する
ディジタル通信システムにおいては、位相回転に対して
トラスンペアレントな誤り訂正方式を用い、その符号化
・復号化回路を差動論理演算の符号化・復号化回路の内
側に置く方式が、誤り率特性の観点からみて有効であ
る。しかしながら、トランスペアレントな誤り訂正方式
を構成するために用いられるビット反転時に符号可能な
誤り訂正符号として、畳込み符号を用いる場合には、符
号化率が低いため周波数利用効率が低くなり、また復号
に用いられる逐次復号器は長いバッファを必要とし、復
号回路の回路規模が大きく、復号処理における遅延時間
か大きいという問題があった。
一方、トランスペアレントな誤り訂正方式を構成するた
めに用いられるビット反転時に符号可能な誤り訂正符号
として、リー誤り訂正符号を用いる場合には、符号化率
が高く復号遅延時間が小さいという長所を持つが、符号
の構成法に対する制限が多く、対象となるシステムに対
して適切な符号を構成することが難しいという問題があ
る。
めに用いられるビット反転時に符号可能な誤り訂正符号
として、リー誤り訂正符号を用いる場合には、符号化率
が高く復号遅延時間が小さいという長所を持つが、符号
の構成法に対する制限が多く、対象となるシステムに対
して適切な符号を構成することが難しいという問題があ
る。
そこで、本発明は、差動論理符号化回路の内側にトラン
スペアレントな誤り訂正回路を備えたディジタル通信シ
ステムにおいて、上記誤り訂正回路を符号化率が高く、
復号遅延時間が短く、しかも符号化の自由度を大きくす
ることができるディジタル通信システムを提供すること
を目的とする。
スペアレントな誤り訂正回路を備えたディジタル通信シ
ステムにおいて、上記誤り訂正回路を符号化率が高く、
復号遅延時間が短く、しかも符号化の自由度を大きくす
ることができるディジタル通信システムを提供すること
を目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するための本発明は、ディジタル信号系
列を夫々１ビットずつ入力するための４つの入力端子
と、 ２つの前記入力端子から夫々１ビットずつ入力された２
ビットの組を４値としてその和分を順次計算し、計算結
果である２ビットの値を１ビットずつの２信号系列とし
て出力する第１の４値和分回路と、 他２つの前記入力端子から夫々１ビットずつ入力された
２ビットの組を４値としてその和分を順次計算し、計算
結果である２ビットの値を１ビットずつの２信号系列と
して出力する第２の４値和分回路と、 前記第１の４値和分回路より出力された一方の信号系列
とこれに対応する前記第２の４値和分回路より出力され
た一方の信号系列に対し、各系列からn/2ビットずつの
信号の合計ｎビットを１シンボルとしてガロア体GF
（2n）上のリード・ソロモン符号で誤り訂正符号化し、
１ビットずつの２信号系列I1，I2として出力する第１の
リード・ソロモン符号化回路と、 前記第１の４値和分回路より出力された他方の信号系列
とこれに対応する前記第２の４値和分回路より出力され
た他方の信号系列に対し、各系列からn/2ビットずつの
信号の合計ｎビットを１シンボルとしてガロア体GF
（2n）上のリード・ソロモン符号で符号化し、１ビット
ずつの２信号系列Q1，Q2として出力する第２のリード・
ソロモン符号化回路と、 前記第１のリード・ソロモン符号化回路より出力された
２信号系列I1，I2と前記第２のリード・ソロモン符号化
回路より出力された２信号系列Q1，Q2の４ビットに対
し、16値QAMの信号点にマッピングしてその送信信号を
通信路に出力する16値QAM変調器と、 この16値QAM変調器より出力され前記通信路を介して受
信された信号に対し、ディジタル信号I1，I2，Q1，Q2に
変調して１ビットずつの４信号系列として出力する16値
QAM復調器と、 この16値QAM復調器より出力された１ビットずつの２信
号系列I1，I2に対し、ｎビットを１シンボルとしてガロ
ア体GF（2n）上のリード・ソロモン符号で誤り訂正復号
化し、この復号化結果のｎビットを１シンボルとしてn/
2ビットずつの２信号系列として出力する第１のリード
・ソロモン復号回路と、 前記16値QAM復調器より出力された１ビットずつの２信
号系列Q1，Q2に対し、ｎビットを１シンボルとしてガロ
ア体GF（2n）上のリード・ソロモン符号で誤り訂正復号
化し、この復号化結果のｎビットを１シンボルとしてn/
2ビットずつの２信号系列として出力する第２のリード
・ソロモン復号回路と、 前記第１のリード・ソロモン復号回路より出力された一
方の信号系列とこれに対応する前記第２のリード・ソロ
モン復号回路より出力された一方の信号系列に対し、１
ビットずつの２ビットの組を４値としてその差分を順次
計算し、計算結果である２ビットの値を１ビットずつ２
信号系列として出力する第１の４値差分回路と、 前記第１のリード・ソロモン復号回路より出力された他
方の信号系列とこれに対応する前記第２のリード・ソロ
モン復号回路より出力された他方の信号系列に対し、１
ビットずつの２ビットの組を４値としてその差分を順次
計算し、計算結果である２ビットの値を１ビットずつの
２信号系列として出力する第２の４値差分回路とを備
え、 前記第１及び第２のリード・ソロモン符号化回路、第１
及び第２のリード・ソロモン復合回路は、αをGF（2n）
の原始元としたとき、リード・ソロモン符号の生成多項
式ｇ（ｘ）を ｇ（ｘ）＝（ｘ−αb）（ｘ−αb+1） αb≠１かつαb+1≠１ とすることを特徴とする。
列を夫々１ビットずつ入力するための４つの入力端子
と、 ２つの前記入力端子から夫々１ビットずつ入力された２
ビットの組を４値としてその和分を順次計算し、計算結
果である２ビットの値を１ビットずつの２信号系列とし
て出力する第１の４値和分回路と、 他２つの前記入力端子から夫々１ビットずつ入力された
２ビットの組を４値としてその和分を順次計算し、計算
結果である２ビットの値を１ビットずつの２信号系列と
して出力する第２の４値和分回路と、 前記第１の４値和分回路より出力された一方の信号系列
とこれに対応する前記第２の４値和分回路より出力され
た一方の信号系列に対し、各系列からn/2ビットずつの
信号の合計ｎビットを１シンボルとしてガロア体GF
（2n）上のリード・ソロモン符号で誤り訂正符号化し、
１ビットずつの２信号系列I1，I2として出力する第１の
リード・ソロモン符号化回路と、 前記第１の４値和分回路より出力された他方の信号系列
とこれに対応する前記第２の４値和分回路より出力され
た他方の信号系列に対し、各系列からn/2ビットずつの
信号の合計ｎビットを１シンボルとしてガロア体GF
（2n）上のリード・ソロモン符号で符号化し、１ビット
ずつの２信号系列Q1，Q2として出力する第２のリード・
ソロモン符号化回路と、 前記第１のリード・ソロモン符号化回路より出力された
２信号系列I1，I2と前記第２のリード・ソロモン符号化
回路より出力された２信号系列Q1，Q2の４ビットに対
し、16値QAMの信号点にマッピングしてその送信信号を
通信路に出力する16値QAM変調器と、 この16値QAM変調器より出力され前記通信路を介して受
信された信号に対し、ディジタル信号I1，I2，Q1，Q2に
変調して１ビットずつの４信号系列として出力する16値
QAM復調器と、 この16値QAM復調器より出力された１ビットずつの２信
号系列I1，I2に対し、ｎビットを１シンボルとしてガロ
ア体GF（2n）上のリード・ソロモン符号で誤り訂正復号
化し、この復号化結果のｎビットを１シンボルとしてn/
2ビットずつの２信号系列として出力する第１のリード
・ソロモン復号回路と、 前記16値QAM復調器より出力された１ビットずつの２信
号系列Q1，Q2に対し、ｎビットを１シンボルとしてガロ
ア体GF（2n）上のリード・ソロモン符号で誤り訂正復号
化し、この復号化結果のｎビットを１シンボルとしてn/
2ビットずつの２信号系列として出力する第２のリード
・ソロモン復号回路と、 前記第１のリード・ソロモン復号回路より出力された一
方の信号系列とこれに対応する前記第２のリード・ソロ
モン復号回路より出力された一方の信号系列に対し、１
ビットずつの２ビットの組を４値としてその差分を順次
計算し、計算結果である２ビットの値を１ビットずつ２
信号系列として出力する第１の４値差分回路と、 前記第１のリード・ソロモン復号回路より出力された他
方の信号系列とこれに対応する前記第２のリード・ソロ
モン復号回路より出力された他方の信号系列に対し、１
ビットずつの２ビットの組を４値としてその差分を順次
計算し、計算結果である２ビットの値を１ビットずつの
２信号系列として出力する第２の４値差分回路とを備
え、 前記第１及び第２のリード・ソロモン符号化回路、第１
及び第２のリード・ソロモン復合回路は、αをGF（2n）
の原始元としたとき、リード・ソロモン符号の生成多項
式ｇ（ｘ）を ｇ（ｘ）＝（ｘ−αb）（ｘ−αb+1） αb≠１かつαb+1≠１ とすることを特徴とする。
（作用） 本発明で用いる「巡回符号」は、BCH符号、リード・ソ
ロモン符号などをサブクラスとして持つ広いクラスの線
形ブロック符号である。
ロモン符号などをサブクラスとして持つ広いクラスの線
形ブロック符号である。
したがって、符号長・誤り訂正能力・シンボルサイズな
どの符号化パラメータの選び方の自由度が大きく、対象
とするシステムに適した符号の選択をすることが可能に
なる。また巡回符号では、比較的簡単な符号化回路・復
号回路で符号化率の高い符号を構成することができるた
め、周波数帯域制限の厳しいシステムにおいて周波数利
用効率を劣化させないという優れた特性を持つ。さら
に、ブロック符号の復号はブロック単位で行われるた
め、畳込み符号・逐次復号のように長いバッファを必要
とせず、復号遅延時間も小さいものとなる。
どの符号化パラメータの選び方の自由度が大きく、対象
とするシステムに適した符号の選択をすることが可能に
なる。また巡回符号では、比較的簡単な符号化回路・復
号回路で符号化率の高い符号を構成することができるた
め、周波数帯域制限の厳しいシステムにおいて周波数利
用効率を劣化させないという優れた特性を持つ。さら
に、ブロック符号の復号はブロック単位で行われるた
め、畳込み符号・逐次復号のように長いバッファを必要
とせず、復号遅延時間も小さいものとなる。
また、本発明では、「ガロア体の単位元１を根として持
たない生成多項式により生成される」という条件によ
り、上記巡回符号がビット反転時に復号可能な符号にな
る。この条件は上記の利点にまったく制限を与えない。
さらに、上記巡回符号では、この条件がビット反転時に
復号可能な符号であるための必要十分な条件となる。す
なわち、巡回符号の符号長をｎとし、その符号語を、 （Cn-1，Cn-2，…，C1，C0） とすると、符号語多項式 Ｃ（ｘ）＝Cn-1xn-1＋Cn-2xn-2＋…＋C1Ｘ＋C0（１） は、生成多項式ｇ（ｘ）によって必ず割り切られる。
たない生成多項式により生成される」という条件によ
り、上記巡回符号がビット反転時に復号可能な符号にな
る。この条件は上記の利点にまったく制限を与えない。
さらに、上記巡回符号では、この条件がビット反転時に
復号可能な符号であるための必要十分な条件となる。す
なわち、巡回符号の符号長をｎとし、その符号語を、 （Cn-1，Cn-2，…，C1，C0） とすると、符号語多項式 Ｃ（ｘ）＝Cn-1xn-1＋Cn-2xn-2＋…＋C1Ｘ＋C0（１） は、生成多項式ｇ（ｘ）によって必ず割り切られる。
ここに、G.D.Forneyらが明らかにしたように線形符号が
ビット反転時に復号可能となるための条件は、全１系
列、 （1,1,…1,1） を符号語として持つことであるので、この巡回符号がビ
ット反転時に復号可能となるためには、生成多項式ｇ
（ｘ）が、 Xn-1＋xn-2＋…＋ｘ−１ を割り切らなければならない。
ビット反転時に復号可能となるための条件は、全１系
列、 （1,1,…1,1） を符号語として持つことであるので、この巡回符号がビ
ット反転時に復号可能となるためには、生成多項式ｇ
（ｘ）が、 Xn-1＋xn-2＋…＋ｘ−１ を割り切らなければならない。
一方、巡回符号の生成多項式ｇ（ｘ）は、必ずxn−１の
因数となっており、さらにxn−１は、 xn−１＝（ｘ−１）（xn-1＋xn-2＋…＋ｘ＋１） に因数分解される。
因数となっており、さらにxn−１は、 xn−１＝（ｘ−１）（xn-1＋xn-2＋…＋ｘ＋１） に因数分解される。
この結果、巡回符号の生成多項式ｇ（ｘ）がｘ−１を因
数に持たなければ、すなわちｇ（ｘ）が１を根としても
たない場合には、ｇ（ｘ）は必ずxn-1＋xn-2＋…＋ｘ＋
１を割り切ることができる。故に、その巡回符号はビッ
ト反転時に復号可能となり、この符号を用いることによ
り、位相回転に対してトランスペアレントな符号を構成
することができる。
数に持たなければ、すなわちｇ（ｘ）が１を根としても
たない場合には、ｇ（ｘ）は必ずxn-1＋xn-2＋…＋ｘ＋
１を割り切ることができる。故に、その巡回符号はビッ
ト反転時に復号可能となり、この符号を用いることによ
り、位相回転に対してトランスペアレントな符号を構成
することができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、本発明を16QAM変調方式を用いたディジタル
通信システムに適用した実施例の概略構成図である。
通信システムに適用した実施例の概略構成図である。
第１図において、送信側では、入力端子201、202,203,2
04からディジタル信号系列S1,S2,S3,S4が入力され、う
ち２つの系列S1とS2が一方の４値和分回路205に供給さ
れ、他の２つの系列S3とS4が他方の４値和分回路206に
供給される。
04からディジタル信号系列S1,S2,S3,S4が入力され、う
ち２つの系列S1とS2が一方の４値和分回路205に供給さ
れ、他の２つの系列S3とS4が他方の４値和分回路206に
供給される。
４値和分回路205では、各系列S1,S2から順次１ビットづ
つ入力される２ビットの組を４値の値としてその和分を
計算し、２ビットの値を各々系列S5,S6に割当てて出力
する。
つ入力される２ビットの組を４値の値としてその和分を
計算し、２ビットの値を各々系列S5,S6に割当てて出力
する。
同様に４値和分回路206では、系列S3,S4の和分計算を行
い、系列S7,S8を出力する。
い、系列S7,S8を出力する。
両４値和分回路205、206の一端子からそれぞれ出力され
る系列S5,S7は、リード・ソロモン符号化回路207に入力
され、各系列の３ビット、合計６ビットをシンボルとし
てガロア体GF（26）上のリード・ソロモン符号で符号化
し、２つの系列S9,S10を出力する。
る系列S5,S7は、リード・ソロモン符号化回路207に入力
され、各系列の３ビット、合計６ビットをシンボルとし
てガロア体GF（26）上のリード・ソロモン符号で符号化
し、２つの系列S9,S10を出力する。
同様に、他方のリード・ソロモン符号化回路208でも両
４値和分回路205、206の他方の端子からそれぞれ出力さ
れる系列S6,S8を入力し、符号化された結果を系列S11,S
12として出力する。
４値和分回路205、206の他方の端子からそれぞれ出力さ
れる系列S6,S8を入力し、符号化された結果を系列S11,S
12として出力する。
ここで、リード・ソロモン符号化回路207と208は同一の
符号を行うものとされている。また、このリード・ソロ
モン符号の符号長を2n−１、最小距離を３、αをGF
（26）の原始元とすれば、生成多項式ｇ（ｘ）は次式で
与えられている。
符号を行うものとされている。また、このリード・ソロ
モン符号の符号長を2n−１、最小距離を３、αをGF
（26）の原始元とすれば、生成多項式ｇ（ｘ）は次式で
与えられている。
ｇ（ｘ）＝（Ｘ−αb）（Ｘ−αb+1）， αb≠１かつαb+1≠１ この生成多項式により生成されるリード・ソロモン符号
は、単一シンボル誤りを訂正する。
は、単一シンボル誤りを訂正する。
16値QAM変調器209は系列S9,S10,S11,S12から与えられる
４ビットを、各々、I1，I2，Q1，Q2として入力し、16値
QAMの信号点にマッピングして送信信号S13を通信路に出
力する。
４ビットを、各々、I1，I2，Q1，Q2として入力し、16値
QAMの信号点にマッピングして送信信号S13を通信路に出
力する。
この信号は通信路を介して、受信側の16値QAM復調器210
に入力される。ここで、ディジタル信号に変調された
I1，I2，Q1，Q2は各々、系列S14,S15,S16,S17として出
力される。
に入力される。ここで、ディジタル信号に変調された
I1，I2，Q1，Q2は各々、系列S14,S15,S16,S17として出
力される。
その後、系列S14,S15は一方のリード・ソロモン復号回
路211に入力され、また他の２つの系列S16,S17は他方の
リード・ソロモン復号回路212に入力され、各々誤り訂
正復号される。
路211に入力され、また他の２つの系列S16,S17は他方の
リード・ソロモン復号回路212に入力され、各々誤り訂
正復号される。
この結果得られる系列S18,S19およびS20,S21の内、両復
号回路211,212の一方側の端子からそれぞれ出力される
系列S18とS20が一方側の４値差分回路213に入力され、
また両復号回路211,212の他方側の端子からそれぞれ出
力される系列S19,S21が他方の４値差分回路214に入力さ
れる。
号回路211,212の一方側の端子からそれぞれ出力される
系列S18とS20が一方側の４値差分回路213に入力され、
また両復号回路211,212の他方側の端子からそれぞれ出
力される系列S19,S21が他方の４値差分回路214に入力さ
れる。
４値差分回路213で差分演算されて得られる系列S22,S2
3,及び他方の４値差分回路214で差分演算されて得られ
る系列S24,S25は、出力端子215、216、217、218からそ
れぞれ出力される。
3,及び他方の４値差分回路214で差分演算されて得られ
る系列S24,S25は、出力端子215、216、217、218からそ
れぞれ出力される。
以上により、本例のディジタル通信システムでは、差動
論理回路205、206、213、214の内側に設けた誤り訂正回
路207,208,211,212により誤り訂正され、信頼性の高い
データ伝送が実現される。
論理回路205、206、213、214の内側に設けた誤り訂正回
路207,208,211,212により誤り訂正され、信頼性の高い
データ伝送が実現される。
ここに、ここで用いるリード・ソロモン符号化・復号化
回路207,208,211,212は、ガロア体の単位元１を根とし
て持たない生成多項式により生成される巡回符号となる
ので、位相回転に対してトランスペアレントである。
回路207,208,211,212は、ガロア体の単位元１を根とし
て持たない生成多項式により生成される巡回符号となる
ので、位相回転に対してトランスペアレントである。
前述の単一シンボル誤りリード・ソロモン符号は、符号
化率が96.8％と高いため、周波数利用効率を高くするこ
とができる。一般には、リード・ソロモン符号は、最大
距離分離符号（冗長度に対して誤り訂正能力を最大にす
る符号）であるため、周波数利用効率が高い。また、ブ
ロック符号であるので、復号化回路の構成を複雑化する
こともない。
化率が96.8％と高いため、周波数利用効率を高くするこ
とができる。一般には、リード・ソロモン符号は、最大
距離分離符号（冗長度に対して誤り訂正能力を最大にす
る符号）であるため、周波数利用効率が高い。また、ブ
ロック符号であるので、復号化回路の構成を複雑化する
こともない。
本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で各種変形して実施できる。
旨を逸脱しない範囲で各種変形して実施できる。
［発明の効果］ 以上説明したように、本発明は、特許請求の範囲に記載
の通りのディジタル通信システムであるので、トランス
ペアレントな誤り訂正方式を構成することができる。ま
た、巡回符号を用いた場合、符号化におけるパラメータ
の選択の自由度が大きく、対象となるシステムに適した
符号を用いることができる。さらに符号化率の高い符号
を用いることができるため、周波数利用効率を高くする
ことができ、復号遅延時間は畳込み符号化・逐次復号化
を行う場合よりも小さくなる。
の通りのディジタル通信システムであるので、トランス
ペアレントな誤り訂正方式を構成することができる。ま
た、巡回符号を用いた場合、符号化におけるパラメータ
の選択の自由度が大きく、対象となるシステムに適した
符号を用いることができる。さらに符号化率の高い符号
を用いることができるため、周波数利用効率を高くする
ことができ、復号遅延時間は畳込み符号化・逐次復号化
を行う場合よりも小さくなる。
第１図は16値QAMを用いた場合の本発明の実施例の概略
的構成図、第２図は従来のディジタル通信システムの一
例を示す概略的構成図である。 205,206……４値和分回路 207,208……リード・ソロモン符号化回路 209……16値QAM変調器 210……16値QAM復調器 211,212……リード・ソロモン復号回路 213,214……４値差分回路
的構成図、第２図は従来のディジタル通信システムの一
例を示す概略的構成図である。 205,206……４値和分回路 207,208……リード・ソロモン符号化回路 209……16値QAM変調器 210……16値QAM復調器 211,212……リード・ソロモン復号回路 213,214……４値差分回路
Claims (1)
- 【請求項１】ディジタル信号系列を夫々１ビットずつ入
力するための４つの入力端子と、 ２つの前記入力端子から夫々１ビットずつ入力された２
ビットの組を４値としてその和分を順次計算し、計算結
果である２ビットの値を１ビットずつの２信号系列とし
て出力する第１の４値和分回路と、 他２つの前記入力端子から夫々１ビットずつ入力された
２ビットの組を４値としてその和分を順次計算し、計算
結果である２ビットの値を１ビットずつの２信号系列と
して出力する第２の４値和分回路と、 前記第１の４値和分回路より出力された一方の信号系列
とこれに対応する前記第２の４値和分回路より出力され
た一方の信号系列に対し、各系列からn/2ビットずつの
信号の合計ｎビットを１シンボルとしてガロア体GF
（2n）上のリード・ソロモン符号で誤り訂正符号化し、
１ビットずつの２信号系列I1，I2として出力する第１の
リード・ソロモン符号化回路と、 前記第１の４値和分回路より出力された他方の信号系列
とこれに対応する前記第２の４値和分回路より出力され
た他方の信号系列に対し、各系列からn/2ビットずつの
信号の合計ｎビットを１シンボルとしてガロア体GF
（2n）上のリード・ソロモン符号で符号化し、１ビット
ずつの２信号系列Q1，Q2として出力する第２のリード・
ソロモン符号化回路と、 前記第１のリード・ソロモン符号化回路より出力された
２信号系列I1，I2と前記第２のリード・ソロモン符号化
回路より出力された２信号系列Q1，Q2の４ビットに対
し、16値QAMの信号点にマッピングしてその送信信号を
通信路に出力する16値QAM変調器と、 この16値QAM変調器より出力され前記通信路を介して受
信された信号に対し、ディジタル信号I1，I2，Q1，Q2に
変調して１ビットずつの４信号系列として出力する16値
QAM復調器と、 この16値QAM復調器より出力された１ビットずつの２信
号系列I1，I2に対し、ｎビットを１シンボルとしてガロ
ア体GF（2n）上のリード・ソロモン符号で誤り訂正復号
化し、この復号化結果のｎビットを１シンボルとしてn/
2ビットずつの２信号系列として出力する第１のリード
・ソロモン復号回路と、 前記16値QAM復調器より出力された１ビットずつの２信
号系列Q1，Q2に対し、ｎビットを１シンボルとしてガロ
ア体GF（2n）上のリード・ソロモン符号で誤り訂正復号
化し、この復号化結果のｎビットを１シンボルとしてn/
2ビットずつの２信号系列として出力する第２のリード
・ソロモン復号回路と、 前記第１のリード・ソロモン復号回路より出力された一
方の信号系列とこれに対応する前記第２のリード・ソロ
モン復号回路より出力された一方の信号系列に対し、１
ビットずつの２ビットの組を４値としてその差分を順次
計算し、計算結果である２ビットの値を１ビットずつの
２信号系列として出力する第１の４値差分回路と、 前記第１のリード・ソロモン復号回路より出力された他
方の信号系列とこれに対応する前記第２のリード・ソロ
モン復号回路より出力された他方の信号系列に対し、１
ビットずつの２ビットの組を４値としてその差分を順次
計算し、計算結果である２ビットの値を１ビットずつの
２信号系列として出力する第２の４値差分回路とを備
え、 前記第１及び第２のリード・ソロモン符号化回路、第１
及び第２のリード・ソロモン復号回路は、αをGF（2n）
の原始元としたとき、リード・ソロモン符号の生成多項
式ｇ（ｘ）を ｇ（ｘ）＝（ｘ−αb）（ｘ−αb+1） αb≠１かつαb+1≠１ とすることを特徴とするディジタル通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131621A JPH0771071B2 (ja) | 1989-05-26 | 1989-05-26 | ディジタル通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131621A JPH0771071B2 (ja) | 1989-05-26 | 1989-05-26 | ディジタル通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02311034A JPH02311034A (ja) | 1990-12-26 |
| JPH0771071B2 true JPH0771071B2 (ja) | 1995-07-31 |
Family
ID=15062336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131621A Expired - Lifetime JPH0771071B2 (ja) | 1989-05-26 | 1989-05-26 | ディジタル通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771071B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2680310B2 (ja) * | 1987-06-30 | 1997-11-19 | 株式会社東芝 | 半導体素子の製造方法 |
-
1989
- 1989-05-26 JP JP1131621A patent/JPH0771071B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会論文誌ＡＶｏｌ．Ｊ７３−ＡＮｏ．２ＰＰ．３２２−３３０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02311034A (ja) | 1990-12-26 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 14 |