JPH077138A

JPH077138A - 集積回路用高抵抗負荷構造

Info

Publication number: JPH077138A
Application number: JP6082355A
Authority: JP
Inventors: Thomas W Macelwee; トーマス・ダブリュー・マックエルウィー
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1993-03-31
Filing date: 1994-03-28
Publication date: 1995-01-10

Abstract

(57)【要約】（修正有）【目的】集積回路用の線形および対称のギガオーム抵
抗負荷構造を、分離ゲートを用いて構成された薄膜蓄積
モードＭＯＳＦＥＴを使用して実現する。【構成】高抵抗負荷構造４０は共通ドレインノード５
６および分離ゲート電極６２，６４とを有する直列に接
続された２つの薄膜蓄積モード電界効果トランジスタに
よって構成される。薄膜デバイスは、ドープされないま
たは少なくドープされたポリシリコン抵抗チャネル領域
５０を設けることによって、所望のギガオーム抵抗値を
提供する。２つのゲート電極６２，６４をそれぞれソー
ス端子５４に接続することによって、端子電圧に関係な
く、デバイスの一つが常に高インピーダンスのオフ状態
にあるように構成できる。分離ゲート構造によって、最
小の金属相互接続を有するデバイスの集積化が可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路用高抵抗負荷
構造に関するものであり、特に、バイポーラＣＭＯＳ集
積回路に対するギガオーム負荷抵抗への応用に関する。

【０００２】

【従来の技術】高抵抗負荷構造は、ＶＬＳＩデジタルお
よびアナログ集積回路用の種々の応用において必要とさ
れる。たとえば、ギガオーム抵抗は消費電力を制限する
ためにメモリ装置内でプルアップ抵抗として使用でき
る。

【０００３】ＭＯＳ、バイポーラまたはバイポーラＣＭ
ＯＳ（ＢｉＣＭＯＳ）用のシリコン集積回路用の線形抵
抗を供給する公知の方法においては、ポリシリコン層
は、たとえば、半導体シリコン基板上に供給されるフィ
ールドオキサイドのような厚い誘電体体層の上に置かれ
る。ポリシリコン層は抵抗構造を形成するためパターン
化され、その後イオン注入により選択的にドーピングさ
れる。典型的には、ポリシリコン抵抗構造は、オーミッ
ク接触電極を形成する多量にドープされた端部領域、お
よび所望の抵抗値を得るために十分のドーパント濃度を
有する接続領域間に広がった抵抗領域から構成される。

【０００４】ＭＯＳおよびバイポーラのデジタルおよび
アナログ集積回路（ＩＣ）用に用いられる低、中値の抵
抗は，典型的には、たとえば、イオン注入法のようにポ
リシリコン層を選択的にドーピングして抵抗値を調節す
ることによって形成され、それによってｎタイプあるい
はｐタイプの抵抗構造を得る。好ましくは、ポリシリコ
ン抵抗構造はシリコンダイオキサイドのような誘電体層
によって完全に絶縁され、寄生電流の漏洩パスによって
潜在的な抵抗分路を減少させる。上述のように低、中値
の抵抗（たとえば単位面積当たり１０−１０００Ω）を
もつ抵抗は、広い電圧範囲にわたって線形である。

【０００５】ポリシリコン抵抗は、ＣＭＯＳあるいはＢ
ｉＣＭＯＳプロセスにおいて一般に使用される４、５層
のポリシリコンのいずれにおいても実現できる。たとえ
ば、Ｗｉｎｎｅｒｌ等による米国特許5,013,678の「ア
クチブトランジスタゾーンを分離するフィールドオキサ
イドゾーン上に配列された負荷抵抗から構成される集積
回路を作る方法」に記述されるように、抵抗は、ＭＯＳ
トランジスタのゲート構造を形成するポリシリコン層中
に形成される。他の例では、ヨーロッパの特許出願No.0
316104Aにおいて、Ｈｕｎｔ等の「集積回路の改良」に
記述されるように、一般のポリシリコン層はポリシリコ
ン抵抗およびバイポーラトランジスタのポリシリコンエ
ミッタを供給するために使用される。

【０００６】アモルファス・シリコンは、ポリシリコン
の代用品として使用される。たとえば、Ｋｅｌｌｅｒ等
によって特許された米国特許047,826の「ＢＩＣＭＯＳ
プロセス用ギガオーム負荷抵抗」に記述されるように、
ギガオーム抵抗はＣＶＤまたはスパッタされたアモルフ
ァス・シリコンの１５００〜２５００オングストローム
の層によって構成され、この層は大量にドープされたＰ
＋またはＮ＋ヘッド領域を有し、接点を形成するために
珪素化される。アモルファス・シリコン層の抵抗率はイ
オン注入によって調節され、ＣＭＯＳトランジスタのゲ
ート、バイポーラトランジスタあるいは第１のコンデン
サ・プレートのエミッタを形成するポリシリコン層から
独立している。後者の例では、アモルファス・シリコン
層も同じく、コンデンサまたはヒューズの第２プレート
を形成している。

【０００７】図１は公知タイプの集積回路（ＩＣ）用抵
抗１０を示す。抵抗１０は、軽くｐドープまたは、ｎド
ープされたポリシリコンの抵抗導電層で形成された本体
で構成され、所望の範囲の抵抗率を有する抵抗領域１２
を供給する。抵抗体の端部領域１４は、オーム接触領域
をつくるため、より多量にｎ＋またはｐ＋ドープされ
る。ポリシリコン体は、たとえば、フィールドオキサイ
ド領域、従来の誘電体層１６のような誘電体物質層１５
によって基板１１から絶縁される。典型的には、二酸化
シリコンが抵抗体を囲む。導電端子１８は、従来の金属
化プロセスによって端部接点領域１４に供給され、たと
えば、多量にドープされた端部接点領域１４のケイ化物
を含むことができる。

【０００８】

【発明が解決しようとする課題】しかしながら、高抵抗
（＞１ＭΩ／単位面積当たり）を得るために、ポリシリ
コンがドープされないか、あるいは非常に少量のドープ
が行われると、絶縁した誘電体層１６中で電荷を誘導す
るプロセスが、抵抗領域１２の変調電導を生じるために
十分なものとなり、その結果、表面電導効果による漏洩
が生じる。非常に高抵抗、たとえば、従来構造のギガオ
ームの抵抗においては、表面電導およびそれによる端子
抵抗は、この表面のプロセス上生じる電荷のために大き
な変化が生じる。このように、単位面積当たり１ＭΩを
超える抵抗率を有するこの構造の抵抗で信頼性を得るの
は難しく、大きなペレット間、またはバッチ間の抵抗率
の変化が起こる可能性がある。

【０００９】また、１００ｋΩ程度の高抵抗負荷構造を
従来のＣＭＯＳおよびバイポーラＣＭＯＳプロセスを使
用して再現することはできても、ドープされていない、
あるいは非常に軽くドープされたポリシリコンを使用し
て公知のプロセスでギガオーム抵抗負荷構造をつくるに
は多くの問題が生じる。後者は、プロセス中に起きるダ
メージおよび欠陥の影響を受けやすく、それによって、
品質を劣化させ、漏洩パスを作り、信頼性を低下させ
る。公知のポリシリコンの高抵抗の非線形性のために、
たとえば、高密度のスターティックＲＡＭ（ＳＲＡＭ
Ｓ）中で、ギガオームの抵抗を漏洩タイプの回路に使用
することは制限される。

【００１０】単位面積有りメガオームを超えるシート抵
抗を用いたポリシリコンから高い値の抵抗を実現するた
めには、電荷が典型的には堆積したオキサイドのような
絶縁誘電体が関連し、およびトラップがエッチングダメ
ージおよび誘電体のプラズマ放射への露出によって生成
されることがわかった。このような電荷やトラップは、
下部に位置するポリシリコン層中で表面電導変調を起こ
し、漏洩パスを形成する傾向があり、これは抵抗の劣化
につながる。

【００１１】したがって、上述のようにして形成された
ポリシリコンおよびアモルファス・シリコンのギガオー
ム抵抗は、処理または放射によって誘発された表面チャ
ージおよび欠陥に影響され易い。このため、高い非線形
電流電圧性および大きなペレット間、ウエハ間のシート
の抵抗に変化を引き起こす。ギガオーム抵抗は高い直線
性および対称電流−電圧（Ｉ−Ｖ）特性を有することが
必要とされるところでは、抵抗の形成は、アナログ回路
設計にたいしては満足なものではない。

【００１２】

【課題を解決するための手段】本発明は、上述の問題を
避けることができ、あるいは減少できる集積回路用高抵
抗負荷構造を提供することを目的とする。

【００１３】このように本発明の一見地による集積回路
用高抵抗負荷構造は、第１の誘電体層によって半導体基
板から分離され、大量にドープされた第１および第２の
ソース領域、第１および第２のソース領域間の第１およ
び第２の抵抗チャネル領域および一対の電界効果トラン
ジスタを直列に接続する共通ドレイン領域を形成する第
１の導電タイプの高抵抗半導体層と；第１の導電タイプ
の高抵抗半導体層の上方に設けられた第２誘電体層と；
第１および第２の抵抗チャネル領域上に形成され、第２
誘電体層によってお互が分離され、およびそれぞれ抵抗
チャネル領域から分離された第１および第２のゲート電
極を有する第２の導電タイプの高抵抗半導体層と；ソー
ス・ゲート間電圧をゼロに維持するために、各ゲート電
極をそれぞれ隣接のソース領域に接続し、トランジスタ
をサブ閾値の高インピーダンス（オフ状態）にバイアス
する接続手段とを有し、それによって、結合されたトラ
ンジスタは、蓄積モード中にお互いに対称に「オフ」状
態になり、第１および第２のソース領域の接続手段間で
高抵抗負荷構造を表わすデバイスとして動作するように
構成される。

【００１４】このように高抵抗負荷構造は、直列に接続
されたゲート、ソースおよびドレインを有する一対の蓄
積モード薄膜電界効果トランジスタと等価である分離さ
れたゲート・シールド抵抗構造によって供給される。２
つのゲート電極の各々を各ソース端子に接続することに
よって、分離ゲート構造が形成され、そこでは２端子ギ
ガオーム抵抗構造は、端子電圧に関係なく、トランジス
タの一方が常に高インピーダンスのオフ状態であるサブ
閾値にバイアスされる。分離ゲート構造を用いると、最
小の金属相互接続、すなわち単なる２つの端子によっ
て、ＣＭＯＳ、バイポ―ラまたはＢｉＣＭＯＳ集積回路
へのデバイスの集積化が可能になる。

【００１５】線形および対称のギガオーム抵抗は、好ま
しい構造においては、対称のゲートおよびシールドされ
たポリシリコン抵抗構造を使用して実現される。これ
は、共通ドレイン・ノードおよび分離されたゲート電極
と直列に接続された２つの薄膜蓄積モードＭＯＳＦＥＴ
トランジスタと等価である。したがって、このデバイス
の電流電圧特性は、対称である。

【００１６】さらに、この集積回路の組立て中に、ゲー
ト電極を形成する導電層は、次のプロセスステップの間
にプロセス誘導ダメージから下方の高抵抗率ポリシリコ
ンをシールドするように機能する。

【００１７】本発明の他の見地によれば、本発明は半導
体基板上に形成され、高抵抗負荷構造を有するバイポー
ラＣＭＯＳ集積回路において：第１の誘電体層によって
半導体基板から分離され、大量にドープされた第１およ
び第２のソース領域、第１および第２のソース領域間の
第１および第２の抵抗チャネル領域および第１および第
２のＭＯＳ電界効果トランジスタの結合された共通ドレ
イン領域を形成する高抵抗半導体層と；第１の導電タイ
プの高抵抗半導体層の上方に設けられた第２の誘電体層
と；第２の誘電体層上に第１および第２の抵抗チャネル
領域に対応して形成され、第２誘電体層によってそれぞ
れ抵抗チャネル領域から分離された第１および第２のゲ
ート電極を有する導電層と；ソース・ゲート間電圧をゼ
ロに維持するために、各ゲート電極をそれぞれ隣接のソ
ース領域に接続し、トランジスタをサブ閾値の高インピ
ーダンス状態にバイアスする接続手段とを有し、それに
よって、結合されたトランジスタは、蓄積モード中にお
互いに対称に「オフ」状態になり、第１および第２のソ
ース領域の接続手段間で高抵抗負荷構造を表わすデバイ
スとして動作するように構成される。

【００１８】好ましくは、抵抗負荷構造がポリシリコン
から製造されるとき、ギガオーム抵抗を構成するポリシ
リコンは、ＭＯＳトランジスタのゲートまたはバイポー
ラトランジスタのエミッタのような他のデバイス構造を
形成するポリシリコン層の一部であってもよい。

【００１９】さらに、本発明の他の見地によれば、本発
明は、半導体基板上に形成されたバイポーラＣＭＯＳ集
積回路用高抵抗負荷構造において：半導体基板から絶縁
された高抵抗半導体層に直列に結合されて形成され、各
々が抵抗チャネル領域、ソース領域および共通ドレイン
領域を有する第１および第２の蓄積モード薄膜ＭＯＳＦ
ＥＴトランジスタと；第１および第２のトランジスタの
ソースに供給される第１および第２の端子接点とを有
し；各トランジスタは、各ソースに接続された絶縁され
たゲート電極を有し、ソース・ゲート間の電圧をゼロに
保持し、それによって高インピーダンスのサブ閾値（オ
フ）状態にバイアスされ、一対の結合トランジスタは、
高閾値電圧によって対称のオフ状態で動作し、それによ
って、大きなサブ閾値傾斜が与えられ、−１．５Ｖから
＋１．５Ｖのバイアス範囲にわたって第１および第２の
端子接点間で線形の高抵抗負荷構造を供給するように構
成される。

【００２０】高抵抗構造は、従来の処理ステップを用い
てバイポーラＣＭＯＳプロセス中に集積されることがで
きる。たとえば、ＣＭＯＳおよびバイポーラトランジス
タの各ゲートまたはエミッタ構造、および／またはコン
デンサ電極を形成するポリシリコン層のような従来の導
電層から製造される抵抗体およびゲート電極を用いるこ
とができる。

【００２１】

【作用】本発明においては、抵抗負荷構造は共通ノード
および分離ゲート電極とを有する直列に接続された２つ
の薄膜蓄積モード電界効果トランジスタによって構成さ
れる。薄膜デバイスは、ドープされないまたは少なくド
ープされたポリシリコン抵抗チャネル領域を設け、所望
のギガオーム抵抗値を提供する。２つのゲート電極の各
々をそれぞれのソース端子に接続することによって、２
端子ギガオーム抵抗構造は、端子電圧に関係なく、デバ
イスの一つが常に高インピーダンスのオフ状態であるよ
うに動作する。

【００２２】

【実施例】図２は、本発明の実施例による集積回路用高
抵抗負荷構造４０を示す。高抵抗負荷構造４０は、所望
の高抵抗率の、ドープされない、または非常に軽くドー
プされたポリシリコンの抵抗導電層５０から形成され
る。抵抗導電層５０は、たとえば、典型的には二酸化シ
リコンのようなフィールド絶縁層である下部の第１の誘
電体層（絶縁層）４４によって基板４２から絶縁されて
いる。ポリシリコン層５０は、抵抗導電層を形成するた
めにパターン化され、また、多量にドープされたＮ＋領
域（ソース電極）５４、およびＮ＋領域（共通ドレイン
領域）５６を形成するため、選択的にイオン注入法によ
ってドープされる。これらの領域は、ソース／ドレイン
領域として機能し、Ｎ＋領域間の抵抗チャネルとして延
びている抵抗導電層５０の比較的軽くドープされた抵抗
領域５８を形成する。バイポーラＣＭＯＳ集積回路にお
けるポリシリコン層（抵抗導電層）５０は、たとえば、
ＭＯＳトランジスタのゲート電極、エミッタ・ポリシリ
コン層、またはコンデンサ・ポリシリコン層を形成して
いるものと同じであってもよい。第２の誘電体層（絶縁
層）６０は、ポリシリコン層５０の上に形成される。第
２の誘電体層６０は、従来の方法によって、たとえば、
ＭＯＳトランジスタのゲートオキサイド層を形成する二
酸化シリコンの層で形成することができる。

【００２３】しかしながら、第２の誘電体層６０は、従
来のゲートオキサイドより典型的に厚く、たとえば１０
００オングストローム以上である。この理由について、
以下に説明する。たとえば、ドープされたポリシリコン
のような第２の導電層は、第１のポリシリコン層５０の
第１および第２の抵抗領域５８の上方にある第１および
第２のゲート電極６２と６４を形成するため、堆積さ
れ、パターン化される。その後、接点が第２の誘電体層
６０を介してＮ＋端部接点領域（ソース電極）５４に形
成される。図２は、接続導体６６によって、ゲート電極
６２および６４がそれぞれ端部接点領域（ソース電極）
５４に接続される様子を示す。続いて、たとえば、従来
のＣＭＯＳのプロセスステップによって金属接点が形成
される。その結果、高抵抗負荷構造４０は、共通ノード
領域５６に関して物理的、電気的に対称である。

【００２４】高抵抗負荷構造４０は、図３に示すよう
に、シリーズに接続された一対の畜積モードＭＯＳ電界
効果トランジスタと等価である。各トランジスタは、抵
抗チャネルを形成する抵抗領域５８と、ソースを形成す
る多量にドープされたソース領域５４から構成され、２
つのトランジスタは共通ドレインを構成する多量にドー
プされた領域５６を通して直列に接続される。各デバイ
スはゲート電極６２あるいは６４を有し、それらの各ゲ
ート電極はゲートソース電圧をゼロに保持するため、す
なわち、Ｖｇｓ＝０とするため、各ソース電極５４に接
続され、表面電導効果を最小にする。

【００２５】図２に示されるように、直列に接続された
２つのデバイスの好ましい構造は、レイアウトおよび相
互接続要件を最小にするため、共通ドレイン・ノード５
６によって結合されるデバイス構造である。このよう
に、Ｎ＋の第１および第２のソース領域、Ｎチャネル、
および分離された共通のＮ＋ドレイン・ノードを有する
分離ゲート薄膜畜積モードＭＯＳＦＥＴから構成された
抵抗負荷構造が供給される。ゲート電極はそれぞれ抵抗
端子を形成するＮ＋ソース領域５４に接続される。分離
ゲート・デバイス構造は、共通ドレイン・ノード５６に
関して構造的に対称である。

【００２６】畜積モードＮチャネルＭＯＳトランジスタ
は、上に述べたように、Ｎ＋ソースおよびドレイン領域
を有するドープされたＮタイプ本体から形成される。そ
こでは、電導は表面のみでなく、抵抗チャネルを形成す
るＮタイプ層の本体でも起こる。このように、畜積モー
ド・デバイスは、エンハンスモードデバイスより表面チ
ャージ効果による影響を受けにくい。たとえば、ｐタイ
プ本体に構成されるｎチャネルエンハンスモードのトラ
ンジスタでは、デバイスの表面に形成された反転層が電
導をコントロールするので、プロセス誘導ダメージや欠
陥による誘導表面チャージが引き起こすコンダクタンス
変調の影響を受けやすい。

【００２７】このように、高抵抗負荷構造４０の動作
は、以下のようである。図２の抵抗負荷構造を、ソース
とドレインを有する図３の等価な２つの薄膜畜積モード
ＮチャネルＭＯＳトランジスタと考えると、ゲート電極
６２および６４（図２）は表面電位を静電的に拘束する
ことによって、表面電導成分を制御し、それによって、
ゲート電極の下の表面電導の程度を効果的に固定する。
ＭＯＳＦＥＴ理論によると、表面電導は、ゲートソース
間の電圧をゼロ（すなわちＶｇｓ＝０ボルト）にするこ
とによって最小になる。それは、図３に示すように、単
に各トランジスタのゲート電極をローカルな接続導体６
６でデバイスの各ソース端子に接続することによって実
現できる。

【００２８】ドレイン端子がソース端子に対してプラス
である限り、デバイスを通して流れるの電流は小さい。
もしドレインが、ソースに対してマイナスになると、
「ソース」と「ドレイン」の役割は反転する。仮に、ゲ
ートがドレイン電極に接続されると、この構造において
Ｖｇｓ＝Ｖｄｓとなり、デバイスは飽和領域にバイアス
され、電流は劇的に増加し、デバイスは低抵抗状態にな
る。これは、ドレイン電圧Ｖｄｓがプラスであるかぎ
り、各デバイスの動作は大きく非対称性を示し、その結
果高インピーダンス・デバイスとなる。しかし、図２お
よび図３に示すように、印加電圧の極性に独立で、かつ
対称の電流電圧（Ｉ−Ｖ）応答を示す抵抗負荷構造は、
２つの同様のポリシリコン薄膜畜積モードのトランジス
タ構造を用いた背面結合のデバイス構成を使用すること
によって得られる。その各々は対称デバイス構造を得る
ために各ソースに結合されるゲート有する。

【００２９】図３を参照すると、Ｖ１がＶ２に対してプ
ラスのとき、ドレインは共通ノードより高電位であるた
め、Ｔ１はドレインに結合されたゲートで構成される。
このため、Ｔ１はＶｇｓ＝Ｖｄｓの飽和領域にバイアス
され、低インピーダンス状態となる。一方、Ｔ２はソー
スに結合されたゲートでバイアスされ、サブ閾値、すな
わち、ＯＦＦ状態にあり、高インピーダンス状態とな
る。２つのデバイスはシリーズに接続されているため、
インピーダンスは高い状態にある。仮に、Ｖ１がＶ２に
対してマイナスに設定されれば、Ｔ１およびＴ２の相対
バイアスが反転すること以外は、状況はまったく同じで
ある。このように、対称的なＩ−Ｖ特性および高端子抵
抗を有する構造が得られる（図４）。

【００３０】さらに、この集積回路を構成する間、ポリ
シリコンのゲート電極は、プロセ中に生じる放射および
他のプロセス誘導電荷効果によって、抵抗体（すなわ
ち、チャネル）の表面をイオン化からシールドする機能
も有する。

【００３１】このように、上述された畜積モードＭＯＳ
ＦＥＴデバイスによって供給される抵抗負荷構造は、製
造に対する敏感性を減少させた。公知の高値ポリシリコ
ン抵抗構造と比較して、動作中の表面電位の制御は改善
される。

【００３２】この構造は、好ましくは、薄膜畜積モード
ＭＯＳトランジスタと等価の各要素が、大きなターンオ
ンまたは閾値電圧を含む特性を有する。このデバイス
は、ソースに結合されたゲートによってバイアスオフさ
れなければならない。サブ閾値の傾斜は、実際の大きさ
になるように設定される。これを実現し、導電変調の表
面成分を最小に保つには、上述のように比較的厚いゲー
トオキサイドが使用される。オキサイドの厚さを増すこ
とによって、表面とゲート電極の静電結合を減らし、そ
れによって閾値電圧およびサブ閾値傾斜特性を同時に増
加させる効果が生じる。このように、たとえば７Ｖ以上
の高閾値電圧を実現するためには、ゲートオキサイドの
厚さは、１０００オングストローム以上（例 _I 参照）で
あることが望ましい。

【００３３】例 I 第１のポリシリコン層の厚さ：０．３２５μｍゲート・オキサイドの厚さ：１１００オングスト
ローム抵抗チャネルのドーピング：Ｎタイプ２×１０
¹⁷ｃｍ^-3砒素ソース／ドレインのドーピング：Ｎ＋タイプ１×１
０²⁰ｃｍ^-3砒素特性：閾値電圧：７Ｖサブ閾値の傾斜：１５００ｍＶ／decade

【００３４】本発明の実施例によるバイポーラＣＭＯＳ
（ＢｉＣＭＯＳ）集積回路用高抵抗負荷構造を供給する
方法では、ポリシリコンギガオーム抵抗構造が、次に述
べる通り、ＢｉＣＭＯＳプロセス中において形成され
る。ｐタイプの＜１００＞Ｓｉ基板ウェハは、ゲート・
ポリシリコンの堆積までは従来のステップによって処理
される。これは、典型的には、たとえば、ＮおよびＰタ
イプの埋込み層の形成、エピタキシャル・シリコンの堆
積、ＮおよびＰの井戸の形成、７００ｎｍのフィールド
オキサイドの成長、ＭＯＳゲートオキサイドの形成、お
よび０．３２μｍのゲート・ポリシリコンの堆積によっ
て構成される。少ない量の砒素ブランケットのマトリッ
クスがポリシリコン層へ注入される。

【００３５】その後、薄いオキサイド層が形成され、そ
れに続いてマスキング・ステップ（フォトレジストによ
るコーティングおよびパターン化）が行われ、ギガオー
ム抵抗領域をブランケットＮ＋ポリシリコン・ゲート注
入から保護する。後者の注入は、低抵抗率のポリシリコ
ン・ゲート電極を形成するために必要である。レジスト
・ストリップおよびＲＣＡクリーンの後、ゲート・ポリ
シリコン層は、コンデンサ誘電体を形成するため、ギガ
オーム・ポリシリコン抵抗の一部と同様に、選択的に熱
で酸化される。０．３２μｍのポリシリコン層の他の層
の堆積、ブランケットＮ＋注入、およびリソグラフィ
は、アナログ・コンデンサの上端電極を形成するために
使われる。

【００３６】第２のポリシリコン層は、ギガオーム抵抗
構造に対するハード・マスクを同様に形成する。このハ
ード・マスクは、ゲート・ポリシリコンのエッチングプ
ロセスの間に除去され、それはこのプロセス中にコンデ
ンサ・ポリシリコンＰＥの後に実行される。そのため、
ゲートおよびコンデンサ・ポリシリコン層がエッチング
された後、ギガオーム抵抗領域は誘電体層によってマス
クされたまま残り、これによって次の処理の間ポリシリ
コン抵抗表面へのエッチングダメージを小さくする。

【００３７】続いて、バイポーラトランジスタ・ベース
領域およびＭＯＳトランジスタＬＤＤ領域が形成され
る。窒素中での１０５０℃の急速な熱処理による高温ア
ニーリングをする前の８０ｎｍベースオキサイドの形成
によって、誘電体層はシールドされる。ポリシリコンの
他の層、すなわち０．３２μｍエミッタ・ポリシリコン
層が堆積され、それは、また抵抗構造の抵抗チャネルを
覆い、抵抗構造のゲート電極を形成するためにパターン
化される。後者のポリシリコン層は、後続のすべてのオ
キサイド、金属の堆積およびエッチングのステップに対
しシールドとしての役割をなし、これらのすべては抵抗
構造をプラズマに露出する。従来の３つのレベルの金属
の相互接続によって構造が完成し、抵抗構造の端部領域
のコンタクトが得られる。１００％のＨ₂中で４５０℃
で３０分間焼結を行い、このプロセスは終了する。

【００３８】例 _I に示すようなパラメータを使用した抵
抗負荷構造は、２つの矩形構造に対して単位面積当たり
６ギガオームの抵抗を供給し、−１．５Ｖから＋１．５
Ｖのバイアス範囲に渡って線形であることが分かった。
このように、高インピーダンスで線形かつ対称な回路の
抵抗は、従来のＣＭＯＳおよびＢｉＣＭＯＳ処理ステッ
プを使用して作られ、この処理ステップはアナログおよ
びデジタルＶＬＳＩ集積回路に適用できる。

【００３９】この実施例はＮチャネルデバイスを記述し
ているが、抵抗負荷構造は相補タイプの導電構造、すな
わちＰチャネル蓄積モードの薄膜トランジスタデバイス
を用いて構成することもできる。他の実施例において
は、他の公知の誘電体および導電材料が使用される。た
とえば、高抵抗半導体層は、他の適当な公知の材料、ア
モルファスシリコン等によって形成される。

【００４０】本発明の特定の実施例を詳細に記述した
が、このクレームにおいて定義された範囲からはずれる
ことなく、多くの修正、変更、応用が可能であることは
言うまでもない。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
分離ゲート構造によって、最小の金属相互接続、本発明
の場合は単なる２つの端子を有するデバイスの集積化が
可能になる。また、表面電導効果による漏洩が少ない、
かつ、抵抗率の変化がない抵抗構造を提供できる。

【図面の簡単な説明】

【図１】公知の集積回路用の抵抗構造の概略図を示す図
である。

【図２】本発明の第一の実施例による高抵抗負荷構造の
断面図を示す図である。

【図３】図２の構造の等価回路を示す図である。

【図４】第一の実施例による、高抵抗負荷構造の典型的
な電流電圧（Ｉ−Ｖ）特性を示す図である。

【符号の説明】

４０高抵抗負荷構造４２基板４４第１の誘電体層（絶縁層）５０抵抗導電層（ポリシリコン層）５４ソース電極（Ｎ＋領域）５６共通ドレイン領域５８抵抗領域（Ｎ領域）６０第２の誘電体層（絶縁層）６２、６４ゲート電極（Ｎ＋領域）６６接続導体

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/06 21/8244 27/11 29/786 7210−4ＭＨ０１Ｌ 27/10 ３８１ 9056−4Ｍ 29/78 ３１１Ｃ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された集積回路用高
抵抗負荷構造において：第１の誘電体層によって半導体
基板から分離され、大量にドープされた第１および第２
のソース領域、第１および第２のソース領域間の第１お
よび第２の抵抗チャネル領域および一対の電界効果トラ
ンジスタを直列に接続する共通ドレイン領域を形成する
第１の導電タイプの高抵抗半導体層と；前記第１の導電
タイプの高抵抗半導体層の上方に設けられた第２の誘電
体層と；前記第１および第２の抵抗チャネル領域上に形
成され、前記第２の誘電体層によってお互が分離され、
およびそれぞれ抵抗チャネル領域から分離された第１お
よび第２のゲート電極を有する第２の導電タイプの高抵
抗半導体層と；ソース・ゲート間電圧をゼロに維持する
ために、各ゲート電極をそれぞれ隣接のソース領域に接
続し、トランジスタをサブ閾値の高インピーダンス（オ
フ状態）にバイアスする接続手段と、を有し、それによって、結合されたトランジスタは、蓄
積モード中にお互いに対称に「オフ」状態になり、第１
および第２のソース領域の接続手段間で高抵抗負荷構造
を表わすデバイスとして動作することを特徴とする集積
回路用高抵抗負荷構造。
【請求項２】請求項１の集積回路用高抵抗負荷構造に
おいて：前記構造は、共通ドレイン・ノードに関し電気
的におよび構造的に対称であることを特徴とする集積回
路用高抵抗負荷構造。
【請求項３】請求項１の集積回路用高抵抗負荷構造に
おいて：前記高抵抗層はドープされないポリシリコンの
層から構成されることを特徴とする集積回路用高抵抗負
荷構造。
【請求項４】請求項１の集積回路用高抵抗負荷構造に
おいて：前記高抵抗層は少なくドープされたポリシリコ
ンの層から構成されることを特徴とする集積回路用高抵
抗負荷構造。
【請求項５】請求項１の集積回路用高抵抗負荷構造に
おいて：前記第２の誘電体層は、７Ｖ以上の閾値電圧を
供給するために、厚が１０００オングストローム以上で
あることを特徴とする集積回路用高抵抗負荷構造。
【請求項６】半導体基板上に形成され、高抵抗負荷構
造を有するバイポーラＣＭＯＳ集積回路において：第１
の誘電体層によって半導体基板から分離され、大量にド
ープされた第１および第２のソース領域、第１および第
２のソース領域間の第１および第２の抵抗チャネル領域
および第１および第２のＭＯＳ電界効果トランジスタの
結合された共通ドレイン領域を形成する高抵抗半導体層
と；前記第１の導電タイプの高抵抗半導体層の上方に設
けられた第２の誘電体層と；前記第２の誘電体層上に第
１および第２の抵抗チャネル領域に対応して形成され、
前記第２誘電体層によってそれぞれ抵抗チャネル領域か
ら分離された第１および第２のゲート電極を有する導電
層と；ソース・ゲート間電圧をゼロに維持するために、
各ゲート電極をそれぞれ隣接のソース領域に接続し、ト
ランジスタをサブ閾値の高インピーダンス状態にバイア
スする接続手段と、を有し、それによって、結合されたトランジスタは、蓄
積モード中にお互いに対称に「オフ」状態になり、第１
および第２のソース領域の接続手段間で高抵抗負荷構造
を表わすデバイスとして動作することを特徴とするバイ
ポーラＣＭＯＳ集積回路。
【請求項７】請求項６のバイポーラＣＭＯＳ集積回路
において：高抵抗半導体層は、バイポーラトランジスタ
のエミッタを形成するポリシリコン層の一部によって構
成されることを特徴とするバイポーラＣＭＯＳ集積回
路。
【請求項８】請求項６のバイポーラＣＭＯＳ集積回路
において：高抵抗半導体層は、ＣＭＯＳトランジスタの
ゲートを形成するポリシリコン層の一部によって構成さ
れることを特徴とするバイポーラＣＭＯＳ集積回路。
【請求項９】請求項６のバイポーラＣＭＯＳ集積回路
において：第１の誘電体層はフィールド絶縁層から構成
されることを特徴とするバイポーラＣＭＯＳ集積回路。
【請求項１０】半導体基板上に形成されたバイポーラ
ＣＭＯＳ集積回路用高抵抗負荷構造において：半導体基
板から絶縁された高抵抗半導体層に直列に結合されて形
成され、各々が抵抗チャネル領域、ソース領域および共
通ドレイン領域を有する第１および第２の蓄積モード薄
膜ＭＯＳＦＥＴトランジスタと；前記第１および第２の
トランジスタのソースに供給される第１および第２の端
子接点とを有し；各トランジスタは、各ソースに接続さ
れた絶縁されたゲート電極を有し、ソース・ゲート間の
電圧をゼロに保持し、それによって高インピーダンスの
サブ閾値（オフ）状態にバイアスされ、一対の結合トランジスタは、高閾値電圧によって対称の
オフ状態で動作し、それによって、大きなサブ閾値傾斜
が与えられ、−１．５Ｖから＋１．５Ｖのバイアス範囲
にわたって第１および第２の端子接点間で線形の高抵抗
負荷構造を供給することを特徴とするバイポーラＣＭＯ
Ｓ集積回路用高抵抗負荷構造。
【請求項１１】請求項１０のバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造において：結合されたトランジス
タは共通ドレイン・ノードに関し対称であることを特徴
とするバイポーラＣＭＯＳ集積回路用高抵抗負荷構造。
【請求項１２】請求項１０のバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造において：前記各トランジスタの
閾値電圧は７Ｖ以上であり、サブ閾値傾斜は１５００ｍ
Ｖ／decade以上であることを特徴とする集積回路用高抵
抗負荷構造。
【請求項１３】請求項１０のバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造において：各トランジスタは、第
１の導電タイプの高抵抗層中に形成された抵抗チャネル
領域によって構成され、各ソースおよびドレイン領域
は、ポリシリコンの抵抗導電層中に形成された第１の導
電タイプの大量にドープされた領域によって形成され；
第１および第２の各抵抗チャネル領域の上方に第２の
導電層が形成され、この第２の導電層は第２の誘電体層
によって抵抗チャネル領域から絶縁される第１および第
２のゲート電極を形成し、第１および第２のソース領域に抵抗接点が供給され、各
ゲート電極およびソース領域は電気的に接続され、Ｖｇ
ｓ＝０を保持ことを特徴とするバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造。
【請求項１４】請求項１３のバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造において：前記高抵抗半導体層
は、ポリシリコンの層によって構成されることを特徴と
するバイポーラＣＭＯＳ集積回路用高抵抗負荷構造。
【請求項１５】請求項１３のバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造において：抵抗チャネル領域は、
軽くドープされたＮタイプであり、ソースおよびドレイ
ン領域は大量にドープされたＮタイプであることを特徴
とするバイポーラＣＭＯＳ集積回路用高抵抗負荷構造。
【請求項１６】請求項１３のバイポーラＣＭＯＳ集積
回路用高抵抗負荷構造において：前記誘電体層は、半導
体基板上に形成されたフィールド絶縁層で構成されるこ
とを特徴とするバイポーラＣＭＯＳ集積回路用高抵抗負
荷構造。