JPH0772216A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
- Publication number
- JPH0772216A JPH0772216A JP5238785A JP23878593A JPH0772216A JP H0772216 A JPH0772216 A JP H0772216A JP 5238785 A JP5238785 A JP 5238785A JP 23878593 A JP23878593 A JP 23878593A JP H0772216 A JPH0772216 A JP H0772216A
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- JP
- Japan
- Prior art keywords
- gate
- output
- signal
- pulse width
- circuit
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 パルス幅の調整範囲が大きく、パルス幅を広
くしたり狭くしたりする場合でも、信号が同一経路を介
して伝送されるパルス幅調整回路を提供する。 【構成】 入力信号ＩＮと調整制御信号ＣＮＴの最上位
ビット信号ＭＳＢとの排他的論理和を実行するゲート１
と、ゲート１の出力を調整制御信号ＣＮＴにより可変さ
せて遅延させ出力するディレーゲート回路３と、ゲート
１の出力を固定量だけ遅延させ出力する残留遅延補正回
路２と、ディレーゲート回路３の出力と残留遅延補正回
路２の出力との論理積又は論理和を実行するゲート４
と、ゲート４の出力信号と調整制御信号ＣＮＴの最上位
ビット信号ＭＳＢとの排他的論理和を実行するゲート５
とを設ける。
くしたり狭くしたりする場合でも、信号が同一経路を介
して伝送されるパルス幅調整回路を提供する。 【構成】 入力信号ＩＮと調整制御信号ＣＮＴの最上位
ビット信号ＭＳＢとの排他的論理和を実行するゲート１
と、ゲート１の出力を調整制御信号ＣＮＴにより可変さ
せて遅延させ出力するディレーゲート回路３と、ゲート
１の出力を固定量だけ遅延させ出力する残留遅延補正回
路２と、ディレーゲート回路３の出力と残留遅延補正回
路２の出力との論理積又は論理和を実行するゲート４
と、ゲート４の出力信号と調整制御信号ＣＮＴの最上位
ビット信号ＭＳＢとの排他的論理和を実行するゲート５
とを設ける。
Description
【０００１】
【産業上の利用分野】この発明はパルス幅調整回路につ
いてのものであり、特に半導体試験装置で被測定ＩＣの
出力波形を判定する回路経路での波形の劣化をもとに戻
すために使用されるパルス幅調整回路についてのもので
ある。
いてのものであり、特に半導体試験装置で被測定ＩＣの
出力波形を判定する回路経路での波形の劣化をもとに戻
すために使用されるパルス幅調整回路についてのもので
ある。
【０００２】
【従来の技術】従来のパルス幅調整回路について説明す
る。図４は従来のパルス幅調整回路のブロック構成図を
示したもので、Ｄ／Ａコンバータ７と差動レシーバ６と
を使用し、差動レシーバ６の片端のスレッシュレベルＶ
BBをＤ／Ａコンバータ６からのアナログ出力電圧で変化
させ入力信号ＩＮのパルス幅を調整している。
る。図４は従来のパルス幅調整回路のブロック構成図を
示したもので、Ｄ／Ａコンバータ７と差動レシーバ６と
を使用し、差動レシーバ６の片端のスレッシュレベルＶ
BBをＤ／Ａコンバータ６からのアナログ出力電圧で変化
させ入力信号ＩＮのパルス幅を調整している。
【０００３】図５は図４の回路の動作を説明する波形図
である。差動レシーバ６の片端のスレッシュレベルＶBB
をハイレベルＶBB（Ｈ）に設定すると、差動レシーバ６
の出力端より入力信号ＩＮのパルス幅よりも長いパルス
幅を持った出力信号ＯＵＴHが、スレッシュレベルＶBB
をローレベルＶBB（Ｌ）に設定すると、差動レシーバ６
の出力端より入力信号ＩＮのパルス幅よりも短いパルス
幅を持った出力信号ＯＵＴL が得られる事を示してい
る。
である。差動レシーバ６の片端のスレッシュレベルＶBB
をハイレベルＶBB（Ｈ）に設定すると、差動レシーバ６
の出力端より入力信号ＩＮのパルス幅よりも長いパルス
幅を持った出力信号ＯＵＴHが、スレッシュレベルＶBB
をローレベルＶBB（Ｌ）に設定すると、差動レシーバ６
の出力端より入力信号ＩＮのパルス幅よりも短いパルス
幅を持った出力信号ＯＵＴL が得られる事を示してい
る。
【０００４】この方式では、パルス幅調整のために差動
レシーバを必要とし、差動レシーバの立ち上がり／立ち
下がり時間にパルス幅が左右される。また、最近のＩＣ
は立ち上がり／立ち下がり時間は小さくなる傾向にある
ため、調整範囲を大きくとることが難しい。
レシーバを必要とし、差動レシーバの立ち上がり／立ち
下がり時間にパルス幅が左右される。また、最近のＩＣ
は立ち上がり／立ち下がり時間は小さくなる傾向にある
ため、調整範囲を大きくとることが難しい。
【０００５】
【発明が解決しようとする課題】従来のパルス幅調整回
路では差動レシーバの立ち上がり／立ち下がり時間を使
用してパルス幅の調整を行っているため、調整範囲を大
きくとれないという問題点があった。また、調整回路の
信号経路が一定である必要があった。
路では差動レシーバの立ち上がり／立ち下がり時間を使
用してパルス幅の調整を行っているため、調整範囲を大
きくとれないという問題点があった。また、調整回路の
信号経路が一定である必要があった。
【０００６】この発明は、パルス幅の調整範囲を大きく
とれ、パルス幅を広くしたり狭くしたりする場合でも信
号が同一経路を介して伝送され、リニアリティのあるパ
ルス幅調整回路を提供する事を目的とする。
とれ、パルス幅を広くしたり狭くしたりする場合でも信
号が同一経路を介して伝送され、リニアリティのあるパ
ルス幅調整回路を提供する事を目的とする。
【０００７】
【課題を解決するための手段】この発明では、入力信号
ＩＮと調整制御信号ＣＮＴの最上位ビット信号ＭＳＢと
の排他的論理和を実行するゲート１と、ゲート１の出力
を前記調整制御信号ＣＮＴにより可変させて遅延させ出
力するディレーゲート回路３と、ゲート１の出力を固定
量だけ遅延させ出力する残留遅延補正回路２と、ディレ
ーゲート回路３の出力と残留遅延補正回路２の出力との
論理積又は論理和を実行するゲート４と、ゲート４の出
力信号と調整制御信号ＣＮＴの最上位ビット信号ＭＳＢ
との排他的論理和を実行するゲート５とを設けてパルス
幅調整回路を構成する。
ＩＮと調整制御信号ＣＮＴの最上位ビット信号ＭＳＢと
の排他的論理和を実行するゲート１と、ゲート１の出力
を前記調整制御信号ＣＮＴにより可変させて遅延させ出
力するディレーゲート回路３と、ゲート１の出力を固定
量だけ遅延させ出力する残留遅延補正回路２と、ディレ
ーゲート回路３の出力と残留遅延補正回路２の出力との
論理積又は論理和を実行するゲート４と、ゲート４の出
力信号と調整制御信号ＣＮＴの最上位ビット信号ＭＳＢ
との排他的論理和を実行するゲート５とを設けてパルス
幅調整回路を構成する。
【０００８】
【作用】入力信号ＩＮが排他的論理和ゲート１に入力さ
れ、その出力１ａがディレーゲート回路３と残留遅延補
正回路２に入力される。
れ、その出力１ａがディレーゲート回路３と残留遅延補
正回路２に入力される。
【０００９】この排他的論理和ゲート１の入力１ａは調
整制御信号ＣＮＴの最上位ビットＭＳＢにより、パルス
を太らせる場合は入力信号ＩＮと逆センスになり、細ら
せる場合は同センスになる。
整制御信号ＣＮＴの最上位ビットＭＳＢにより、パルス
を太らせる場合は入力信号ＩＮと逆センスになり、細ら
せる場合は同センスになる。
【００１０】ディレーゲート回路３に入力された信号
は、調整制御信号ＣＮＴにより遅延させられ、残留遅延
補正回路２に入力された信号はディレーゲート回路３の
固定遅延分遅れ、ゲート４で論理積され、その出力がゲ
ート５で調整制御信号ＣＮＴのＭＳＢと排他的論理和さ
れ、出力される。
は、調整制御信号ＣＮＴにより遅延させられ、残留遅延
補正回路２に入力された信号はディレーゲート回路３の
固定遅延分遅れ、ゲート４で論理積され、その出力がゲ
ート５で調整制御信号ＣＮＴのＭＳＢと排他的論理和さ
れ、出力される。
【００１１】
【実施例】つぎに、この発明の実施例のブロック構成図
を図１に示す。図１のパルス幅調整回路は、入力信号Ｉ
Ｎを遅延させるディレーゲート回路３と、ディレーゲー
ト回路３の固定遅延を補正する残留遅延補正回路２と、
これらの出力を論理積、または論理和をするゲート４
と、波形のパルス幅を太める場合でも細める場合でも同
一経路にするために、遅延回路の前と論理積または論理
和の後に排他的論理和を実行するゲート１・５とで構成
される。
を図１に示す。図１のパルス幅調整回路は、入力信号Ｉ
Ｎを遅延させるディレーゲート回路３と、ディレーゲー
ト回路３の固定遅延を補正する残留遅延補正回路２と、
これらの出力を論理積、または論理和をするゲート４
と、波形のパルス幅を太める場合でも細める場合でも同
一経路にするために、遅延回路の前と論理積または論理
和の後に排他的論理和を実行するゲート１・５とで構成
される。
【００１２】調整制御信号ＣＮＴは、その最上位ビット
ＭＳＢのみが、排他的論理和ゲート１、５の一方の入力
端子に供給されるようになっている。
ＭＳＢのみが、排他的論理和ゲート１、５の一方の入力
端子に供給されるようになっている。
【００１３】次に、図２および図３を参照して図１の回
路動作を説明する。波形のパルス幅を広くする場合には
図３に示すように、調整制御信号ＣＮＴのＭＳＢをハイ
レベルにし、パルス幅の広くする量は調整制御信号ＣＮ
Ｔで調整する。
路動作を説明する。波形のパルス幅を広くする場合には
図３に示すように、調整制御信号ＣＮＴのＭＳＢをハイ
レベルにし、パルス幅の広くする量は調整制御信号ＣＮ
Ｔで調整する。
【００１４】調整制御信号ＣＮＴのＭＳＢをハイレベル
にし、入力信号ＩＮにハイレベルパルスを入力すると排
他的論理和ゲート１により、ゲート１の出力信号１ａが
ローレベルとなり、残留遅延補正回路２の出力信号２ａ
が図３に示す波形２ａＨになり、ディレーゲート回路３
の出力信号３ａが波形３ａＨになる。波形２ａＨと波形
３ａＨとが論理積ゲート４でＬｏｗ−ＯＲされ、排他的
論理和ゲート５で調整制御信号ＣＮＴのＭＳＢとでエク
スクルーシブオアされ、ＯＵＴH に示すような太った波
形、即ちパルス幅が広くなって出力される。
にし、入力信号ＩＮにハイレベルパルスを入力すると排
他的論理和ゲート１により、ゲート１の出力信号１ａが
ローレベルとなり、残留遅延補正回路２の出力信号２ａ
が図３に示す波形２ａＨになり、ディレーゲート回路３
の出力信号３ａが波形３ａＨになる。波形２ａＨと波形
３ａＨとが論理積ゲート４でＬｏｗ−ＯＲされ、排他的
論理和ゲート５で調整制御信号ＣＮＴのＭＳＢとでエク
スクルーシブオアされ、ＯＵＴH に示すような太った波
形、即ちパルス幅が広くなって出力される。
【００１５】波形のパルス幅を狭くする場合には図２に
示すように、調整制御信号ＣＮＴのＭＳＢをローレベル
にし、パルス幅を狭くする量は調整制御信号ＣＮＴで調
整する。
示すように、調整制御信号ＣＮＴのＭＳＢをローレベル
にし、パルス幅を狭くする量は調整制御信号ＣＮＴで調
整する。
【００１６】調整制御信号ＣＮＴのＭＳＢをハイレベル
にし、入力信号ＩＮにハイレベルパルスを入力すると排
他的論理和ゲート１により、ゲート１の出力信号１ａが
ハイレベルとなり、残留遅延補正回路２の出力信号２ａ
が図２に示す波形２ａＬになり、ディレーゲート回路３
の出力信号３ａが波形３ａＬになる。波形２ａＬと波形
３ａＬが論理積ゲート４でＨｉｇｈ−ＡＮＤされ、排他
的論理和ゲート５で調整制御信号ＣＮＴのＭＳＢとでエ
クスクルーシブオアされ、ＯＵＴL に示すような細った
波形、即ちパルス幅が細くなって出力される。
にし、入力信号ＩＮにハイレベルパルスを入力すると排
他的論理和ゲート１により、ゲート１の出力信号１ａが
ハイレベルとなり、残留遅延補正回路２の出力信号２ａ
が図２に示す波形２ａＬになり、ディレーゲート回路３
の出力信号３ａが波形３ａＬになる。波形２ａＬと波形
３ａＬが論理積ゲート４でＨｉｇｈ−ＡＮＤされ、排他
的論理和ゲート５で調整制御信号ＣＮＴのＭＳＢとでエ
クスクルーシブオアされ、ＯＵＴL に示すような細った
波形、即ちパルス幅が細くなって出力される。
【００１７】
【発明の効果】この発明によれば、パルス幅の調整範囲
を大きくとれ、パルス幅を広くしたり、狭くしたりする
場合でも同一経路となるので、リニアリティのある調整
回路にすることができる。
を大きくとれ、パルス幅を広くしたり、狭くしたりする
場合でも同一経路となるので、リニアリティのある調整
回路にすることができる。
【図１】この発明の実施例のブロック構成図である。
【図２】パルス幅を狭くする時の動作を説明する波形図
である。
である。
【図３】パルス幅を広くする時の動作を説明する波形図
である。
である。
【図４】従来のパルス幅調整回路の一例を示すブロック
構成図である。
構成図である。
【図５】従来のパルス幅調整回路の動作を説明する波形
図である。
図である。
１・５ 排他的論理和ゲート ２ 残留遅延補正回路 ３ ゲートディレー回路 ４ 論理積ゲート
Claims (1)
- 【請求項１】 入力信号(IN)と調整制御信号(CNT) の最
上位ビット信号(MSB) との排他的論理和を実行する第１
のゲート(1) と、 第１のゲート(1) の出力を調整制御信号(CNT) により可
変させて遅延させ出力するディレーゲート回路(3) と、 第１のゲート(1) の出力を固定量だけ遅延させ出力する
残留遅延補正回路(2)と、 ディレーゲート回路(3) の出力と残留遅延補正回路(2)
の出力との論理積又は論理和を実行する第２のゲート
(4) と、 第２のゲート(4) の出力信号と調整制御信号(CNT) の最
上位ビット信号(MSB)との排他的論理和を実行する第３
のゲート(5) とを備えることを特徴とするパルス幅調整
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238785A JPH0772216A (ja) | 1993-08-31 | 1993-08-31 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238785A JPH0772216A (ja) | 1993-08-31 | 1993-08-31 | パルス幅調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772216A true JPH0772216A (ja) | 1995-03-17 |
Family
ID=17035251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238785A Pending JPH0772216A (ja) | 1993-08-31 | 1993-08-31 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772216A (ja) |
-
1993
- 1993-08-31 JP JP5238785A patent/JPH0772216A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |