JPH0772221A - スキュー調整回路 - Google Patents
スキュー調整回路Info
- Publication number
- JPH0772221A JPH0772221A JP5238784A JP23878493A JPH0772221A JP H0772221 A JPH0772221 A JP H0772221A JP 5238784 A JP5238784 A JP 5238784A JP 23878493 A JP23878493 A JP 23878493A JP H0772221 A JPH0772221 A JP H0772221A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- signal
- input
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 ディジタルロジック回路を採用する事によっ
て回路の集積化を容易にし回路規模を縮小させ、テスタ
ーのピン数が増大しても回路規模を増大させる必要のな
いスキュー調整回路を提供する。 【構成】 ｎ（ｎは正の整数）段目の第１入力信号を基
準ゲート遅延時間の２n- 1 倍だけ遅延させｎ段目の第２
入力信号として出力するｎ段のゲート遅延回路１Ｂ・２
Ｂ・４Ｂ・８Ｂ・１６Ｂと、第１入力信号と第２入力信
号とを選択的に入力して、いずれか一方の入力信号をｎ
＋１段目の第１入力信号として出力側へ送出するｎ段の
セレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａとを設定、ゲー
ト遅延回路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂとセレクタ
１Ａ・２Ａ・３Ａ・４Ａ・５Ａとをｎ段縦続接続し、各
々のセレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａに所定の選
択信号を印加し、ｎ段目のセレクタ５Ａより入力信号を
所定時間だけ遅延させて出力させる。
て回路の集積化を容易にし回路規模を縮小させ、テスタ
ーのピン数が増大しても回路規模を増大させる必要のな
いスキュー調整回路を提供する。 【構成】 ｎ（ｎは正の整数）段目の第１入力信号を基
準ゲート遅延時間の２n- 1 倍だけ遅延させｎ段目の第２
入力信号として出力するｎ段のゲート遅延回路１Ｂ・２
Ｂ・４Ｂ・８Ｂ・１６Ｂと、第１入力信号と第２入力信
号とを選択的に入力して、いずれか一方の入力信号をｎ
＋１段目の第１入力信号として出力側へ送出するｎ段の
セレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａとを設定、ゲー
ト遅延回路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂとセレクタ
１Ａ・２Ａ・３Ａ・４Ａ・５Ａとをｎ段縦続接続し、各
々のセレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａに所定の選
択信号を印加し、ｎ段目のセレクタ５Ａより入力信号を
所定時間だけ遅延させて出力させる。
Description
【０００１】
【産業上の利用分野】この発明はスキュー調整回路につ
いてのものであり、特にＩＣテスタでＩＣデバイスをテ
ストする場合、測定デバイスに入力するドライバー波形
のタイミングがピン毎にばらつくのを補正するために用
いられるスキュー調整回路についてのものである。
いてのものであり、特にＩＣテスタでＩＣデバイスをテ
ストする場合、測定デバイスに入力するドライバー波形
のタイミングがピン毎にばらつくのを補正するために用
いられるスキュー調整回路についてのものである。
【０００２】
【従来の技術】次に、従来のスキュー調整回路の構成を
図３に示す。１Ｚはディジタル・アナログコンバータ
（以下ＤＡＣという。）であり、８ビットのデータビッ
ト端子ＤＢ２４〜ＤＢ３１に入力されるデータビットに
よって出力信号サのアナログ電圧を制御するものであ
る。２Ｚは、電圧調整型高速可変ディレーライン（以下
ＰＤという。）で、ＤＡＣ１Ｚの出力信号サのアナログ
電圧で入力信号シの遅延量を可変制御する。出力信号ス
は、ＮＯＲゲート３Ｚを介して出力信号セとして取り出
され、ＰＤ４Ｚに入力される。ＰＤ４Ｚは、ＮＯＲゲー
ト３Ｚの出力信号セをＤＡＣ１Ｚの出力信号サのアナロ
グ電圧で可変制御して遅延量を変化させ、出力信号ソを
出力する。
図３に示す。１Ｚはディジタル・アナログコンバータ
（以下ＤＡＣという。）であり、８ビットのデータビッ
ト端子ＤＢ２４〜ＤＢ３１に入力されるデータビットに
よって出力信号サのアナログ電圧を制御するものであ
る。２Ｚは、電圧調整型高速可変ディレーライン（以下
ＰＤという。）で、ＤＡＣ１Ｚの出力信号サのアナログ
電圧で入力信号シの遅延量を可変制御する。出力信号ス
は、ＮＯＲゲート３Ｚを介して出力信号セとして取り出
され、ＰＤ４Ｚに入力される。ＰＤ４Ｚは、ＮＯＲゲー
ト３Ｚの出力信号セをＤＡＣ１Ｚの出力信号サのアナロ
グ電圧で可変制御して遅延量を変化させ、出力信号ソを
出力する。
【０００３】即ち、図３に示すスキュー調整回路では、
ＤＡＣ１Ｚのデータビット端子ＤＢ２４〜ＤＢ３１に入
力されるデータビットの組合せにより、アナログ電圧サ
の大きさを可変し、この可変量に応じた遅延量だけ入力
信号シと出力信号セとを遅延させ、合計された遅延量を
もつ出力信号ソを得るようにしている。
ＤＡＣ１Ｚのデータビット端子ＤＢ２４〜ＤＢ３１に入
力されるデータビットの組合せにより、アナログ電圧サ
の大きさを可変し、この可変量に応じた遅延量だけ入力
信号シと出力信号セとを遅延させ、合計された遅延量を
もつ出力信号ソを得るようにしている。
【０００４】次に図３に示す回路の動作を図４を参照し
て簡単に説明する。図４は、データビット端子ＤＢ２４
〜ＤＢ３１に信号が印加された時のＰＤ２ＺとＰＤ４Ｚ
の遅延量の変化の関係を示す図表である。
て簡単に説明する。図４は、データビット端子ＤＢ２４
〜ＤＢ３１に信号が印加された時のＰＤ２ＺとＰＤ４Ｚ
の遅延量の変化の関係を示す図表である。
【０００５】ＤＡＣ１Ｚにおいて、データビット端子Ｄ
Ｂ３１のみを信号有りにすると、ＰＤ２Ｚの出力信号ス
は入力信号シに対して５ＰＳ（ピコ秒）遅延し、ＰＤ４
Ｚの所では、ＰＤ２Ｚの出力信号スに対してさらに５Ｐ
Ｓ遅延する。したがって、入力信号シに対してＰＤ４Ｚ
の出力信号ソは１０ＰＳ遅延する事になる。
Ｂ３１のみを信号有りにすると、ＰＤ２Ｚの出力信号ス
は入力信号シに対して５ＰＳ（ピコ秒）遅延し、ＰＤ４
Ｚの所では、ＰＤ２Ｚの出力信号スに対してさらに５Ｐ
Ｓ遅延する。したがって、入力信号シに対してＰＤ４Ｚ
の出力信号ソは１０ＰＳ遅延する事になる。
【０００６】又、入力信号シに対してＰＤ４Ｚの出力信
号ソを１６０ＰＳ遅延させるには、ＤＡＣ１Ｚのデータ
ビット端子ＤＢ２７，ＤＢ２８，ＤＢ３０を信号有りに
する。すると、ＰＤ２Ｚの出力信号スの所で８０ＰＳ遅
延し、ＰＤ４Ｚの所では出力信号スに対して８０ＰＳ遅
延する。よって入力信号シに対して出力信号ソは１６０
ＰＳ遅延する事になる。データビット端子ＤＢ２４〜Ｄ
Ｂ３１を全て信号有りにすると、入力信号シに対して出
力信号ソは３２００ＰＳ（＝３．２ＮＳ（ナノ．秒））
遅延する事になる。
号ソを１６０ＰＳ遅延させるには、ＤＡＣ１Ｚのデータ
ビット端子ＤＢ２７，ＤＢ２８，ＤＢ３０を信号有りに
する。すると、ＰＤ２Ｚの出力信号スの所で８０ＰＳ遅
延し、ＰＤ４Ｚの所では出力信号スに対して８０ＰＳ遅
延する。よって入力信号シに対して出力信号ソは１６０
ＰＳ遅延する事になる。データビット端子ＤＢ２４〜Ｄ
Ｂ３１を全て信号有りにすると、入力信号シに対して出
力信号ソは３２００ＰＳ（＝３．２ＮＳ（ナノ．秒））
遅延する事になる。
【０００７】
【発明が解決しようとする課題】従来のキュー調整回路
では、ＤＡ１Ｚ・ＰＤ２Ｚ・４Ｚとしてアナログ回路を
使用するため、回路の集積化が困難なのでテスターのピ
ン数と同じ数だけスキュウー調整回路が必要となる。し
たがって、ピン数が増大する事によって回路規模も増大
してしまうという問題がある。
では、ＤＡ１Ｚ・ＰＤ２Ｚ・４Ｚとしてアナログ回路を
使用するため、回路の集積化が困難なのでテスターのピ
ン数と同じ数だけスキュウー調整回路が必要となる。し
たがって、ピン数が増大する事によって回路規模も増大
してしまうという問題がある。
【０００８】この発明は、ディジタルロジック回路を採
用する事によって回路の集積化を容易にし、回路規模を
縮小させ、テスターのピン数が増大しても回路規模を増
大させる必要のないスキュー調整回路を提供する事を目
的とする。
用する事によって回路の集積化を容易にし、回路規模を
縮小させ、テスターのピン数が増大しても回路規模を増
大させる必要のないスキュー調整回路を提供する事を目
的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、この発明は、ｎ（ｎは正の整数）段目の第１入力信
号を基準ゲート遅延時間の２n-1 倍だけ遅延させｎ段目
の第２入力信号として出力するｎ段のゲート遅延回路１
Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂと、第１入力信号と第２
入力信号とを選択的に入力して、いずれか一方の入力信
号をｎ＋１段目の第１入力信号として出力側へ送出する
ｎ段のセレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａとを設
定、ゲート遅延回路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂと
セレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａとをｎ段縦続接
続し、各々のセレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａに
所定の選択信号を印加し、ｎ段目のセレクタ５Ａより入
力信号を所定時間だけ遅延させて出力させるよう構成さ
れる。
に、この発明は、ｎ（ｎは正の整数）段目の第１入力信
号を基準ゲート遅延時間の２n-1 倍だけ遅延させｎ段目
の第２入力信号として出力するｎ段のゲート遅延回路１
Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂと、第１入力信号と第２
入力信号とを選択的に入力して、いずれか一方の入力信
号をｎ＋１段目の第１入力信号として出力側へ送出する
ｎ段のセレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａとを設
定、ゲート遅延回路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂと
セレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａとをｎ段縦続接
続し、各々のセレクタ１Ａ・２Ａ・３Ａ・４Ａ・５Ａに
所定の選択信号を印加し、ｎ段目のセレクタ５Ａより入
力信号を所定時間だけ遅延させて出力させるよう構成さ
れる。
【００１０】
【作用】この発明では、遅延量を決定するための素子と
して、ディジタルロジック回路で構成できるゲート遅延
回路を用いる。ゲート遅延回路は複数の遅延ゲートを直
列接続して構成し、接続段数により遅延量が決定され
る。２の倍数倍の遅延量を持つゲート遅延回路を複数段
用意し、これをセレクタを介して縦続接続する。各段の
セレクタの選択端子に選択信号が印加されると、各段を
通過する入力信号が定められた量だけ遅延して出力され
る。選択信号が印加されないと、入力信号は遅延するこ
となく出力される。
して、ディジタルロジック回路で構成できるゲート遅延
回路を用いる。ゲート遅延回路は複数の遅延ゲートを直
列接続して構成し、接続段数により遅延量が決定され
る。２の倍数倍の遅延量を持つゲート遅延回路を複数段
用意し、これをセレクタを介して縦続接続する。各段の
セレクタの選択端子に選択信号が印加されると、各段を
通過する入力信号が定められた量だけ遅延して出力され
る。選択信号が印加されないと、入力信号は遅延するこ
となく出力される。
【００１１】したがって、各段の選択端子に印加する選
択信号の印加の組合せパターンを変更することにより、
各種の遅延量を持った出力信号を得ることができる。セ
レクタやゲート遅延回路はすべてディジタルロジック回
路として構成できるため、集積化を容易とし、回路規模
の増大が防止される。
択信号の印加の組合せパターンを変更することにより、
各種の遅延量を持った出力信号を得ることができる。セ
レクタやゲート遅延回路はすべてディジタルロジック回
路として構成できるため、集積化を容易とし、回路規模
の増大が防止される。
【００１２】
【実施例】つぎに、この発明の実施例によるスキュー調
整回路の構成を図１に示す。この発明では、ディジタル
ロジック回路で容易に構成出来るセレクタ１Ａ〜５Ａ
と、遅延ゲート１Ｂ及びゲート遅延回路２Ｂ・４Ｂ・８
Ｂ・１６Ｂ（以下総称してゲート遅延回路という。）と
を用いる。
整回路の構成を図１に示す。この発明では、ディジタル
ロジック回路で容易に構成出来るセレクタ１Ａ〜５Ａ
と、遅延ゲート１Ｂ及びゲート遅延回路２Ｂ・４Ｂ・８
Ｂ・１６Ｂ（以下総称してゲート遅延回路という。）と
を用いる。
【００１３】ゲート遅延回路２Ｂ・４Ｂ・８Ｂ・１６Ｂ
はそれぞれ遅延ゲート１Ｂを２段、４段、８段、１６段
直列接続して構成したもので、それぞれ遅延ゲート１Ｂ
の遅延量の２倍、４倍、８倍、１６倍の遅延量が得られ
る。またセレクタ１Ａ〜５Ａは第１入力端子Ａと第２入
力端子Ｂとに入力される２つの入力信号の内のいずれか
を、選択する動作を行うもので、それぞれの選択端子Ｓ
に印加されるデータビット信号ＤＢ２７〜ＤＢ２３の有
無により、有の時には第２入力端子Ｂが選択され、無の
時には第１入力端子Ａが選択される。
はそれぞれ遅延ゲート１Ｂを２段、４段、８段、１６段
直列接続して構成したもので、それぞれ遅延ゲート１Ｂ
の遅延量の２倍、４倍、８倍、１６倍の遅延量が得られ
る。またセレクタ１Ａ〜５Ａは第１入力端子Ａと第２入
力端子Ｂとに入力される２つの入力信号の内のいずれか
を、選択する動作を行うもので、それぞれの選択端子Ｓ
に印加されるデータビット信号ＤＢ２７〜ＤＢ２３の有
無により、有の時には第２入力端子Ｂが選択され、無の
時には第１入力端子Ａが選択される。
【００１４】セレクタ１Ａは、入力信号アと遅延ゲート
１Ｂの出力信号イとを遅延制御用のデータビット信号Ｄ
Ｂ２７によって制御し、いずれかを選択して出力信号ウ
としてセレクタ２Ａの第１入力端子とゲート２段分のゲ
ート遅延回路２Ｂの入力端子に出力する。セレクタ２Ａ
は、セレクタ１Ａの出力信号ウとゲート２段分のゲート
遅延回路２Ｂの出力信号エとを遅延制御信号ＤＢ２６に
よって制御し、いずれかを選択して出力信号オとしてセ
レクタ３Ａの第１入力端子とゲート４段分のゲート遅延
回路４Ｂの入力端子に出力する。
１Ｂの出力信号イとを遅延制御用のデータビット信号Ｄ
Ｂ２７によって制御し、いずれかを選択して出力信号ウ
としてセレクタ２Ａの第１入力端子とゲート２段分のゲ
ート遅延回路２Ｂの入力端子に出力する。セレクタ２Ａ
は、セレクタ１Ａの出力信号ウとゲート２段分のゲート
遅延回路２Ｂの出力信号エとを遅延制御信号ＤＢ２６に
よって制御し、いずれかを選択して出力信号オとしてセ
レクタ３Ａの第１入力端子とゲート４段分のゲート遅延
回路４Ｂの入力端子に出力する。
【００１５】セレクタ３Ａは、セレクタ２Ａの出力信号
オとゲート４段分のゲート遅延回路４Ｂの出力信号カと
を遅延制御信号ＤＢ２５によって制御し、いずれかを選
択して出力信号キをセレクタ４Ａの第１入力端子とゲー
ト８段分のゲート遅延回路８Ｂの入力端子に出力する。
セレクタ４Ａは、セレクタ３Ａの出力信号キとゲート８
段分のゲート遅延回路８Ｂの出力信号クとを遅延制御信
号ＤＢ２４によって制御し、いずれかを選択して出力信
号ケをセレクタ５Ａの第１入力端子とゲート１６段分の
ゲート遅延回路１６Ｂの入力端子に出力する。
オとゲート４段分のゲート遅延回路４Ｂの出力信号カと
を遅延制御信号ＤＢ２５によって制御し、いずれかを選
択して出力信号キをセレクタ４Ａの第１入力端子とゲー
ト８段分のゲート遅延回路８Ｂの入力端子に出力する。
セレクタ４Ａは、セレクタ３Ａの出力信号キとゲート８
段分のゲート遅延回路８Ｂの出力信号クとを遅延制御信
号ＤＢ２４によって制御し、いずれかを選択して出力信
号ケをセレクタ５Ａの第１入力端子とゲート１６段分の
ゲート遅延回路１６Ｂの入力端子に出力する。
【００１６】セレクタ５Ａは、セレクタ４Ａの出力信号
ケとゲート１６段分のゲート遅延回路１６Ｂの出力信号
コとを遅延制御信号ＤＢ２３によって制御し、いずれか
を選択して出力信号サを差動レシーバ６Ａに出力する。
７ＡはＤ／Ａコンバータ（以下、ＤＡＣという。）であ
り、遅延制御信号ＤＢ２８〜ＤＢ３１によって制御さ
れ、所定のアナログ電圧出力信号スを差動レシーバ６Ａ
に出力する。
ケとゲート１６段分のゲート遅延回路１６Ｂの出力信号
コとを遅延制御信号ＤＢ２３によって制御し、いずれか
を選択して出力信号サを差動レシーバ６Ａに出力する。
７ＡはＤ／Ａコンバータ（以下、ＤＡＣという。）であ
り、遅延制御信号ＤＢ２８〜ＤＢ３１によって制御さ
れ、所定のアナログ電圧出力信号スを差動レシーバ６Ａ
に出力する。
【００１７】セレクタ５Ａの出力信号サは差動レシーバ
６Ａの入力端子に入力されており、差動レシーバ６Ａの
制御端子に印加される遅延制御信号ＤＢ２８〜ＤＢ３１
によって定まるアナログ出力信号スによって出力信号サ
の遅延量が微小調整され、出力信号シとして出力され
る。
６Ａの入力端子に入力されており、差動レシーバ６Ａの
制御端子に印加される遅延制御信号ＤＢ２８〜ＤＢ３１
によって定まるアナログ出力信号スによって出力信号サ
の遅延量が微小調整され、出力信号シとして出力され
る。
【００１８】図２は、遅延制御用のデータビット信号端
子ＤＢ２３〜３１に信号が印加された時の各ステージで
の遅延量の変化の関係を示す図表である。遅延制御信号
端子ＤＢ２４の１ビットのみを信号有りにすると、セレ
クタ１Ａ・２Ａ・３Ａ・５Ａでは、第１入力端子Ａ側の
信号が出力され、セレクタ４Ａだけで遅延制御信号ＤＢ
２４によってＡ側ではなくゲート遅延回路８Ｂを通った
第２入力端子Ｂ側の遅延された信号が出力される。この
ため、ゲート遅延回路８Ｂの遅延によって入力信号アに
対して出力信号シは８００ＰＳ遅延する。
子ＤＢ２３〜３１に信号が印加された時の各ステージで
の遅延量の変化の関係を示す図表である。遅延制御信号
端子ＤＢ２４の１ビットのみを信号有りにすると、セレ
クタ１Ａ・２Ａ・３Ａ・５Ａでは、第１入力端子Ａ側の
信号が出力され、セレクタ４Ａだけで遅延制御信号ＤＢ
２４によってＡ側ではなくゲート遅延回路８Ｂを通った
第２入力端子Ｂ側の遅延された信号が出力される。この
ため、ゲート遅延回路８Ｂの遅延によって入力信号アに
対して出力信号シは８００ＰＳ遅延する。
【００１９】また、入力信号アに対して出力信号シを６
６０ＰＳ遅延させるには、遅延制御信号ＤＢ２５・２６
・２８・３０の４ビットを信号有りにする。すると、セ
レクタ１Ａ・４Ａ・５Ａは、第２入力端子Ｂ側ではなく
第１入力端子Ａ側の信号が出力され、セレクタ２Ａ・３
Ａが遅延制御信号ＤＢ２５・２６によってＡ側ではなく
ゲート遅延回路を通ったＢ側の遅延された信号を出力す
るため、ゲート遅延回路４Ｂ・２Ｂの遅延によって６０
０ＰＳ遅延し、遅延制御信号ＤＢ２８・３０によってＤ
ＡＣ７Ａと差動レシーバ６Ａとで６０ＰＳ遅延する。従
って、入力信号アに対して出力信号シは６６０ＰＳ遅延
する。
６０ＰＳ遅延させるには、遅延制御信号ＤＢ２５・２６
・２８・３０の４ビットを信号有りにする。すると、セ
レクタ１Ａ・４Ａ・５Ａは、第２入力端子Ｂ側ではなく
第１入力端子Ａ側の信号が出力され、セレクタ２Ａ・３
Ａが遅延制御信号ＤＢ２５・２６によってＡ側ではなく
ゲート遅延回路を通ったＢ側の遅延された信号を出力す
るため、ゲート遅延回路４Ｂ・２Ｂの遅延によって６０
０ＰＳ遅延し、遅延制御信号ＤＢ２８・３０によってＤ
ＡＣ７Ａと差動レシーバ６Ａとで６０ＰＳ遅延する。従
って、入力信号アに対して出力信号シは６６０ＰＳ遅延
する。
【００２０】さらに、遅延制御信号ＤＢ２３〜ＤＢ３１
の９ビット全てを信号有りにすると、セレクタ１Ａ・２
Ａ・３Ａ・４Ａ・５Ａからは、遅延制御信号ＤＢ２３〜
ＤＢ２７によって第１入力端子Ａ側ではなくゲート遅延
回路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂを通った第２入力
端子Ｂ側の遅延された信号が出力される。ゲート遅延回
路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂの遅延によって３１
００ｐｓ（３．１ｎｓ）遅延し、遅延制御信号ＤＢ２８
〜ＤＢ３１によってＤＡＣ７Ａと差動レシーバ６Ａとで
１００ｐｓ遅延する。従って、入力信号アに対して出力
信号シは３２００ｐｓ（３．２ｎｓ）遅延する。
の９ビット全てを信号有りにすると、セレクタ１Ａ・２
Ａ・３Ａ・４Ａ・５Ａからは、遅延制御信号ＤＢ２３〜
ＤＢ２７によって第１入力端子Ａ側ではなくゲート遅延
回路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂを通った第２入力
端子Ｂ側の遅延された信号が出力される。ゲート遅延回
路１Ｂ・２Ｂ・４Ｂ・８Ｂ・１６Ｂの遅延によって３１
００ｐｓ（３．１ｎｓ）遅延し、遅延制御信号ＤＢ２８
〜ＤＢ３１によってＤＡＣ７Ａと差動レシーバ６Ａとで
１００ｐｓ遅延する。従って、入力信号アに対して出力
信号シは３２００ｐｓ（３．２ｎｓ）遅延する。
【００２１】
【発明の効果】従来のスキュー調整回路では、Ｌ・Ｃを
必要とするアナログ回路なので回路の集積化が困難であ
ったが、この発明のスキュー調整回路にする事によって
回路の集積化が容易になるため、従来の回路規模に対し
て１／４程度の回路規模に縮小する事が可能になる。ま
た、ゲート遅延回路の追加によっていろいろな遅延量が
可能になる。
必要とするアナログ回路なので回路の集積化が困難であ
ったが、この発明のスキュー調整回路にする事によって
回路の集積化が容易になるため、従来の回路規模に対し
て１／４程度の回路規模に縮小する事が可能になる。ま
た、ゲート遅延回路の追加によっていろいろな遅延量が
可能になる。
【図１】この発明の実施例によるスキュー調整回路の構
成図である。
成図である。
【図２】ゲート遅延回路の各ステージでの遅延量の変化
の関係を示す図表である。
の関係を示す図表である。
【図３】従来のスキュー調整回路の構成図である。
【図４】従来のＰＤの遅延量の変化の関係を示す図であ
る。
る。
【符号の説明】 １Ａ・２Ａ・３Ａ・４Ａ・５Ａ セレクタ ６Ａ 差動レシーバ ７Ａ Ｄ／Ａコンバータ（ＤＡＣ） １Ｂ 遅延ゲート ２Ｂ・４Ｂ・８Ｂ・１６Ｂ ゲート遅延回路
Claims (1)
- 【請求項１】 ｎ（ｎは正の整数）段目の第１入力信号
を基準ゲート遅延時間の２n-1 倍だけ遅延させｎ段目の
第２入力信号として出力するｎ段のゲート遅延回路(1B,
2B,4B,8B,16B) と、 前記第１入力信号と前記第２入力信号とを選択的に入力
して、いずれか一方の入力信号をｎ＋１段目の第１入力
信号として出力側へ送出するｎ段のセレクタ(1A,2A,3A,
4A,5A) とを設定、 ゲート遅延回路(1B,2B,4B,8B,16B) とセレクタ(1A,2A,3
A,4A,5A)とをｎ段縦続接続し、各々のセレクタ(1A,2A,3
A,4A,5A)に所定の選択信号を印加し、ｎ段目のセレクタ
(5A)より入力信号を所定時間だけ遅延させて出力させる
ことを特徴とするスキュー調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238784A JPH0772221A (ja) | 1993-08-31 | 1993-08-31 | スキュー調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238784A JPH0772221A (ja) | 1993-08-31 | 1993-08-31 | スキュー調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772221A true JPH0772221A (ja) | 1995-03-17 |
Family
ID=17035235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238784A Pending JPH0772221A (ja) | 1993-08-31 | 1993-08-31 | スキュー調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014102254A (ja) * | 2007-03-08 | 2014-06-05 | Silicon Image Inc | 走査シフト中のピーク電力問題を防止する回路 |
| KR20200035166A (ko) * | 2017-08-23 | 2020-04-01 | 테라다인 인코퍼레이티드 | 회로 경로 내에서의 타이밍 스큐 감소 |
-
1993
- 1993-08-31 JP JP5238784A patent/JPH0772221A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014102254A (ja) * | 2007-03-08 | 2014-06-05 | Silicon Image Inc | 走査シフト中のピーク電力問題を防止する回路 |
| KR20200035166A (ko) * | 2017-08-23 | 2020-04-01 | 테라다인 인코퍼레이티드 | 회로 경로 내에서의 타이밍 스큐 감소 |
| JP2020531803A (ja) * | 2017-08-23 | 2020-11-05 | テラダイン、 インコーポレイテッド | 回路パス内のタイミングスキューの低減 |
| US12041713B2 (en) | 2017-08-23 | 2024-07-16 | Teradyne, Inc. | Reducing timing skew in a circuit path |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4626716A (en) | Digital signal delay circuit | |
| KR100297302B1 (ko) | 가변지연회로및반도체집적회로장치 | |
| US20030222693A1 (en) | Variable delay generator | |
| KR20000005251A (ko) | 프로그램가능한 딜레이를 제공하는 장치 및 방법 | |
| JPH06350416A (ja) | デジタルデータ遅延回路 | |
| JPH05136664A (ja) | 可変遅延回路 | |
| JPH0613857A (ja) | ディレイ調整回路 | |
| JPH0946197A (ja) | 可変遅延回路 | |
| US6628157B1 (en) | Variable delay element for use in delay tuning of integrated circuits | |
| JP2008533916A (ja) | 可変遅延回路網 | |
| US9059716B1 (en) | Digital PVT compensation for delay chain | |
| JPH0772221A (ja) | スキュー調整回路 | |
| US20080238516A1 (en) | Timing interpolator with improved linearity | |
| JPH10135801A (ja) | 遅延回路及び信号遅延用集積回路 | |
| US5923199A (en) | Delay circuit for giving delays of variable width | |
| US7148733B2 (en) | Variable delay circuit with faster delay data update | |
| JP3280921B2 (ja) | 可変遅延回路 | |
| JPS6130450B2 (ja) | ||
| US6369670B1 (en) | Dynamically adjustable tapped delay line | |
| KR0164822B1 (ko) | 지연 타임 조정회로 | |
| JP3611012B2 (ja) | タイミング・デスキュー装置及びタイミング・デスキュー方法 | |
| JP2897682B2 (ja) | 遅延時間調整回路 | |
| JPH0214813B2 (ja) | ||
| JP3049579B2 (ja) | 差動ゲートによるタイミング調整回路 | |
| KR0175024B1 (ko) | 레지스터 파일을 이용한 딜레이 조절회로 |