JPH0772943A

JPH0772943A - 定電圧回路

Info

Publication number: JPH0772943A
Application number: JP5220235A
Authority: JP
Inventors: Tadashi Kuroda; 田正黒; Eiji Kajiwara; 原栄次梶; Takashi Taguchi; 口隆田; Hiroshi Yoshida; 田博史吉; Hideaki Uchida; 田英明内
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-09-03
Filing date: 1993-09-03
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】回路規模の増大を招くことなく電源電圧の変
動の影響を抑制し一定の電圧を得ることが可能な定電圧
回路を提供する。【構成】電源電圧を与えられてバイアス電圧Bias1 及
びBias2 を発生するバイアス回路１と、電源電圧とバイ
アス電圧Bias2 とを与えられて基準電圧Ｖref を発生す
る基準電圧発生回路２と、差動増幅段３と出力段Ｐ６，
Ｒ３及びＲ４、Ｃ１とを有し、バイアス電圧Bias1 と基
準電圧Ｖref とを与えられて基準電圧Ｖref のｎ倍の電
圧を出力するボルテージフォロワ回路であって、差動増
幅段３の一方の入力端子には基準電圧が入力され、他方
の入力端子にはボルテージフォロワ回路から出力された
電圧の１／ｎの電圧が入力されるボルテージフォロワ回
路とを備え、このボルテージフォロワ回路から出力され
た電圧がバイアス回路１及び基準電圧発生回路２に電源
電圧として与えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧を安定化する
ために用いる定電圧回路に関し、特に電卓や時計、マイ
クロコンピュータ等の小型電子機器に内蔵する集積回路
として好適なものに関する。

【０００２】

【従来の技術】近年、電卓、時計、電子手帳等の小型電
子機器は、複雑な機能を有するシステムとして構成され
ている。また、液晶表示部を持つ電子機器も多く、この
ような機器は液晶駆動用電源に４倍昇圧回路等を有して
いる。ここで、４倍昇圧回路に供給する電源には、電源
電圧の変動に拘らず一定を保つ定電圧回路の出力を用い
るのが一般的である。

【０００３】図７に、従来の定電圧回路の構成を示す。
バイアス回路１１から電圧Bias1 とBias2が発生され、
電圧Bias2 は基準電圧発生回路１２へ与えられ、電圧Bi
as1は差動アンプ１３へバイアス供給している。基準電
圧発生回路１２は、電圧Ｖref を出力して差動アンプ１
３の反転入力端子に与える。

【０００４】差動アンプ１３と、抵抗Ｒ３及びＲ４、Ｐ
チャネルトランジスタＰ６とでボルテージフォロワ回路
が構成されている。ここで、抵抗Ｒ３とＲ４とを接続す
るノード１５が、差動アンプ１３の非反転入力端子に接
続されている。

【０００５】抵抗Ｒ３及びＲ４と、Ｐチャネルトランジ
スタＰ６とは、接地電圧Ｖss端子と電源電圧ＶDD端子と
の間に直列に接続されており、抵抗Ｒ４とトランジスタ
Ｐ６との間からは定電圧Ｖreg2が出力される。また、抵
抗Ｒ４とＰチャネルトランジスタＰ６とを接続するノー
ドと差動アンプ１３の出力端子との間には、位相補償用
のコンデンサＣ１が接続されている。

【０００６】図８に、この定電圧回路の具体的な構成を
示す。ここで、各トランジスタは飽和領域であって、閾
値電圧よりも低い電圧で動作する弱反転領域にあるとす
る。

【０００７】バイアス回路１１は、Ｎチャネルトランジ
スタＮ１及びＮ２と、抵抗Ｒ１、Ｐチャネルトランジス
タＰ１及びＰ２から構成され、電源電圧ＶDD及び接地電
圧Ｖssを供給されてバイアス電圧Bias1 及び Bias2を出
力する。

【０００８】基準電圧発生回路１２は、接地電圧Ｖss端
子と電源電圧ＶDD端子との間に抵抗Ｒ２とＰチャネルト
ランジスタＰ３とが直列に接続されている。トランジス
タＰ３のゲートにバイアス電圧Bias2 が供給され、抵抗
Ｒ２とＰチャネルトランジスタＰ３のソースとを接続す
るノードから基準電圧Ｖref が出力される。

【０００９】ここで、バイアス回路１１のバイアス電圧
Bias1 は電源電圧ＶDDに依存せずに一定であり、またバ
イアス電圧Bias2 は電源電圧ＶDDの変化に応じてＰチャ
ネルトランジスタＰ１のドレイン・ソース間電圧とＰチ
ャネルトランジスタＰ２のゲート・ソース間電圧とが一
定になるように追随する。この結果、基準電圧発生回路
１２から発生される基準電圧Ｖref は、電源電圧ＶDDに
依存せずに一定を維持する。

【００１０】差動アンプ１３は、Ｎチャネルトランジス
タＮ３〜Ｎ５と、ＰチャネルトランジスタＰ４及びＰ５
とでカレントミラー型の回路を構成している。Ｎチャネ
ルトランジスタＮ３のゲートにはバイアス電圧Bias1 が
入力され、ＮチャネルトランジスタＮ４のゲートには基
準電圧Ｖref が入力される。ＮチャネルトランジスタＮ
４とＰチャネルトランジスタＰ４とを接続するノードか
ら発生される電圧がノード１４を介してＰチャネルトラ
ンジスタＰ６のゲートに入力され、Ｐチャネルトランジ
スタＰ６のドレイン電流が制御される。

【００１１】また、ＮチャネルトランジスタＮ５のゲー
トには、抵抗Ｒ３及びＲ４を接続するノード１５が接続
されている。このため、このノード１５が基準電圧Ｖre
f と等電位になるように、ノード１４の電位がＰチャネ
ルトランジスタＰ６、抵抗Ｒ４及びＲ３を介してノード
１５へフィードバックされる。

【００１２】ここで、差動アンプ１３へ入力される電圧
Ｖref と、ノード１５の電位とが一致して平衡状態に到
達したとき、即ち抵抗Ｒ３の両端の電圧ＶR3がＶref に
等しい場合には、抵抗Ｒ４の両端の電圧ＶR4は、ＶR4＝Ｖref ×Ｒ４／Ｒ３（１）となる。

【００１３】この結果、抵抗Ｒ４とＰチャネルトランジ
スタＰ６とを接続するノードから出力される電圧Ｖreg2
は、Ｖreg2＝Ｖref ＋ＶR4 （２）となる。

【００１４】また、バイアス回路１１において、Ｎチャ
ネルトランジスタＮ１及びＮ２のそれぞれのゲート・ソ
ース間電圧をＶGSN1、ＶGSN2とすると、この両者は一致
する。バイアス電圧Bias2 は電源電圧ＶDDの変動に対し
て一定の電圧差を維持しながら追随することになる。即
ち、ＰチャネルトランジスタＰ１及びＰ２のゲート・ソ
ース間電圧をＶGSP1、ＶGSP2とすると、この両者も一致
して一定の値を維持する。

【００１５】この結果、電源電圧ＶDD端子から、Ｐチャ
ネルトランジスタＰ１、抵抗Ｒ１、Ｎチャネルトランジ
スタＮ１、接地電圧Ｖss端子を流れる電流Ｉ１は、電源
電圧ＶDDに依存せずに一定である。同様に、電源電圧Ｖ
DD端子、ＰチャネルトランジスタＰ２、Ｎチャネルトラ
ンジスタＮ２、接地電圧Ｖss端子を流れる電流Ｉ２は、
電源電圧ＶDDに依存せずに一定である。

【００１６】基準電圧発生回路１２において、バイアス
電圧Bias2 をゲートに印加されるＰチャネルトランジス
タＰ３のゲート・ソース間電圧ＶGSは、Ｐチャネルトラ
ンジスタＰ２のゲート・ソース間電圧ＶGSと一致する。
このため、電源電圧ＶDD端子、Ｐチャネルトランジスタ
Ｐ３、抵抗Ｒ２、接地電圧Ｖss端子を流れる電流Ｉ３
は、Ｉ３＝Ｉ２×Ｐ３／Ｐ２（３）となる。

【００１７】この結果、基準電圧発生回路１２の基準電
圧Ｖref は、次のような式（４）で表される。Ｖref ＝Ｉ３×Ｒ２（４）このように、基準電圧Ｖref は電源電圧ＶDDに依存する
ことなく一定の値を維持することができる。

【００１８】差動アンプ１３において、Ｎチャネルトラ
ンジスタＮ３はバイアス電圧Bias1をゲートに入力され
定電流動作を行う。また、ＮチャネルトランジスタＮ４
及びＮ５は、サイズが一致しており、同様にＰチャネル
トランジスタＰ４及びＰ５もサイズが一致している。

【００１９】基準電圧Ｖref がＮチャネルトランジスタ
Ｎ４のゲートに入力されると、電源電圧ＶDD、Ｐチャネ
ルトランジスタＰ４、ＮチャネルトランジスタＮ４、Ｎ
チャネルトランジスタＮ３、及び接地電圧Ｖss端子との
間に電流が流れて、ノード１４の電位が決定される。こ
のノード１４の電位がＰチャネルトランジスタＰ６のゲ
ートに入力され、このトランジスタＰ６が動作して、電
源電圧ＶDD端子から抵抗Ｒ４、Ｒ３、及び接地電圧Ｖss
端子の間に電流が流れる。

【００２０】抵抗Ｒ３及びＲ４とを接続するノード１５
の電圧をＶ15とすると、差動アンプ１３は基準電圧Ｖre
f と電圧Ｖ15とが一致するように動作する。即ち、差動
アンプ１３は、ノード１４から出力する電位をＰチャネ
ルトランジスタＰ６のゲートに与えることで、電源電圧
ＶDD端子、ＰチャネルトランジスタＰ６、抵抗Ｒ４及び
Ｒ３、接地電圧Ｖss端子の間を流れる電流を制御し、Ｖ
ref ＝Ｖ15となるように動作する。

【００２１】

【発明が解決しようとする課題】このような従来の定電
圧回路には、次のような問題があった。

【００２２】電源電圧ＶDDが変動しても基準電圧Ｖref
は一定を維持し、出力電圧Ｖreg も一定を保つ。しか
し、バイアス電圧Bias1 及びBias2 、基準電圧Ｖref が
一定であって、電源電圧ＶDDが大きく変動した場合に
は、ＰチャネルトランジスタＰ２とＰチャネルトランジ
スタＰ３との間のドレイン・ソース間電圧ＶDSは大きく
なる。

【００２３】トランジスタＰ２及びＰ３は上述したよう
に飽和領域で動作しており、本来はそれぞれに流れる電
流はドレイン・ソース間電圧ＶDSに依存することなくほ
ぼ一定を維持するように動作する。ところが、図９に示
されたように、電圧ＶDSが大きくなると、ドレイン電流
ＩDSが徐々に増加していく。図中、Ａ点とＢ点とでは差
が生じる。これは、トランジスタの製造プロセスに起因
する現象であって、飽和領域でありながら、ドレイン・
ソース間電圧ＶDSにドレイン電流ＩDSが依存している。

【００２４】電源電圧ＶDDが大きくなると、結果的にド
レイン・ソース間電圧ＶDSも大きくなるため、ドレイン
電流ＩDSも徐々に増加していくことになる。図８におけ
るバイアス回路１１において、電源電圧ＶDD端子、Ｐチ
ャネルトランジスタＰ２、ＮチャネルトランジスタＮ
２、接地電圧Ｖss端子を流れる電流Ｉ２と、基準電圧発
生回路１２における電源電圧ＶDD端子、Ｐチャネルトラ
ンジスタＰ３、抵抗Ｒ２、接地電圧Ｖss端子を流れる電
流Ｉ３とが増加することになり、基準電圧Ｖrefが大き
くなってしまう。これにより、この定電圧回路の出力電
圧Ｖreg も大きくなり、一定を維持することができなく
なる。

【００２５】以下に、このような問題を具体的な数値を
用いて説明する。出力電圧Ｖreg が１．６Ｖとなるよう
に、抵抗Ｒ３及びＲ４をともに５００ｋオームに設定す
る。また、電源電圧ＶDD端子、Ｐチャネルトランジスタ
Ｐ３、抵抗Ｒ２、接地電圧Ｖss端子を流れる電流Ｉ３
が、１μＡであって、抵抗Ｒ２が８００ｋオームに設定
されているとする。この場合、基準電圧Ｖref は０．８
Ｖであり、出力電圧Ｖreg はＶ15の２倍に等しいことか
ら、Ｖreg は１．６Ｖと所望の値になることがわかる。

【００２６】ここで、電源電圧ＶDDが１．６Ｖよりも上
昇し、約５Ｖまで高くなったとする。Ｐチャネルトラン
ジスタＰ３には上述したようなドレイン・ソース間電圧
ＶDSによりドレイン電流Ｉdsが変化する特性があるた
め、電流Ｉ３が１μＡよりも大きくなる。仮に、電流Ｉ
３が１．１μＡになったとすると、基準電圧Ｖref は、
Ｖref ＝１．１μＡ×８００ｋオーム＝０．８８Ｖとな
る。これにより、出力電圧Ｖreg は、Ｖreg ＝０．８８
×２＝１．７６Ｖとなり、所望の値１．６Ｖが得られな
くなる。

【００２７】電源電圧ＶDD端子、Ｐチャネルトランジス
タＰ２、ＮチャネルトランジスタＮ２、接地電圧Ｖss端
子を流れる電流Ｉ２も電流Ｉ３と同様に、電源電圧ＶDD
により変化する。この結果、出力電圧Ｖreg も電源電圧
ＶDDの影響を受けて変動することになる。例えば、出力
電圧Ｖreg を基準電圧として液晶表示用に４倍昇圧電圧
を得ようとすると、１．７６×４＝７．０４Ｖとなっ
て、本来の１．６Ｖ×４＝６．４Ｖとは大きく異なる電
圧となる。この結果、液晶にかかる電圧が過大となっ
て、表示品質を劣化させるなどの問題が生じる。

【００２８】従来の定電圧回路には、図１０に示された
ような構成を有するものもあった。この図１０に示され
た回路のより詳細な回路構成は図１１に示している。

【００２９】この定電圧回路は図７に示された回路を２
つ備えており、バイアス回路１１、基準電圧発生回路１
２、差動アンプ１３、抵抗Ｒ３及びＲ４、Ｐチャネルト
ランジスタＰ６、容量Ｃ１から成る１段目の定電圧回路
から電圧Ｖreg11 を発生させる。この電圧Ｖreg11 を、
次段のバイアス回路２１、基準電圧発生回路２２、差動
アンプ２３、抵抗Ｒ７及びＲ８、Ｐチャネルトランジス
タＰ１２、容量Ｃ２から成る１段目の定電圧回路から最
終的な出力電圧Ｖreg12 を発生させる。

【００３０】電圧Ｖreg11 は、電源電圧ＶDDに対して大
きく変動することがない。このため、出力電圧Ｖreg12
は、電源電圧ＶDDの影響を受けにくい。

【００３１】しかし、この図１０に示された定電圧回路
では、図７に示された回路の２倍の素子数及びパターン
面積を必要とする。

【００３２】さらに、図１０に示された定電圧回路は、
図７に示された回路の２倍の消費電流が必要となる。

【００３３】本発明は上記事情に鑑みてなされたもの
で、回路規模の増大を招くことなく電源電圧の変動の影
響を抑制し一定の電圧を得ることが可能な定電圧回路を
提供することを目的とする。

【００３４】

【課題を解決するための手段】本発明の定電圧回路は、
電源電圧を与えられて第１及び第２のバイアス電圧を発
生するバイアス回路と、前記電源電圧と、前記バイアス
回路から発生された前記第１のバイアス電圧とを与えら
れて基準電圧を発生する基準電圧発生回路と、差動増幅
段と出力段とを有し、前記バイアス回路から発生された
前記第２のバイアス電圧と前記基準電圧発生回路から発
生された前記基準電圧とを与えられて前記基準電圧のｎ
倍の電圧を出力するボルテージフォロワ回路であって、
前記差動増幅段の一方の入力端子には前記基準電圧発生
回路から発生された前記基準電圧が入力され、他方の入
力端子には前記ボルテージフォロワ回路から出力された
前記電圧の１／ｎの電圧が入力される、前記ボルテージ
フォロワ回路とを備え、前記ボルテージフォロワ回路か
ら出力された前記電圧が、前記バイアス回路及び前記基
準電圧発生回路に前記電源電圧として与えられることを
特徴としている。

【００３５】

【作用】定電圧回路から出力された電圧をバイアス回路
及び基準電圧発生回路への電源電圧として与えること
で、バイアス回路及び基準電圧発生回路の電源電圧は定
電圧回路から出力された電圧以上に高くなることがなく
なり、バイアス回路から発生される第１及び第２のバイ
アス電圧と基準電圧発生回路から発生される基準電圧と
は精度が高く安定したものとなり、その結果ボルテージ
フォロワ回路から安定した高精度な電圧が出力される。

【００３６】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００３７】図１に、本実施例における定電圧回路の構
成を示す。バイアス回路１は、バイアス電圧Bias1 及び
Bias2 を発生し、バイアス電圧Bias1 は差動アンプ３へ
供給し、バイアス電圧Bias2 は基準電圧発生回路２へ供
給する。基準電圧発生回路２は、基準電圧Ｖref を発生
して差動アンプ３の反転入力端子に入力する。また、差
動アンプ３と、抵抗Ｒ３及びＲ４、Ｐチャネルトランジ
スタＰ６、容量Ｃ１でボルテージフォロワ回路が構成さ
れている。ここで、抵抗Ｒ３とＲ４とを接続するノード
５は、差動アンプ３の非反転入力端子に接続されてい
る。さらに、ＰチャネルトランジスタＰ６と抵抗Ｒ４と
を接続するノードからは、この定電圧回路の出力電圧に
相当する電圧Ｖreg が出力される。このトランジスタＰ
６と抵抗Ｒ４とを接続するノードと、差動アンプ３の出
力端子とＰチャネルトランジスタＰ６のゲートとを接続
するノードとは、位相補償用のコンデンサＣ１が接続さ
れている。

【００３８】そして、本実施例による定電圧回路は、出
力電圧Ｖreg が、バイアス回路１と基準電圧発生回路２
の電圧源として供給される点に特徴がある。

【００３９】図２に、本実施例による定電圧回路の詳細
な回路構成を示す。図８に示された定電圧回路と比較
し、ＰチャネルトランジスタＰ１，Ｐ２及びＰ３のドレ
インに、電源電圧ＶDDの替わりに出力電圧Ｖreg を供給
する点が相違する。図８の要素と同一の要素にはそれぞ
れ同一の番号を付して説明を省略する。

【００４０】次に、本実施例における定電圧回路の動作
について、電源電圧ＶDD、基準電圧Ｖref 、出力ノード
４及び５、バイアス電圧Bias1 及びBias2 、本実施例に
おける出力電圧Ｖreg1と従来の定電圧回路における出力
電圧Ｖreg2の時間的変化を示した図３を用いて説明す
る。

【００４１】差動アンプ３のＰチャネルトランジスタＰ
４及びＰ５のソースと、ＰチャネルトランジスタＰ６の
ソースにそれぞれ電源電圧ＶDDを供給して比較的速く電
位を上昇させていくと、ＰチャネルトランジスタＰ４の
ゲート・ソース間電圧ＶGSが増大して、Ｐチャネルトラ
ンジスタＰ４がオンする方向へ向かう。

【００４２】しかしながら、ノード４は、ＶDD、Ｐチャ
ネルトランジスタＰ４、ノード４、Ｃ１、Ｒ４、Ｒ３、
Ｖssの経路でスタート回路を形成しているため、Ｃ１と
ＰチャネルトランジスタＰ４とでＣＲの時定数でレベル
が生じる。従って、電源立ち上げ段階、つまり、図３の
領域の状態となり、ノード４とＶDDとの間に電位差が生
じることになる。言い換えれば、Ｐチャネルトランジス
タＰ６にＶGSが生じ、ＯＮ状態に至る。

【００４３】この結果、ＶDD、Ｐチャネルトランジスタ
Ｐ６、抵抗Ｒ４、Ｒ３、Ｖss間に電源が流れ始め、ノー
ド５及び出力電圧Ｖreg1にレベルが生じ、この出力電圧
Ｖreg1がバイアス回路１へ供給されると、バイアス回路
１が徐々に動作を開始する。これにより、バイアス回路
１から出力されるバイアス電圧Bias1 及びBias2 と接地
電圧Ｖssとの間に電圧レベルが生じていく。バイアス電
圧Bias2 に電圧レベルが生じると、この電圧Bias2 を入
力される基準電圧発生回路２のＰチャネルトランジスタ
Ｐ３が動作し、基準電圧Ｖref と接地電圧Ｖssとの間に
電位差が生じる。また、バイアス電圧Bias1 に電圧レベ
ルが生じると、この電圧Bias1 を入力される差動アンプ
３のＮチャネルトランジスタＮ３が動作する。これは図
３の領域Ｉの動作を示す。

【００４４】更に電源電圧ＶDDのレベルが上昇していく
と、差動アンプ３の出力ノード４の電位と電源電圧ＶDD
との間の電位差が大きくなる。この電位差は、Ｐチャネ
ルトランジスタＰ６のゲート・ソース間電圧ＶGSに相当
し、閾値電圧Ｖthまで大きくなると、Ｐチャネルトラン
ジスタＰ６がオンする。これにより、出力電圧Ｖreg1は
電源電圧ＶDDとほぼ等しいレベルになる。これは図３の
領域IIの動作を示す。

【００４５】電源電圧ＶDDがさらに上昇すると、バイア
ス回路１及び基準電圧発生回路２には定電流が流れ始め
る。この結果、基準電圧発生回路２において、電圧Ｖre
g1端子、ＰチャネルトランジスタＰ３、抵抗Ｒ２、接地
電圧Ｖss端子の間に流れる定電流と、抵抗Ｒ２との積に
等しい基準電圧Ｖref が発生され出力されることにな
る。

【００４６】また、差動アンプ３において定電流が流れ
だすと、この出力ノード４の電位がＰチャネルトランジ
スタＰ６に流れるドレイン電流を制御する。これによ
り、抵抗Ｒ３及びＲ４を接続するノード５の電圧レベル
が基準電圧Ｖref と一致するように、電源電圧ＶDD端
子、ＰチャネルトランジスタＰ６、抵抗Ｒ４及びＲ３、
接地電圧Ｖss端子の間を流れる電流が調整される。この
結果、出力電圧Ｖreg1も設定されたレベルを保持するよ
うに動作する。

【００４７】そして、本実施例では上述のようにバイア
ス回路及び基準電圧発生回路に供給する電源として、出
力電圧Ｖreg1 を用いている。このため、図３に示され
たように、電源電圧ＶDDが定常レベルよりも大きくなっ
た場合にも、従来の回路における出力電圧Ｖreg2とは異
なり、バイアス回路及び基準電圧発生回路に供給される
電源は出力電圧Ｖreg1以上に高くなることがなく、安定
した基準電圧Ｖref を発生させて一定の定電圧Ｖreg1を
出力することができる。

【００４８】また、従来は高精度な定電圧Ｖreg を得る
ためには、図１０を用いて説明したように２段構成とな
り、素子数の増加を招いていた。これに対し、本実施例
では１段の構成で素子数の増加を招くことなく安定した
定電圧出力を得ることができる。このため、集積回路化
した場合にパターン面積の増大を防止することができ
る。

【００４９】また、図１０に示された回路のように２段
構成とした場合には消費電流が増加するが、本実施例で
は消費電流の増加を招くことなく高精度の定電圧Ｖreg
を得ることができる。

【００５０】次に、本発明の他の実施例による定電圧回
路の構成を図４に示す。この実施例は、負の電源電圧Ｖ
DDを使用して負の出力電圧Ｖreg を発生する点に特徴が
ある。負の電源電圧ＶDDを用いることで、バイアス回路
３１、基準電圧発生回路３２、差動アンプ３３、出力段
を構成するトランジスタの極性が反転している。また、
出力段において図２に示された実施例で用いていた抵抗
Ｒ３及びＲ４の替わりに、ＮチャネルトランジスタＮ１
６〜Ｎ１８からなるＭＯＳ抵抗を用いている。

【００５１】図５に、本発明のさらに他の実施例による
定電圧回路の構成を示す。本実施例では、２段の差動ア
ンプ４３及び４６を用いている点に特徴がある。Ｎチャ
ネルトランジスタＮ２１及びＮ２２と、Ｐチャネルトラ
ンジスタＰ２１及びＰ２２、抵抗Ｒ２１を有するバイア
ス回路４１と、抵抗Ｒ２２及びＰチャネルトランジスタ
Ｐ２３を有する基準電圧発生回路４２と、Ｎチャネルト
ランジスタＮ２３〜Ｎ２５、ＰチャネルトランジスタＰ
２４及びＰ２５を有する差動アンプ４３と、抵抗Ｒ２３
及びＲ２４、ＰチャネルトランジスタＰ２６、容量Ｃ２
１，Ｃ２２を有する出力段とで、出力電圧Ｖreg21 を発
生する。この電圧Ｖreg21 が、２段目のＮチャネルトラ
ンジスタＮ２６〜Ｎ２８とＰチャネルトランジスタＰ２
７及びＰ２８を有する作動アンプ４６の、Ｎチャネルト
ランジスタＮ２７のゲートに与えられる。また、Ｎチャ
ネルトランジスタＮ２６のゲートには、バイアス回路４
１から発生されたバイアス電圧Bias1 が入力される。こ
の作動アンプ４６の出力ノード２７から出力された電位
が、ＰチャネルトランジスタＰ２９、抵抗Ｒ２５及び容
量Ｃ２３から成る出力段に与えられ、トランジスタＰ２
９及び抵抗Ｒ２５に流れる電流が調節されて、出力電圧
Ｖreg2のレベルが制御される。

【００５２】この実施例では、抵抗Ｒ２４とＰチャネル
トランジスタＰ２６とを接続するノードから出力される
電圧Ｖreg21 が、バイアス回路４１と基準電圧発生回路
４２とに電源として供給される。これにより、上述した
図２に示された実施例と同様に、電源電圧ＶDDの影響を
受けずに一定の電圧Ｖreg21 が発生される。この定電圧
Ｖreg21 とバイアス電圧Bias1 とが差動アンプ４６に入
力され、発生された出力ノード２７の電位により出力段
のトランジスタＰ２９及び抵抗Ｒ２５に流れる電流が調
節され、出力電圧Ｖreg22 のレベルが決定される。これ
により、図２の実施例以上に電源電圧ＶDDの変動の影響
を受けない定電圧Ｖreg22 を発生することができる。

【００５３】図６に、本発明のさらに他の実施例による
定電圧発生回路の構成を示す。この実施例は、図５に示
された実施例と比較し、バイアス回路４１、基準電圧発
生回路４２に供給する電源に、出力段のＰチャネルトラ
ンジスタＰ２６のソースから出力される電圧Ｖreg21 で
はなく、ＰチャネルトランジスタＰ２９のソースから出
力される電圧Ｖreg22 を用いている点が相違する。この
実施例においても、電源電圧ＶDDが高くなってもバイア
ス回路４１及び基準電圧発生回路４２に供給される電源
は電圧Ｖreg22 以上になることがなく、安定した基準電
圧Ｖref を発生させることで、電源変動の影響を受けず
に安定した電圧Ｖreg を出力することができる。

【００５４】上述した実施例はいずれも一例であり、本
発明を限定するものではない。図２、図４〜図６に示さ
れたものと具体的な回路構成が異なっていてもよく、例
えばバイアス回路を例にとれば電源を与えられてバイア
ス電圧を発生し得るものであればいかなる構成から成る
ものであっても本発明を適用することができる。

【００５５】

【発明の効果】以上説明したように本発明の定電圧回路
は、定電圧回路から出力された電圧をバイアス回路及び
基準電圧発生回路への電源電圧として与えるため、バイ
アス回路及び基準電圧発生回路の電源電圧は定電圧回路
から出力された電圧以上に高くならず、第１及び第２の
バイアス電圧と基準電圧は精度が高く安定したものとな
り、ボルテージフォロワ回路から安定した高精度な電圧
が出力される。

【図面の簡単な説明】

【図１】本発明の一実施例による定電圧回路の構成を示
したブロック図。

【図２】同定電圧回路の詳細な構成を示した回路図。

【図３】同定電圧回路における各電圧波形の時間的変化
を示した説明図。

【図４】本発明の他の実施例による定電圧回路の構成を
示したブロック図。

【図５】本発明のさらに他の実施例による定電圧回路の
構成を示したブロック図。

【図６】本発明のさらに他の実施例による定電圧回路の
構成を示したブロック図。

【図７】従来の定電圧回路の構成を示したブロック図。

【図８】同定電圧回路の詳細な構成を示した回路図。

【図９】同定電圧回路におけるトランジスタＰ２及びＰ
３のドレイン・ソース間電圧とドレイン電流との関係を
示した説明図。

【図１０】従来の他の定電圧回路の構成を示したブロッ
ク図。

【図１１】同定電圧回路の詳細な構成を示した回路図。

【符号の説明】

１，３１，４１バイアス回路２，３２，４２基準電圧発生回路３，３３，４３，４６差動アンプＮ１〜Ｎ５，Ｎ１１〜Ｎ１９，Ｎ２１〜Ｎ２８Ｎチャ
ネルトランジスタＰ１〜Ｐ６，Ｐ１１〜Ｐ１５，Ｐ２１〜Ｐ２９Ｐチャ
ネルトランジスタＲ１〜Ｒ４，Ｒ２１〜Ｒ２５抵抗Ｃ１，Ｃ２１〜Ｃ２３容量

───────────────────────────────────────────────────── フロントページの続き (72)発明者田口隆神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (72)発明者吉田博史神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者内田英明神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】電源電圧を与えられて第１及び第２のバイ
アス電圧を発生するバイアス回路と、前記電源電圧と、前記バイアス回路から発生された前記
第１のバイアス電圧とを与えられて基準電圧を発生する
基準電圧発生回路と、差動増幅段と出力段とを有し、前記バイアス回路から発
生された前記第２のバイアス電圧と前記基準電圧発生回
路から発生された前記基準電圧とを与えられて前記基準
電圧のｎ（ｎは、任意の正の数）倍の電圧を出力するボ
ルテージフォロワ回路であって、前記差動増幅段の一方
の入力端子には前記基準電圧発生回路から発生された前
記基準電圧が入力され、他方の入力端子には前記ボルテ
ージフォロワ回路から出力された前記電圧の１／ｎの電
圧が入力される前記ボルテージフォロワ回路とを備え、前記ボルテージフォロワ回路から出力された前記電圧
が、前記バイアス回路及び前記基準電圧発生回路に前記
電源電圧として与えられることを特徴とする定電圧回
路。