JPH0773062A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0773062A JPH0773062A JP5159660A JP15966093A JPH0773062A JP H0773062 A JPH0773062 A JP H0773062A JP 5159660 A JP5159660 A JP 5159660A JP 15966093 A JP15966093 A JP 15966093A JP H0773062 A JPH0773062 A JP H0773062A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- channel mos
- mos transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳトランジスタの製造ばらつきに対して動
作モードを切り換えるための高電圧のばらつきが少な
く、高電圧を微調整できること。 【構成】動作モード切換回路４は、Ｎチャネル及びＰチ
ャネルＭＯＳトランジスタ２，３を備えている。トラン
ジスタ２のゲート及びドレインは外部入力端子１に接続
されている。トランジスタ３のソースはトランジスタ２
のソースに接続され、トランジスタ３はゲートに印加さ
れる制御電圧に基づいてドレインからモード切換信号Ｍ
Ｃを出力する。そして、トランジスタ３のゲートには入
力端子１に通常使用電圧よりも大きな高電圧が印加され
ているとトランジスタ２，３がオン状態となる制御電圧
Ｖref を印加する。
作モードを切り換えるための高電圧のばらつきが少な
く、高電圧を微調整できること。 【構成】動作モード切換回路４は、Ｎチャネル及びＰチ
ャネルＭＯＳトランジスタ２，３を備えている。トラン
ジスタ２のゲート及びドレインは外部入力端子１に接続
されている。トランジスタ３のソースはトランジスタ２
のソースに接続され、トランジスタ３はゲートに印加さ
れる制御電圧に基づいてドレインからモード切換信号Ｍ
Ｃを出力する。そして、トランジスタ３のゲートには入
力端子１に通常使用電圧よりも大きな高電圧が印加され
ているとトランジスタ２，３がオン状態となる制御電圧
Ｖref を印加する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置（Ｌ
ＳＩ）に係り、詳しくは外部からの制御によりＬＳＩを
通常の動作時とは異なる動作モード、例えば、試験モー
ド状態に切り換えることに関する。
ＳＩ）に係り、詳しくは外部からの制御によりＬＳＩを
通常の動作時とは異なる動作モード、例えば、試験モー
ド状態に切り換えることに関する。
【０００２】近年のＬＳＩは高集積化、高機能化が飛躍
的に向上しているため、ＬＳＩの性能試験の時間増加を
抑えることや、デバイスの内部状態を外部端子から監視
できる等の要求が多くなっている。例えば、半導体メモ
リにおいて４ビットの記憶セルのデータを一度にアクセ
スすることにより見掛け上、メモリを４分の１の容量と
して試験を行うことにより試験時間の増加を抑えること
ができる。そのため、デバイスの機能を変えたり、内部
電圧等の観測ができる等の制御は外部から行えるように
する必要がある。このためのひとつの方法として、デバ
イスの外部入力端子を実際の使用条件以外に設定するこ
とがある。例えば、デバイスの外部入力端子に通常使用
電圧よりも高い電圧を印加して動作モードを切り換える
方法がある。
的に向上しているため、ＬＳＩの性能試験の時間増加を
抑えることや、デバイスの内部状態を外部端子から監視
できる等の要求が多くなっている。例えば、半導体メモ
リにおいて４ビットの記憶セルのデータを一度にアクセ
スすることにより見掛け上、メモリを４分の１の容量と
して試験を行うことにより試験時間の増加を抑えること
ができる。そのため、デバイスの機能を変えたり、内部
電圧等の観測ができる等の制御は外部から行えるように
する必要がある。このためのひとつの方法として、デバ
イスの外部入力端子を実際の使用条件以外に設定するこ
とがある。例えば、デバイスの外部入力端子に通常使用
電圧よりも高い電圧を印加して動作モードを切り換える
方法がある。
【０００３】
【従来の技術】図９に従来のＬＳＩにおける動作モード
切換回路を示す。ＬＳＩ１０の外部入力端子１１には内
部回路１２が接続されている。外部入力端子１１に通常
使用電圧ＶCC〜接地ＧＮＤの範囲内の電圧信号が印加さ
れると、この内部回路１２が動作する。また、外部入力
端子１１と接地ＧＮＤとの間にはｎ個のＮチャネルＭＯ
ＳトランジスタＴ１〜Ｔｎが直列に接続されている。各
トランジスタＴ１〜Ｔｎのゲートはそれぞれそのドレイ
ンに接続されている。トランジスタＴｎのドレインには
インバータ１３を介して試験回路１４が接続されてい
る。ｎ個のトランジスタＴ１〜Ｔｎのしきい値電圧ｎ・
ＶthＮは通常使用電圧ＶCCよりも大きくなるように設定
されている。
切換回路を示す。ＬＳＩ１０の外部入力端子１１には内
部回路１２が接続されている。外部入力端子１１に通常
使用電圧ＶCC〜接地ＧＮＤの範囲内の電圧信号が印加さ
れると、この内部回路１２が動作する。また、外部入力
端子１１と接地ＧＮＤとの間にはｎ個のＮチャネルＭＯ
ＳトランジスタＴ１〜Ｔｎが直列に接続されている。各
トランジスタＴ１〜Ｔｎのゲートはそれぞれそのドレイ
ンに接続されている。トランジスタＴｎのドレインには
インバータ１３を介して試験回路１４が接続されてい
る。ｎ個のトランジスタＴ１〜Ｔｎのしきい値電圧ｎ・
ＶthＮは通常使用電圧ＶCCよりも大きくなるように設定
されている。
【０００４】従って、外部入力端子１１に通常使用電圧
ＶCC以下の電圧が印加されていると、各トランジスタＴ
１〜Ｔｎはオフし、インバータ１３の出力がＨレベルと
なって試験回路１４は動作しない。また、外部入力端子
１１にしきい値電圧ｎ・ＶthＮよりも大きな高電圧ＶH
が印加されると、各トランジスタＴ１〜Ｔｎはオンし、
インバータ１３の出力がＬレベルとなって試験回路１４
が動作する。
ＶCC以下の電圧が印加されていると、各トランジスタＴ
１〜Ｔｎはオフし、インバータ１３の出力がＨレベルと
なって試験回路１４は動作しない。また、外部入力端子
１１にしきい値電圧ｎ・ＶthＮよりも大きな高電圧ＶH
が印加されると、各トランジスタＴ１〜Ｔｎはオンし、
インバータ１３の出力がＬレベルとなって試験回路１４
が動作する。
【０００５】
【発明が解決しようとする課題】ところが、上記の動作
モード切換回路では、ＮチャネルＭＯＳトランジスタの
製造工程において、各トランジスタのしきい値電圧Ｖth
ＮにΔＶthＮのばらつきが生じるとすると、ｎ・ΔＶth
Ｎのばらつきが生じ易いという問題があった。また、上
記の動作モード切換回路では、高電圧ＶH の電圧の調整
はＮチャネルＭＯＳトランジスタの個数を変更すること
により行われるため、高電圧ＶH の微妙な調整を行うこ
とができないという問題があった。
モード切換回路では、ＮチャネルＭＯＳトランジスタの
製造工程において、各トランジスタのしきい値電圧Ｖth
ＮにΔＶthＮのばらつきが生じるとすると、ｎ・ΔＶth
Ｎのばらつきが生じ易いという問題があった。また、上
記の動作モード切換回路では、高電圧ＶH の電圧の調整
はＮチャネルＭＯＳトランジスタの個数を変更すること
により行われるため、高電圧ＶH の微妙な調整を行うこ
とができないという問題があった。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ＭＯＳトランジスタの
製造ばらつきに対して動作モードを切り換えるための高
電圧のばらつきが少なく、高電圧を微調整できることに
ある。
れたものであって、その目的は、ＭＯＳトランジスタの
製造ばらつきに対して動作モードを切り換えるための高
電圧のばらつきが少なく、高電圧を微調整できることに
ある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。動作モード切換回路４は、Ｎチャネル及びＰ
チャネルＭＯＳトランジスタ２，３を備えている。Ｎチ
ャネルＭＯＳトランジスタ２のゲート及びドレインは外
部入力端子１に接続されている。ＰチャネルＭＯＳトラ
ンジスタ３のソースはＮチャネルＭＯＳトランジスタ２
のソースに接続されている。ＰチャネルＭＯＳトランジ
スタ３はゲートに印加される制御電圧に基づいてドレイ
ンからモード切換信号を出力するためのものである。そ
して、ＰチャネルＭＯＳトランジスタ３のゲートには外
部入力端子１に通常使用電圧ＶCCよりも大きな高電圧Ｖ
H が印加されているとＮチャネル及びＰチャネルＭＯＳ
トランジスタ２，３がオン状態となる制御電圧Ｖref を
印加する。
図である。動作モード切換回路４は、Ｎチャネル及びＰ
チャネルＭＯＳトランジスタ２，３を備えている。Ｎチ
ャネルＭＯＳトランジスタ２のゲート及びドレインは外
部入力端子１に接続されている。ＰチャネルＭＯＳトラ
ンジスタ３のソースはＮチャネルＭＯＳトランジスタ２
のソースに接続されている。ＰチャネルＭＯＳトランジ
スタ３はゲートに印加される制御電圧に基づいてドレイ
ンからモード切換信号を出力するためのものである。そ
して、ＰチャネルＭＯＳトランジスタ３のゲートには外
部入力端子１に通常使用電圧ＶCCよりも大きな高電圧Ｖ
H が印加されているとＮチャネル及びＰチャネルＭＯＳ
トランジスタ２，３がオン状態となる制御電圧Ｖref を
印加する。
【０００８】
【作用】外部入力端子１に印加する高電圧ＶH が制御電
圧Ｖref からＮチャネル及びＰチャネルＭＯＳトランジ
スタ２，３のしきい値電圧ＶthＮ，ＶthＰ分以上高けれ
ば、トランジスタ２，３がオン状態となる。従って、制
御電圧Ｖref を通常使用電圧よりもしきい値電圧ＶthＮ
又はＶthＰだけ低い値に設定することにより、ＭＯＳト
ランジスタの１段分のしきい値電圧のみで高電圧ＶH が
設定される。ＭＯＳトランジスタの製造ばらつきで生じ
る高電圧のばらつきはＭＯＳトランジスタの１段分のし
きい値電圧のばらつきのみとなる。また、高電圧ＶH は
制御電圧Ｖref の微調整により、微調整される。
圧Ｖref からＮチャネル及びＰチャネルＭＯＳトランジ
スタ２，３のしきい値電圧ＶthＮ，ＶthＰ分以上高けれ
ば、トランジスタ２，３がオン状態となる。従って、制
御電圧Ｖref を通常使用電圧よりもしきい値電圧ＶthＮ
又はＶthＰだけ低い値に設定することにより、ＭＯＳト
ランジスタの１段分のしきい値電圧のみで高電圧ＶH が
設定される。ＭＯＳトランジスタの製造ばらつきで生じ
る高電圧のばらつきはＭＯＳトランジスタの１段分のし
きい値電圧のばらつきのみとなる。また、高電圧ＶH は
制御電圧Ｖref の微調整により、微調整される。
【０００９】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。ＬＳＩ２０の外部入力端子２１にはア
ドレスバッファ等の内部回路２２が接続されており、通
常の信号入力用と、モード切換信号入力用とに兼用され
ている。外部入力端子２１に通常使用電圧ＶCC〜接地Ｇ
ＮＤの範囲内の電圧信号が印加されると、この内部回路
２２が動作する。また、外部入力端子２１と接地ＧＮＤ
との間には動作モード切換回路２３及び電圧生成回路２
４が設けられている。
従って説明する。ＬＳＩ２０の外部入力端子２１にはア
ドレスバッファ等の内部回路２２が接続されており、通
常の信号入力用と、モード切換信号入力用とに兼用され
ている。外部入力端子２１に通常使用電圧ＶCC〜接地Ｇ
ＮＤの範囲内の電圧信号が印加されると、この内部回路
２２が動作する。また、外部入力端子２１と接地ＧＮＤ
との間には動作モード切換回路２３及び電圧生成回路２
４が設けられている。
【００１０】動作モード切換回路２３はＮチャネル及び
ＰチャネルＭＯＳトランジスタ２５，２６、保証回路と
しての抵抗２７、インバータ２８を備えている。トラン
ジスタ２５のゲート及びドレインは外部入力端子２１に
接続されている。トランジスタ２６のソースはトランジ
スタ２５のソースに接続され、ドレインは抵抗２７を介
して接地ＧＮＤに接続されている。トランジスタ２６の
ゲートは電圧生成回路２４に接続され、制御電圧Ｖref
が印加される。また、トランジスタ２６のドレインには
インバータ２８が接続され、インバータ２８はその入力
信号がＨレベルになると、Ｌレベルのモード切換信号Ｍ
Ｃを試験回路２９に出力する。抵抗２７は高抵抗であっ
て、トランジスタ２６のオフ動作時においてトランジス
タ２６のドレインを接地ＧＮＤのレベルにするようにし
ている。なお、ＮチャネルＭＯＳトランジスタ２５のし
きい値電圧をＶthＮとし、ＰチャネルＭＯＳトランジス
タ２６のしきい値電圧をＶthＰとする。
ＰチャネルＭＯＳトランジスタ２５，２６、保証回路と
しての抵抗２７、インバータ２８を備えている。トラン
ジスタ２５のゲート及びドレインは外部入力端子２１に
接続されている。トランジスタ２６のソースはトランジ
スタ２５のソースに接続され、ドレインは抵抗２７を介
して接地ＧＮＤに接続されている。トランジスタ２６の
ゲートは電圧生成回路２４に接続され、制御電圧Ｖref
が印加される。また、トランジスタ２６のドレインには
インバータ２８が接続され、インバータ２８はその入力
信号がＨレベルになると、Ｌレベルのモード切換信号Ｍ
Ｃを試験回路２９に出力する。抵抗２７は高抵抗であっ
て、トランジスタ２６のオフ動作時においてトランジス
タ２６のドレインを接地ＧＮＤのレベルにするようにし
ている。なお、ＮチャネルＭＯＳトランジスタ２５のし
きい値電圧をＶthＮとし、ＰチャネルＭＯＳトランジス
タ２６のしきい値電圧をＶthＰとする。
【００１１】電圧生成回路２４は使用電圧ＶCCと接地Ｇ
ＮＤとの間に直列に接続された２個のＮチャネルＭＯＳ
トランジスタ３０，３１からなる。各トランジスタ３
０，３１のゲートはそれぞれそのドレインに接続されて
いる。両トランジスタ３０，３１のしきい値電圧をそれ
ぞれＶthＮとする。従って、使用電圧ＶCCが供給されて
いると、両トランジスタ３０，３１はオンし、両トラン
ジスタ３０，３１間のノードＡから制御電圧Ｖref が出
力される。このとき、制御電圧Ｖref は、
ＮＤとの間に直列に接続された２個のＮチャネルＭＯＳ
トランジスタ３０，３１からなる。各トランジスタ３
０，３１のゲートはそれぞれそのドレインに接続されて
いる。両トランジスタ３０，３１のしきい値電圧をそれ
ぞれＶthＮとする。従って、使用電圧ＶCCが供給されて
いると、両トランジスタ３０，３１はオンし、両トラン
ジスタ３０，３１間のノードＡから制御電圧Ｖref が出
力される。このとき、制御電圧Ｖref は、
【００１２】
【数１】
【００１３】となる。従って、外部入力端子２１に使用
電圧ＶCC〜接地ＧＮＤの範囲内の電圧信号が印加される
と、制御電圧Ｖref が（ＶCC−ＶthＮ）であるので、ト
ランジスタ２５，２６はオフする。そのため、トランジ
スタ２６のドレインのレベルは抵抗２７により接地ＧＮ
Ｄとなり、インバータ２８の出力はＨレベルとなるた
め、試験回路２９は動作せず、内部回路２２のみが動作
する。
電圧ＶCC〜接地ＧＮＤの範囲内の電圧信号が印加される
と、制御電圧Ｖref が（ＶCC−ＶthＮ）であるので、ト
ランジスタ２５，２６はオフする。そのため、トランジ
スタ２６のドレインのレベルは抵抗２７により接地ＧＮ
Ｄとなり、インバータ２８の出力はＨレベルとなるた
め、試験回路２９は動作せず、内部回路２２のみが動作
する。
【００１４】また、試験回路２９を動作させる、すなわ
ち、動作モード切換回路２３を動作させるために外部入
力端子２１に印加する高電圧ＶH は、
ち、動作モード切換回路２３を動作させるために外部入
力端子２１に印加する高電圧ＶH は、
【００１５】
【数２】
【００１６】で決定される。従って、高電圧ＶH は上記
式（１），（２）より
式（１），（２）より
【００１７】
【数３】
【００１８】となる。すなわち、高電圧ＶH は、Ｐチャ
ネルＭＯＳトランジスタ２６のしきい値電圧ＶthＰのみ
で決定することができる。従って、外部入力端子２１に
式（３）に示す高電圧ＶH 以上の電圧が印加されると、
トランジスタ２５，２６はオンする。そのため、トラン
ジスタ２６のドレインのレベルはＨレベルになり、イン
バータ２８からＬレベルのモード切換信号ＭＣが出力さ
れて、試験回路２９が動作する。
ネルＭＯＳトランジスタ２６のしきい値電圧ＶthＰのみ
で決定することができる。従って、外部入力端子２１に
式（３）に示す高電圧ＶH 以上の電圧が印加されると、
トランジスタ２５，２６はオンする。そのため、トラン
ジスタ２６のドレインのレベルはＨレベルになり、イン
バータ２８からＬレベルのモード切換信号ＭＣが出力さ
れて、試験回路２９が動作する。
【００１９】このように、本実施例では高電圧ＶH をＰ
チャネルＭＯＳトランジスタ２６の１段分のしきい値電
圧ＶthＰのみで設定できる。そのため、ＭＯＳトランジ
スタの製造ばらつきで生じる高電圧ＶH のばらつきはＭ
ＯＳトランジスタの１段分のしきい値電圧のばらつきの
みとすることができる。
チャネルＭＯＳトランジスタ２６の１段分のしきい値電
圧ＶthＰのみで設定できる。そのため、ＭＯＳトランジ
スタの製造ばらつきで生じる高電圧ＶH のばらつきはＭ
ＯＳトランジスタの１段分のしきい値電圧のばらつきの
みとすることができる。
【００２０】図３は別の実施例を示している。この実施
例における電圧生成回路３２は使用電圧ＶCCと接地ＧＮ
Ｄとの間に直列に接続された２個のＰチャネルＭＯＳト
ランジスタ３３，３４からなる。各トランジスタ３３，
３４のゲートはそれぞれそのドレインに接続されてい
る。両トランジスタ３３，３４のしきい値電圧をそれぞ
れＶthＰとする。従って、使用電圧ＶCCが供給されてい
ると、両トランジスタ３３，３４はオンし、両トランジ
スタ３３，３４間のノードＢから制御電圧Ｖrefが出力
される。このとき、制御電圧Ｖref は、
例における電圧生成回路３２は使用電圧ＶCCと接地ＧＮ
Ｄとの間に直列に接続された２個のＰチャネルＭＯＳト
ランジスタ３３，３４からなる。各トランジスタ３３，
３４のゲートはそれぞれそのドレインに接続されてい
る。両トランジスタ３３，３４のしきい値電圧をそれぞ
れＶthＰとする。従って、使用電圧ＶCCが供給されてい
ると、両トランジスタ３３，３４はオンし、両トランジ
スタ３３，３４間のノードＢから制御電圧Ｖrefが出力
される。このとき、制御電圧Ｖref は、
【００２１】
【数４】
【００２２】となる。従って、外部入力端子２１に使用
電圧ＶCC〜接地ＧＮＤの範囲内の電圧信号が印加される
と、制御電圧Ｖref が（ＶCC−ＶthＰ）であるので、ト
ランジスタ２５，２６はオフする。そのため、トランジ
スタ２６のドレインのレベルは抵抗２７により接地ＧＮ
Ｄとなり、インバータ２８の出力はＨレベルとなるた
め、試験回路２９は動作せず、内部回路２２のみが動作
する。
電圧ＶCC〜接地ＧＮＤの範囲内の電圧信号が印加される
と、制御電圧Ｖref が（ＶCC−ＶthＰ）であるので、ト
ランジスタ２５，２６はオフする。そのため、トランジ
スタ２６のドレインのレベルは抵抗２７により接地ＧＮ
Ｄとなり、インバータ２８の出力はＨレベルとなるた
め、試験回路２９は動作せず、内部回路２２のみが動作
する。
【００２３】また、試験回路２９を動作させる、すなわ
ち、動作モード切換回路２３を動作させるために外部入
力端子２１に印加する高電圧ＶH は、上記式（４），
（２）より
ち、動作モード切換回路２３を動作させるために外部入
力端子２１に印加する高電圧ＶH は、上記式（４），
（２）より
【００２４】
【数５】
【００２５】となる。すなわち、高電圧ＶH は、Ｎチャ
ネルＭＯＳトランジスタ２５のしきい値電圧ＶthＮのみ
で決定することができる。従って、外部入力端子２１に
式（５）に示す高電圧ＶH 以上の電圧が印加されると、
トランジスタ２５，２６はオンし、インバータ２８から
Ｌレベルのモード切換信号ＭＣが出力されて、試験回路
２９が動作する。
ネルＭＯＳトランジスタ２５のしきい値電圧ＶthＮのみ
で決定することができる。従って、外部入力端子２１に
式（５）に示す高電圧ＶH 以上の電圧が印加されると、
トランジスタ２５，２６はオンし、インバータ２８から
Ｌレベルのモード切換信号ＭＣが出力されて、試験回路
２９が動作する。
【００２６】この実施例では高電圧ＶH をＮチャネルＭ
ＯＳトランジスタ２５の１段分のしきい値電圧ＶthＮの
みで設定でき、高電圧ＶH のばらつきはＭＯＳトランジ
スタの１段分のしきい値電圧のばらつきのみとすること
ができる。
ＯＳトランジスタ２５の１段分のしきい値電圧ＶthＮの
みで設定でき、高電圧ＶH のばらつきはＭＯＳトランジ
スタの１段分のしきい値電圧のばらつきのみとすること
ができる。
【００２７】図４は別の実施例を示している。この実施
例における電圧生成回路３５は使用電圧ＶCCと接地ＧＮ
Ｄとの間に直列に接続された２つの抵抗３６，３７から
なる。抵抗３７の抵抗値を抵抗３６の抵抗値に比べて大
きく設定することにより、両抵抗３６，３７間のノード
Ｃから使用電圧ＶCC付近の制御電圧Ｖref が出力され
る。そして、この制御電圧Ｖref に基づいて上記式
（２）に示す高電圧ＶH が外部入力端子２１に印加され
ると、トランジスタ２５，２６がオンし、インバータ２
８からＬレベルのモード切換信号ＭＣが出力されて、試
験回路２９が動作する。
例における電圧生成回路３５は使用電圧ＶCCと接地ＧＮ
Ｄとの間に直列に接続された２つの抵抗３６，３７から
なる。抵抗３７の抵抗値を抵抗３６の抵抗値に比べて大
きく設定することにより、両抵抗３６，３７間のノード
Ｃから使用電圧ＶCC付近の制御電圧Ｖref が出力され
る。そして、この制御電圧Ｖref に基づいて上記式
（２）に示す高電圧ＶH が外部入力端子２１に印加され
ると、トランジスタ２５，２６がオンし、インバータ２
８からＬレベルのモード切換信号ＭＣが出力されて、試
験回路２９が動作する。
【００２８】この実施例では高電圧ＶH をＮ及びＰチャ
ネルＭＯＳトランジスタ２５，２６のしきい値電圧Ｖth
Ｎ及びＶthＰで設定でき、高電圧ＶH のばらつきはＭＯ
Ｓトランジスタの２段分のしきい値電圧のばらつきのみ
とすることができる。また、抵抗３６，３７の抵抗比を
微調整することにより、高電圧ＶH の微調整をすること
ができる。
ネルＭＯＳトランジスタ２５，２６のしきい値電圧Ｖth
Ｎ及びＶthＰで設定でき、高電圧ＶH のばらつきはＭＯ
Ｓトランジスタの２段分のしきい値電圧のばらつきのみ
とすることができる。また、抵抗３６，３７の抵抗比を
微調整することにより、高電圧ＶH の微調整をすること
ができる。
【００２９】さらに、図５〜図８は動作モード切換回路
の別の実施例を示している。図５に示す動作モード切換
回路３８では前記抵抗２７に代えて、高抵抗として動作
するＮチャネルＭＯＳトランジスタ３９が保証回路とし
て用いられ、そのゲートには制御電圧Ｖref が印加され
ている。トランジスタ２６のオフ動作時において、トラ
ンジスタ３９によりトランジスタ２６のドレインを接地
ＧＮＤのレベルにすることができる。
の別の実施例を示している。図５に示す動作モード切換
回路３８では前記抵抗２７に代えて、高抵抗として動作
するＮチャネルＭＯＳトランジスタ３９が保証回路とし
て用いられ、そのゲートには制御電圧Ｖref が印加され
ている。トランジスタ２６のオフ動作時において、トラ
ンジスタ３９によりトランジスタ２６のドレインを接地
ＧＮＤのレベルにすることができる。
【００３０】図６に示す動作モード切換回路４０では前
記抵抗２７に代えて、高抵抗として動作するＮチャネル
ＭＯＳトランジスタ４１が保証回路として用いられ、ゲ
ートはそのドレインに接続されている。トランジスタ２
６のオフ動作時において、トランジスタ４１によりトラ
ンジスタ２６のドレインを接地ＧＮＤのレベルにするこ
とができる。
記抵抗２７に代えて、高抵抗として動作するＮチャネル
ＭＯＳトランジスタ４１が保証回路として用いられ、ゲ
ートはそのドレインに接続されている。トランジスタ２
６のオフ動作時において、トランジスタ４１によりトラ
ンジスタ２６のドレインを接地ＧＮＤのレベルにするこ
とができる。
【００３１】図７に示す動作モード切換回路４２では前
記抵抗２７に代えて、高抵抗として動作するＰチャネル
ＭＯＳトランジスタ４３が保証回路として用いられ、ゲ
ートはそのドレインに接続されている。トランジスタ２
６のオフ動作時において、トランジスタ４３によりトラ
ンジスタ２６のドレインを接地ＧＮＤのレベルにするこ
とができる。
記抵抗２７に代えて、高抵抗として動作するＰチャネル
ＭＯＳトランジスタ４３が保証回路として用いられ、ゲ
ートはそのドレインに接続されている。トランジスタ２
６のオフ動作時において、トランジスタ４３によりトラ
ンジスタ２６のドレインを接地ＧＮＤのレベルにするこ
とができる。
【００３２】さらに、図８に示す動作モード切換回路４
４では前記抵抗２７に代えて、高抵抗として動作するＮ
チャネルＭＯＳトランジスタ４５が保証回路として用い
られ、そのゲートにはインバータ２８の出力が印加され
ている。従って、インバータ２８の出力がＨレベル、す
なわち、ＬＳＩ２０の通常動作時にはトランジスタ４５
はオンし、トランジスタ２６のドレインを接地ＧＮＤの
レベルにすることができる。
４では前記抵抗２７に代えて、高抵抗として動作するＮ
チャネルＭＯＳトランジスタ４５が保証回路として用い
られ、そのゲートにはインバータ２８の出力が印加され
ている。従って、インバータ２８の出力がＨレベル、す
なわち、ＬＳＩ２０の通常動作時にはトランジスタ４５
はオンし、トランジスタ２６のドレインを接地ＧＮＤの
レベルにすることができる。
【００３３】
【発明の効果】以上詳述したように、本発明によれば、
ＭＯＳトランジスタの製造ばらつきに対して動作モード
を切り換えるための高電圧のばらつきが少なく、高電圧
を微調整できる優れた効果がある。
ＭＯＳトランジスタの製造ばらつきに対して動作モード
を切り換えるための高電圧のばらつきが少なく、高電圧
を微調整できる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】別の実施例を示す回路図である。
【図４】別の実施例を示す回路図である。
【図５】別の実施例を示す回路図である。
【図６】別の実施例を示す回路図である。
【図７】別の実施例を示す回路図である。
【図８】別の実施例を示す回路図である。
【図９】従来例を示す回路図である。
【符号の説明】 １ 外部入力端子 ２，３０，３１ ＮチャネルＭＯＳトランジスタ ３，２６，３３，３４ ＰチャネルＭＯＳトランジスタ ４ 動作モード切換回路 ２１ 外部入力端子 ２４，３２，３５ 電圧生成回路 ２７ 保証回路としての抵抗 ３６，３７ 抵抗 ３９，４１，４５ 保証回路としてのＮチャネルＭＯＳ
トランジスタ ４３ 保証回路としてのＰチャネルＭＯＳトランジスタ ＧＮＤ 接地 ＶCC 通常使用電圧 Ｖref 制御電圧
トランジスタ ４３ 保証回路としてのＰチャネルＭＯＳトランジスタ ＧＮＤ 接地 ＶCC 通常使用電圧 Ｖref 制御電圧
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 // Ｇ１１Ｃ 29/00 ３０３ Ｂ 6866−5Ｌ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｍ
Claims (5)
- 【請求項１】 ゲート及びドレインが外部入力端子
（１）に接続されたＮチャネルＭＯＳトランジスタ
（２）と、 ソースが前記ＮチャネルＭＯＳトランジスタ（２）のソ
ースに接続され、ゲートに印加される制御電圧に基づい
てドレインからモード切換信号を出力するためのＰチャ
ネルＭＯＳトランジスタ（３）とを有する動作モード切
換回路（４）を備え、 前記ＰチャネルＭＯＳトランジスタ（３）のゲートには
前記外部入力端子（１）に通常使用電圧よりも大きな高
電圧が印加されていると前記ＮチャネルＭＯＳトランジ
スタ（２）及びＰＭＯＳトランジスタ（３）がオン状態
となる制御電圧（Ｖref ）を印加するようにしたことを
特徴とする半導体集積回路装置。 - 【請求項２】 ＰチャネルＭＯＳトランジスタ（２６）
のドレインと接地（ＧＮＤ）との間には外部入力端子
（２１）への通常使用電圧（ＶCC）の印加時において、
ＰチャネルＭＯＳトランジスタ（２６）のドレインを接
地（ＧＮＤ）に接続してモード切換信号の出力を停止さ
せるための保証回路（２７，３９，４１，４３，４５）
を設けたことを特徴とする請求項１に記載の半導体集積
回路装置。 - 【請求項３】 通常使用電圧（ＶCC）に基づいて前記制
御電圧（Ｖref ）を生成し出力する電圧生成回路（２
４，３２，３５）を備えることを特徴とする請求項１又
は２に記載の半導体集積回路装置。 - 【請求項４】 電圧生成回路（２４，３２）は通常使用
電圧（ＶCC）と接地（ＧＮＤ）との間に直列に接続され
た一導電型の２つのＭＯＳトランジスタ（３０，３１，
３３，３４）からなり、各ＭＯＳトランジスタのゲート
はそれぞれそのドレインに接続されるとともに、両ＭＯ
Ｓトランジスタ間から制御電圧（Ｖref ）を出力するも
のであることを特徴とする請求項３に記載の半導体集積
回路装置。 - 【請求項５】 電圧生成回路（３５）は通常使用電圧
（ＶCC）と接地（ＧＮＤ）との間に直列に接続され、通
常使用電圧（ＶCC）を分圧して制御電圧（Ｖref ）を生
成する抵抗（３６，３７）であることを特徴とする請求
項３に記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159660A JPH0773062A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
| EP94108371A EP0632282A2 (en) | 1993-06-29 | 1994-05-31 | Semiconductor integrated circuit device with test mode switching |
| KR1019940015064A KR950001875A (ko) | 1993-06-29 | 1994-06-28 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159660A JPH0773062A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773062A true JPH0773062A (ja) | 1995-03-17 |
Family
ID=15698564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159660A Withdrawn JPH0773062A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0632282A2 (ja) |
| JP (1) | JPH0773062A (ja) |
| KR (1) | KR950001875A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319029B1 (ko) * | 1996-10-21 | 2002-01-05 | 로데릭 더블류 루이스 | 시험 모드 선택용 과전압 검출 회로 |
| JP2011013877A (ja) * | 2009-07-01 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体装置 |
| US9722236B2 (en) | 2013-03-15 | 2017-08-01 | General Atomics | Apparatus and method for use in storing energy |
| JP2019158470A (ja) * | 2018-03-09 | 2019-09-19 | エイブリック株式会社 | テスト回路及び半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19601139A1 (de) * | 1996-01-15 | 1997-07-17 | Bayer Ag | Acylierte 5-Amino-1,2,4-thiadiazole |
| DE102004059505B4 (de) * | 2004-12-10 | 2014-06-18 | X-Fab Semiconductor Foundries Ag | Anordnung zum Test von eingebetteten Schaltungen mit Hilfe von Testinseln |
-
1993
- 1993-06-29 JP JP5159660A patent/JPH0773062A/ja not_active Withdrawn
-
1994
- 1994-05-31 EP EP94108371A patent/EP0632282A2/en active Pending
- 1994-06-28 KR KR1019940015064A patent/KR950001875A/ko not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319029B1 (ko) * | 1996-10-21 | 2002-01-05 | 로데릭 더블류 루이스 | 시험 모드 선택용 과전압 검출 회로 |
| JP2011013877A (ja) * | 2009-07-01 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体装置 |
| US9722236B2 (en) | 2013-03-15 | 2017-08-01 | General Atomics | Apparatus and method for use in storing energy |
| JP2019158470A (ja) * | 2018-03-09 | 2019-09-19 | エイブリック株式会社 | テスト回路及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0632282A2 (en) | 1995-01-04 |
| KR950001875A (ko) | 1995-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2925422B2 (ja) | 半導体集積回路 | |
| US5191233A (en) | Flip-flop type level-shift circuit | |
| JPH08147971A (ja) | 半導体回路 | |
| US5055713A (en) | Output circuit of semiconductor integrated circuit | |
| US5654645A (en) | Buffer with controlled hysteresis | |
| JPH06132747A (ja) | 半導体装置 | |
| US6687165B1 (en) | Temperature-compensated output buffer circuit | |
| US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
| JPH05347550A (ja) | 半導体集積回路 | |
| JPH0773062A (ja) | 半導体集積回路装置 | |
| US5710516A (en) | Input logic signal buffer circuits | |
| US5808934A (en) | Integrated logic circuit and EEPROM | |
| US5682117A (en) | Half power supply voltage generating circuit in a semiconductor memory device | |
| US6107829A (en) | Low leakage tristatable MOS output driver | |
| KR950000533B1 (ko) | 데이타 출력버퍼 | |
| JP2626915B2 (ja) | 出力バツフア回路 | |
| JPH05327465A (ja) | 半導体集積回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JP3147042B2 (ja) | 半導体集積回路 | |
| JP3091601B2 (ja) | バッファ回路 | |
| JP3085362B2 (ja) | ディレイ回路 | |
| JP3071034B2 (ja) | 出力バッファ回路 | |
| JP2704069B2 (ja) | 出力バッファ | |
| JPH0514171A (ja) | 入力バツフア回路 | |
| KR100280436B1 (ko) | 입력레벨에대한허용한계를갖는출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |