JPH077414A - 低電力デジタル信号バッファ回路 - Google Patents

低電力デジタル信号バッファ回路

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JPH077414A
JPH077414A JP6005595A JP559594A JPH077414A JP H077414 A JPH077414 A JP H077414A JP 6005595 A JP6005595 A JP 6005595A JP 559594 A JP559594 A JP 559594A JP H077414 A JPH077414 A JP H077414A
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mosfet
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pull
ttl
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JP6005595A
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Bal S Sandhu
バル・エス・サンドウ
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National Semiconductor Corp
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03—ELECTRONIC CIRCUITRY
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Abstract

(57)【要約】 【構成】 ＴＴＬ信号用の低電力信号バッファ回路(30)
が、基準電圧により制御された相補形ＭＯＳＦＥＴ（Ｃ
−ＭＯＳＦＥＴ）増幅器(32)とＣ−ＭＯＳＦＥＴインバ
ータ(34)とを含む。基準電圧により制御されたＣ−ＭＯ
ＳＦＥＴ増幅器は、一定の基準電圧(33)とＴＴＬ入力信
号(31)とを受け取り、基準バイアス電圧(35)をもたら
す。Ｃ−ＭＯＳＦＥＴインバータは、基準バイアス電圧
を受け取りこれによりバイアスされるプルアップＰ形Ｍ
ＯＳＦＥＴ(Q3)と、ＴＴＬ入力信号を受け取るプルダウ
ンＮ形ＭＯＳＦＥＴ(Q4)を有する。Ｃ−ＭＯＳＦＥＴイ
ンバータは、信号振幅のダイナミックレンジが実質的に
増大したＴＴＬ出力信号(37)をもたらす。 【効果】 ＴＴＬ入力信号の状態が「低」から「高」
（例えば論理「０」から論理「１」に変化する際に、直
流電源からのバッファ回路用の電流のドレーンは大きく
低減される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル信号バッファ回
路に関し、より詳しくはトランジスタトランジスタ論理
（ＴＴＬ）レベル信号のバッファのための相補形金属酸
化物半導体電界効果トランジスタ（Ｃ−ＭＯＳＦＥＴ）
回路に関するものである。
【０００２】
【従来の技術】デジタル信号バッファ回路は、信号又は
回路の分離、インピーダンス整合、或いは回路のファン
イン及びファンアウト特性の改良といった目的で一般に
用いられている。バッファ回路の設計において一般的な
形式は、インバータ回路である。
【０００３】図１を参照すると、従来の反転バッファ回
路は多くの場合、相補形ＭＯＳＦＥＴ Qa, Qb, Qc, Qd
を用いている。信号の反転はＰ形ＭＯＳＦＥＴ（Ｐ−Ｍ
ＯＳＦＥＴ）Qcと、エンハンスメントモードＮ形ＭＯＳ
ＦＥＴ（Ｎ−ＭＯＳＦＥＴ）Qdによって実行され、これ
らは相互にトーテムポール構造で結合されている。ＭＯ
ＳＦＥＴ Qc及びQdのゲートは一緒に接続され、エンハ
ンスメントモードＮ−ＭＯＳＦＥＴ Qa及びデプレッシ
ョンモードＮ−ＭＯＳＦＥＴ Qbによってプルアップさ
れており、Qa及びQbは相互にトーテムポール構造で結合
されている。プルアップＭＯＳＦＥＴQa及びQbは、それ
らのドレーン−ゲート及びゲート−ソース接続のそれぞ
れの故に、インバータＭＯＳＦＥＴQc及びQdのゲートに
ついて抵抗性プルアップとして動作する。図１のバッフ
ァ回路についての典型的なＭＯＳＦＥＴチャネルのパラ
メータは以下に表１に示す如きものである。
【０００４】
【表１】
【０００５】図２を参照すると、代替的な従来のＭＯＳ
ＦＥＴバッファ回路が、図示の如くに相互接続されたＰ
−ＭＯＳＦＥＴ Qe及びQhと、エンハンスメントモード
Ｎ−ＭＯＳＦＥＴ Qf, Qg及びQiとを含んでいる。プル
アップＭＯＳＦＥＴ Qeと、並列に組み合わせられたプ
ルダウンＭＯＳＦＥＴ Qf及びQgは１つのインバータと
してトーテムポール構造で結合されており、プルアップ
ＭＯＳＦＥＴ QhとプルダウンＭＯＳＦＥＴ Qiは別のイ
ンバータを構成している。これらのインバータは一緒に
なって入力信号をバッファし、同相の出力信号を生成す
る。図２のバッファ回路について典型的なＭＯＳＦＥＴ
チャネルのパラメータは、以下で表２に示す如くであ
る。
【０００６】
【表２】
【０００７】
【発明が解決しようとする課題】上述した例示的な従来
のバッファ回路は多くの用途にとって満足なものではあ
るが、特に１つの動作特性が問題となってきている。即
ちＴＴＬからＣＭＯＳへの信号レベル変換についての直
流電力消費である。多くの集積回路上における入力／出
力（Ｉ／Ｏ）ピンの合計数が増大するにつれて、低電力
デジタル信号バッファ回路の必要性がより重要になって
いる。換言すれば、より多くの入出力信号をバッファせ
ねばならなくなればなるほど、合計の直流電力消費がよ
り重要になってくる。
【０００８】図１及び図２に示したバッファ回路につい
ての電源VDD（ＴＴＬ動作については＝VCC）からの典型
的な直流電流ドレーンは、入力信号レベルがＴＴＬの高
論理である約２ボルトの場合について、実際の電源電圧
（VCC）と周囲温度に応じて約３−５ミリアンペア（m
A）である。20以上のＩ／Ｏポートがアクティブの場合
には、合計の直流電流消費、従って直流電力消費は、バ
ッファ回路だけについてさえかなりのものとなる。そこ
で、この直流電流ドレーンが大きく減少された、低電力
デジタル信号バッファ回路の設計を提供することが望ま
しい。
【０００９】
【課題を解決するための手段】本発明による低電力信号
バッファ回路は、信号インバータと、アクティブ基準信
号発生器とを含む。信号インバータはアクティブ基準信
号とデジタル入力信号とを受け取り、デジタル入力信号
をアクティブ基準信号に従って反転して、バッファされ
たデジタル出力信号をもたらす。アクティブ基準信号発
生器は一定の電圧とデジタル入力信号とを受け取り、こ
れらに従って信号インバータに対してアクティブ基準信
号をもたらす。
【００１０】本発明の好ましい実施例においては、アク
ティブ基準信号発生器は相互に結合されたＭＯＳＦＥＴ
を含み、その１つが一定電圧とデジタル入力信号を受け
取る。信号インバータは相互に結合されたプルアップ及
びプルダウンＭＯＳＦＥＴを含み、プルアップＭＯＳＦ
ＥＴがアクティブ基準信号を受け取る。
【００１１】本発明による低電力信号バッファ回路が引
き込む直流電源電流は、デジタル入力信号が低論理レベ
ルにある場合よりもデジタル入力信号が高論理レベルに
ある場合の方がかなり少ない。さらに、本発明による低
電力信号バッファ回路は、入力信号の信号振幅のダイナ
ミックレンジよりも大きな信号振幅ダイナミックレンジ
を有する出力信号をもたらす。
【００１２】本発明のこれらの特徴及び他の特徴、並び
にその利点は、以下の本発明の詳細な説明及び添付図面
を考慮することにより理解されよう。
【００１３】
【実施例】図３を参照すると、本発明による低電力信号
バッファ回路30は、アクティブ基準信号発生器32と、入
力インバータ34と、出力インバータ36とを含んでいる。
この回路30は正のVDDと負のVSS電源端子の間でバイアス
されており、これらの端子はＴＴＬ信号について動作す
る場合は直流＋５ボルト（VCC）及び回路の接地電位（G
ND）にある。アクティブ基準信号発生器32はＴＴＬ入力
信号31と一定電圧33とを受け取り、これらに従ってアク
ティブ基準信号35を生成する。入力インバータ34はアク
ティブ基準信号35とＴＴＬ入力信号31とを受け取り、こ
れらに従ってＴＴＬ入力信号31を反転して、バッファさ
れた出力信号37を生成する。出力インバータ36は出力信
号37を反転して、その相補位相信号39を生成する。
【００１４】アクティブ基準信号発生器32は、トーテム
ポール構造で結合されたプルアップＰ−ＭＯＳＦＥＴ Q
1とプルダウンデプレッションモードＮ−ＭＯＳＦＥＴ
Q2を含む。Q1のソースはVDDに接続されており（例えば
ＴＴＬ信号動作についてはVCC）、ゲート及びドレーン
はＭＯＳＦＥＴ Q2のドレーンに接続されて、アクティ
ブ基準信号35をもたらすようになっている。ＭＯＳＦＥ
Ｔ Q2のソースはＴＴＬ入力信号31を受け取り、またゲ
ートはVSS（例えばＴＴＬ信号動作については回路の接
地電位GND）に接続されている。
【００１５】入力インバータ34は、トーテムポール構造
で結合されたプルアップＰ−ＭＯＳＦＥＴ Q3とプルダ
ウンエンハンスメントモードＮ−ＭＯＳＦＥＴ Q4を含
む。ＭＯＳＦＥＴ Q3のソースはVDDに接続され、ゲート
はＭＯＳＦＥＴ Q1及びQ2のドレーンに接続されてアク
ティブ基準信号35を受け取り、ドレーンはＭＯＳＦＥＴ
Q4のドレーンに接続されて出力信号37をもたらす。ＭＯ
ＳＦＥＴ Q4のゲートはＭＯＳＦＥＴ Q2のソースに接続
されてＴＴＬ入力信号31を受け取り、ソースはVSSに接
続されている。
【００１６】出力インバータ36は、トーテムポール構造
で結合されたプルアップＰ−ＭＯＳＦＥＴ Q5とプルダ
ウンエンハンスメントモードＮ−ＭＯＳＦＥＴ Q6を含
む。ＭＯＳＦＥＴ Q5のソースはVDDに接続され、ＭＯＳ
ＦＥＴ Q6のソースはVSSに接続され、ＭＯＳＦＥＴ Q5
のゲート及びドレーンはＭＯＳＦＥＴ Q6のゲート及び
ドレーンのそれぞれに接続されて、出力信号37とその相
補位相信号39のそれぞれを受け取り提供するようになっ
ている。
【００１７】図３のバッファ回路30におけるＭＯＳＦＥ
Ｔ Q1-Q6についての例示的なＭＯＳＦＥＴチャネルパラ
メータは、以下に表３に示す如くである。
【００１８】
【表３】
【００１９】図４を参照すると、本発明による低電力信
号バッファ回路40の代替的な好ましい実施例がやはり、
アクティブ基準信号発生器42と、入力インバータ44と、
出力インバータ46とを含んでいる。図３のバッファ回路
30と同様に、図４のバッファ回路40の有するアクティブ
基準信号発生器42も、一定の基準電圧VREF43（好ましく
は２−３ボルトの範囲内にある）とＴＴＬ入力信号41と
を受け取り、これらからアクティブ基準信号45を生成す
る。入力インバータ44はアクティブ基準信号45を受け取
り、これに従ってＴＴＬ入力信号41を反転してＴＴＬ出
力信号47を生成する。出力インバータ46は出力信号47を
受け取り反転して、その相補位相信号49を生成する。
【００２０】アクティブ基準信号発生器42は、トーテム
ポール構造で結合されたプルアップＰ−ＭＯＳＦＥＴ Q
7とプルダウンエンハンスメントモードＮ−ＭＯＳＦＥ
Ｔ Q8とを含む。ＭＯＳＦＥＴ Q7のソースはVDDに接続
され、ゲートはVSSに接続され、そしてドレーンはＭＯ
ＳＦＥＴ Q8のドレーンに接続されて、アクティブ基準
信号45をもたらす。ＭＯＳＦＥＴ Q8のソースは、ＴＴ
Ｌ入力信号41を受け取るように接続され、ゲートは基準
電圧VREF43を受け取るように接続されている。
【００２１】入力インバータ44は、トーテムポール構造
で結合されたプルアップＰ−ＭＯＳＦＥＴ Q9とプルダ
ウンエンハンスメントモードＮ−ＭＯＳＦＥＴ Q10とを
含んでいる。ＭＯＳＦＥＴ Q9のソースはVDDに接続さ
れ、ゲートはＭＯＳＦＥＴ Q7及びQ8のドレーンに接続
されてアクティブ基準信号45を受け取り、ドレーンはＭ
ＯＳＦＥＴ Q10のドレーンに接続されて出力信号47をも
たらすようになっている。ＭＯＳＦＥＴ Q10のソースは
VSSに接続され、ゲートはＭＯＳＦＥＴ Q8のソースに接
続されてＴＴＬ入力信号41を受け取る。
【００２２】出力インバータ46は、プルアップＰ−ＭＯ
ＳＦＥＴ Q11と、プルダウンエンハンスメントモードＮ
−ＭＯＳＦＥＴ Q12とを含む。ＭＯＳＦＥＴ Q11及びQ1
2のソースはVDD及びVSSのそれぞれに接続されている。
ＭＯＳＦＥＴ Q11のゲート及びドレーンはＭＯＳＦＥＴ
Q12のゲート及びドレーンのそれぞれに接続されてお
り、出力信号47とその相補位相信号49のそれぞれを受け
取り提供するようになっている。
【００２３】図４のバッファ回路40におけるＭＯＳＦＥ
Ｔ Q7-Q12についての例示的なＭＯＳＦＥＴチャネルパ
ラメータは、以下に表４に示す如くである。
【００２４】
【表４】
【００２５】図５を参照すると、例えばメモリの如き集
積回路を、図示の如き回路機能配置を用いることによ
り、本発明による低電力信号バッファ回路に適応して設
計することができる。単一の基準電圧発生器52を用い
て、例えばメモリアレイの頂部又は底部にある全ての入
力バッファに対する基準電圧VREFを発生することかでき
る。理想的には、基準電圧発生器52は、温度補償及び電
源（VCC）補償の両者をもたらすように設計されねばな
らない。さらに、基準電圧VREFは典型的には、Ｎ−ＭＯ
ＳＦＥＴのしきい電圧VTを約1.5ボルト上回るように設
計されねばならない。単一の基準電圧源でもって、温度
補償及び電源補償に関して入力バッファは全て相互に同
様となる。さらに、単一の基準電圧発生器52を用いるこ
とは、配置面積及びチップ全体の大きさに対して最小限
の影響しか持たない。
【００２６】本発明による低電力信号バッファ回路は、
バッファされている信号のダイナミックレンジを増大す
る有利さがある。換言すれば、ＴＴＬ入力信号の有する
典型的なＴＴＬ信号のダイナミックレンジは最小及び最
大電圧レベルがそれぞれ約0.8ボルト（低論理）及び2.0
ボルト（高論理）であるが、相応するＴＴＬ主力信号は
より増大した信号ダイナミックレンジを有する。信号の
ダイナミックレンジにおけるこの増大は、次に表５を参
照することにより良好に理解することができる。
【００２７】
【表５】
【００２８】本発明による低電力信号バッファ回路が必
要とする定常直流電流（例えば図３及び図４のI1及びI2
の合計）は、特にＴＴＬ入力信号を高論理状態で受け取
る場合に、大幅に小さなものである。従来のバッファ回
路の直流電流消費は入力信号の論理電位が増すにつれて
増大するが、本発明によるバッファ回路の直流電流消費
は減少し、しかも大きく減少する。換言すれば、入力信
号が低論理から高論理電位へと遷移した場合（例えば０
−＞１）、本発明によるバッファ回路の直流電流消費は
増大するのではなしに減少する。下記の表６及び表７を
参照のこと。さらに、必要とする直流電力において得ら
れるこの減少は、電源電圧及び温度変化に対して実質的
に無関係である。
【００２９】
【表６】
【００３０】
【表７】
【００３１】本発明の範囲及び思想から逸脱することな
しに、本発明の構造及び動作方法に対する種々の他の修
正及び変更が当業者には明らかである。本発明は特定の
好ましい実施例に関して記述したが、特許請求の範囲に
記載した本発明が、そのような特定の実施例に不当に制
限されてはならないことが理解されねばならない。
【００３２】
【発明の効果】以上の如く本発明によれば、特にＴＴＬ
入力信号のレベル変換における直流電力消費を従来に比
して大きく減少することができる。特に入力／出力（Ｉ
／Ｏ）ピンの数が多い集積回路について、本発明の低電
力デジタル信号バッファ回路はより有効なものである。
【図面の簡単な説明】
【図１】従来のＭＯＳＦＥＴバッファ回路の概略回路図
である。
【図２】代替的な従来のＭＯＳＦＥＴバッファ回路の概
略回路図である。
【図３】本発明による低電力信号バッファ回路の好まし
い実施例の概略回路図である。
【図４】本発明による低電力信号バッファ回路の代替的
な好ましい実施例の概略回路図である。
【図５】本発明による低電力信号バッファ回路を多数収
容するための例示的な集積回路チップのレイアウトを表
す図である。
【符号の説明】
30, 40 低電力信号バッファ回路 31, 41 ＴＴＬ入力信号 32, 42 アクティブ基準信号発生器 33, 43 一定電圧 34, 44 入力インバータ 35, 45 アクティブ基準信号 36, 46 出力インバータ 37, 47 出力信号 39, 49 相補位相信号 52 基準電圧発生器

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】アクティブ基準信号とデジタル入力信号と
    を受け取り、前記受け取ったデジタル入力信号を前記受
    け取ったアクティブ基準信号に従って反転してデジタル
    出力信号をもたらす入力信号インバータ手段と、及び前
    記入力信号インバータ手段に結合され、少なくとも１つ
    の一定の基準電圧と前記デジタル入力信号とを受け取
    り、これらに従って前記アクティブ基準信号をもたらす
    アクティブ基準信号発生手段とからなる、低電力信号バ
    ッファ回路。
  2. 【請求項２】 前記入力信号インバータ手段が、相互に
    結合されたプルアップＭＯＳＦＥＴとプルダウンＭＯＳ
    ＦＥＴからなり、前記プルアップＭＯＳＦＥＴが前記ア
    クティブ基準信号を受け取る、請求項１の低電力信号バ
    ッファ回路。
  3. 【請求項３】 前記アクティブ基準信号発生手段が、相
    互に結合された第１及び第２のＭＯＳＦＥＴからなり、
    前記第１のＭＯＳＦＥＴが前記少なくとも１つの一定の
    基準電圧と前記デジタル入力信号を受け取る、請求項１
    の低電力信号バッファ回路。
  4. 【請求項４】基準バイアス電圧を受け取る基準バイアス
    入力端子を含み、プルアップＭＯＳＦＥＴ出力端子をさ
    らに含む、プルアップＭＯＳＦＥＴと、 ＴＴＬ入力信号を受け取る入力信号端子を含み、前記プ
    ルアップＭＯＳＦＥＴ出力端子に結合され前記受け取っ
    た基準バイアス電圧と前記受け取ったＴＴＬ入力信号に
    従ってＴＴＬ出力信号をもたらすプルダウンＭＯＳＦＥ
    Ｔ出力端子をさらに含む、プルダウンＭＯＳＦＥＴと、
    及び前記プルアップＭＯＳＦＥＴに結合され、少なくと
    も１つの一定の基準電圧と前記ＴＴＬ入力信号とを受け
    取り、これらに従って前記基準バイアス電圧をもたらす
    基準バイアス電圧発生手段とからなる、低電力ＭＯＳＦ
    ＥＴバッファ回路。
  5. 【請求項５】 前記基準バイアス電圧発生手段が相互に
    結合された第１及び第２のＭＯＳＦＥＴからなり、前記
    第１のＭＯＳＦＥＴが前記少なくとも１つの一定の基準
    電圧と前記ＴＴＬ入力信号を受け取る、請求項４の低電
    力ＭＯＳＦＥＴバッファ回路。
  6. 【請求項６】アクティブ基準信号とデジタル入力信号と
    を受け取り、前記受け取ったデジタル入力信号を前記受
    け取ったアクティブ基準信号に従って反転してデジタル
    出力信号をもたらす入力信号インバータ手段と、及び前
    記入力信号インバータ手段に結合され、少なくとも１つ
    の一定の基準電圧と前記デジタル入力信号とを受け取
    り、これらに従って前記アクティブ基準信号をもたらす
    アクティブ基準信号発生手段とからなり、 前記入力信号インバータ手段及び前記アクティブ基準信
    号発生手段が第１及び第２の電流レベルを含む直流給電
    電流を受け取り、前記受け取ったデジタル入力信号が低
    論理及び高論理レベルを含み、前記第１及び第２の電流
    レベルが前記低論理及び高論理レベルを受け取った場合
    にそれぞれ受け取られ、前記第２の電流レベルが前記第
    １の電流レベルよりも実質的に低い、低電力信号バッフ
    ァ回路。
  7. 【請求項７】 前記入力信号インバータ手段が、相互に
    結合されたプルアップＭＯＳＦＥＴとプルダウンＭＯＳ
    ＦＥＴからなり、前記プルアップＭＯＳＦＥＴが前記ア
    クティブ基準信号を受け取る、請求項６の低電力信号バ
    ッファ回路。
  8. 【請求項８】 前記アクティブ基準信号発生手段が、相
    互に結合された第１及び第２のＭＯＳＦＥＴからなり、
    前記第１のＭＯＳＦＥＴが前記少なくとも１つの一定の
    基準電圧と前記デジタル入力信号を受け取る、請求項６
    の低電力信号バッファ回路。
  9. 【請求項９】基準バイアス電圧を受け取る基準バイアス
    入力端子を含み、プルアップＭＯＳＦＥＴ出力端子をさ
    らに含む、プルアップＭＯＳＦＥＴと、 ＴＴＬ入力信号を受け取る入力信号端子を含み、前記プ
    ルアップＭＯＳＦＥＴ出力端子に結合され前記受け取っ
    た基準バイアス電圧と前記受け取ったＴＴＬ入力信号に
    従ってＴＴＬ出力信号をもたらすプルダウンＭＯＳＦＥ
    Ｔ出力端子をさらに含む、プルダウンＭＯＳＦＥＴと、
    及び前記プルアップＭＯＳＦＥＴに結合され、少なくと
    も１つの一定の基準電圧と前記ＴＴＬ入力信号とを受け
    取り、これらに従って前記基準バイアス電圧をもたらす
    基準バイアス電圧発生手段とからなり、 前記プルアップＭＯＳＦＥＴ及び基準バイアス電圧発生
    手段が第１及び第２の電流レベルを含む直流給電電流を
    受け取り、前記受け取ったＴＴＬ入力信号がＴＴＬ低論
    理及び高論理レベルを含み、前記第１及び第２の電流レ
    ベルが前記ＴＴＬ低論理及び高論理レベルを受け取った
    場合にそれぞれ受け取られ、前記第２の電流レベルが前
    記第１の電流レベルよりも実質的に低い、低電力ＭＯＳ
    ＦＥＴバッファ回路。
  10. 【請求項１０】 前記基準バイアス電圧発生手段が相互
    に結合された第１及び第２のＭＯＳＦＥＴからなり、前
    記第１のＭＯＳＦＥＴが前記少なくとも１つの一定の基
    準電圧と前記ＴＴＬ入力信号を受け取る、請求項９の低
    電力ＭＯＳＦＥＴバッファ回路。
  11. 【請求項１１】ある入力信号振幅ダイナミックレンジで
    アクティブ基準信号とデジタル入力信号とを受け取り、
    前記受け取ったデジタル入力信号を前記受け取ったアク
    ティブ基準信号に従って反転してある出力信号振幅ダイ
    ナミックレンジでデジタル出力信号をもたらし、前記出
    力信号振幅ダイナミックレンジが前記入力信号振幅ダイ
    ナミックレンジよりも大きい入力信号インバータ手段
    と、及び前記入力信号インバータ手段に結合され、少な
    くとも１つの一定の基準電圧と前記デジタル入力信号と
    を受け取り、これらに従って前記アクティブ基準信号を
    もたらすアクティブ基準信号発生手段とからなる、低電
    力信号バッファ回路。
  12. 【請求項１２】 前記入力信号インバータ手段が、相互
    に結合されたプルアップＭＯＳＦＥＴとプルダウンＭＯ
    ＳＦＥＴからなり、前記プルアップＭＯＳＦＥＴが前記
    アクティブ基準信号を受け取る、請求項１１の低電力信
    号バッファ回路。
  13. 【請求項１３】 前記アクティブ基準信号発生手段が、
    相互に結合された第１及び第２のＭＯＳＦＥＴからな
    り、前記第１のＭＯＳＦＥＴが前記少なくとも１つの一
    定の基準電圧と前記デジタル入力信号を受け取る、請求
    項１１の低電力信号バッファ回路。
  14. 【請求項１４】基準バイアス電圧を受け取る基準バイア
    ス入力端子を含み、プルアップＭＯＳＦＥＴ出力端子を
    さらに含む、プルアップＭＯＳＦＥＴと、 ある入力信号振幅ダイナミックレンジでＴＴＬ入力信号
    を受け取る入力信号端子を含み、前記プルアップＭＯＳ
    ＦＥＴ出力端子に結合され前記受け取った基準バイアス
    電圧と前記受け取ったＴＴＬ入力信号に従ってある出力
    信号振幅ダイナミックレンジでＴＴＬ出力信号をもたら
    すプルダウンＭＯＳＦＥＴ出力端子をさらに含み、前記
    出力信号振幅ダイナミックレンジが前記入力信号振幅ダ
    イナミックレンジよりも大きいプルダウンＭＯＳＦＥＴ
    と、及び前記プルアップＭＯＳＦＥＴに結合され、少な
    くとも１つの一定の基準電圧と前記ＴＴＬ入力信号とを
    受け取り、これらに従って前記基準バイアス電圧をもた
    らす基準バイアス電圧発生手段とからなる、低電力ＭＯ
    ＳＦＥＴバッファ回路。
  15. 【請求項１５】 前記基準バイアス電圧発生手段が相互
    に結合された第１及び第２のＭＯＳＦＥＴからなり、前
    記第１のＭＯＳＦＥＴが前記少なくとも１つの一定の基
    準電圧と前記ＴＴＬ入力信号を受け取る、請求項１４の
    低電力ＭＯＳＦＥＴバッファ回路。
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