JPH0774262A - 半導体集積回路のレイアウトパターン検証装置 - Google Patents
半導体集積回路のレイアウトパターン検証装置Info
- Publication number
- JPH0774262A JPH0774262A JP5220196A JP22019693A JPH0774262A JP H0774262 A JPH0774262 A JP H0774262A JP 5220196 A JP5220196 A JP 5220196A JP 22019693 A JP22019693 A JP 22019693A JP H0774262 A JPH0774262 A JP H0774262A
- Authority
- JP
- Japan
- Prior art keywords
- current value
- terminal
- data
- wiring
- layout pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 配線およびトランジスタのエミッタ面積に対
する許容電流値が設計仕様を満足しているか否かを自動
的に検証する。 【構成】 レイアウトパターンデータを記憶するレイア
ウトデータベース１０と、素子名、端子接続情報などの
データを記憶する回路図データベース１１とに基づい
て、回路図データとレイアウトパターンデータにおける
素子および配線の接続関係が一致するかどうかを検証す
る。その結果は接続検証結果部１３へ出力される。回路
解析部１４は、回路図データに基づいて回路シミュレー
ションを行い、各端子間に流れる電流などのデータを得
て、そのデータを解析結果部１５へ出力する。検証図形
抽出部１６は、検証の対象となる図形を抽出し、抽出し
た図形が電流値検証ルールファイル１８に記憶されてい
る仕様を満足しているか否かを検証して、検証結果デー
タを電流値検証結果部１９へ出力する。
する許容電流値が設計仕様を満足しているか否かを自動
的に検証する。 【構成】 レイアウトパターンデータを記憶するレイア
ウトデータベース１０と、素子名、端子接続情報などの
データを記憶する回路図データベース１１とに基づい
て、回路図データとレイアウトパターンデータにおける
素子および配線の接続関係が一致するかどうかを検証す
る。その結果は接続検証結果部１３へ出力される。回路
解析部１４は、回路図データに基づいて回路シミュレー
ションを行い、各端子間に流れる電流などのデータを得
て、そのデータを解析結果部１５へ出力する。検証図形
抽出部１６は、検証の対象となる図形を抽出し、抽出し
た図形が電流値検証ルールファイル１８に記憶されてい
る仕様を満足しているか否かを検証して、検証結果デー
タを電流値検証結果部１９へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウトパターン設計時における配線などの許容電流値を
検証する半導体集積回路のレイアウトパターン検証装置
に関する。
アウトパターン設計時における配線などの許容電流値を
検証する半導体集積回路のレイアウトパターン検証装置
に関する。
【０００２】
【従来の技術】半導体集積回路のレイアウトパターン検
証装置（以下単に「検証装置」と略称する。）は、設計
した半導体集積回路のレイアウトパターン（以下、「レ
イアウトパターン」と略称する。）が、予め定められた
仕様を満たすか否かを検証する装置である。
証装置（以下単に「検証装置」と略称する。）は、設計
した半導体集積回路のレイアウトパターン（以下、「レ
イアウトパターン」と略称する。）が、予め定められた
仕様を満たすか否かを検証する装置である。
【０００３】従来の検証装置は、一般には、レイアウト
パターンデータを記憶するレイアウトデータベースと、
半導体集積回路に含まれる各素子の素子名、素子の種
類、シミュレーションパラメータ、端子接続情報などの
データを記憶する回路図データベースとを含む。
パターンデータを記憶するレイアウトデータベースと、
半導体集積回路に含まれる各素子の素子名、素子の種
類、シミュレーションパラメータ、端子接続情報などの
データを記憶する回路図データベースとを含む。
【０００４】まず、検証装置は、レイアウトデータベー
スと回路図データベースとに基づいて、検証対象の設計
レイアウトパターンと設計回路図とを比較し、対応する
素子およびその接続関係が一致しているか否かの検証を
行う。
スと回路図データベースとに基づいて、検証対象の設計
レイアウトパターンと設計回路図とを比較し、対応する
素子およびその接続関係が一致しているか否かの検証を
行う。
【０００５】次に、検証装置は、回路図データベースに
基づいて、回路シミュレーションを行い、回路の動作特
性などのデータを得て、そのデータに基づいて動作状態
におけるレイアウトパターンの適性をチェックする。
基づいて、回路シミュレーションを行い、回路の動作特
性などのデータを得て、そのデータに基づいて動作状態
におけるレイアウトパターンの適性をチェックする。
【０００６】たとえば、特開平４−２８３９４２（以
下、「第１従来技術」と称する。）に開示されている検
証装置では、回路シミュレーション結果から得られた各
配線の電圧値に基づいて、その配線に接続された素子の
端子間の電圧値を求め、その電圧値が所定の耐圧および
ピンチオフ電圧を超えていないかどうかを検証する。ピ
ンチオフ電圧とは、電界効果トランジスタにおいてチャ
ネル層を空乏化するのに必要なゲート−ソース間電圧、
すなわち遮断電圧である。
下、「第１従来技術」と称する。）に開示されている検
証装置では、回路シミュレーション結果から得られた各
配線の電圧値に基づいて、その配線に接続された素子の
端子間の電圧値を求め、その電圧値が所定の耐圧および
ピンチオフ電圧を超えていないかどうかを検証する。ピ
ンチオフ電圧とは、電界効果トランジスタにおいてチャ
ネル層を空乏化するのに必要なゲート−ソース間電圧、
すなわち遮断電圧である。
【０００７】また、特開平４−１０７９５３（以下、
「第２従来技術」と称する。）に開示されている検証装
置では、回路シミュレーション結果から得られた各配線
の電流値に基づいて、配線のエレクトロマイグレーショ
ン、局部的過熱などの検証を行う。エレクトロマイグレ
ーションとは、配線パターンなどを形成する金属材料が
時間の経過とともに絶縁物の表面上を移動する現象であ
り、絶縁劣化の原因となる。過電流による過熱により、
この現象が生じる。
「第２従来技術」と称する。）に開示されている検証装
置では、回路シミュレーション結果から得られた各配線
の電流値に基づいて、配線のエレクトロマイグレーショ
ン、局部的過熱などの検証を行う。エレクトロマイグレ
ーションとは、配線パターンなどを形成する金属材料が
時間の経過とともに絶縁物の表面上を移動する現象であ
り、絶縁劣化の原因となる。過電流による過熱により、
この現象が生じる。
【０００８】
【発明が解決しようとする課題】しかしながら、第１従
来技術の場合、接続関係にある素子の端子間の電圧が、
耐圧およびピンチオフ電圧を超えていないかを自動的に
検証することを特徴としているけれども、レイアウトパ
ターンの検証が充分に行われているとはいえず、配線、
トランジスタのエミッタに流れる電流値などを検証する
必要がある。この場合、検証者はレイアウトパターンの
検証を目視で行うため、検証の見落としの発生、また多
大な検証時間を必要とするという課題がある。
来技術の場合、接続関係にある素子の端子間の電圧が、
耐圧およびピンチオフ電圧を超えていないかを自動的に
検証することを特徴としているけれども、レイアウトパ
ターンの検証が充分に行われているとはいえず、配線、
トランジスタのエミッタに流れる電流値などを検証する
必要がある。この場合、検証者はレイアウトパターンの
検証を目視で行うため、検証の見落としの発生、また多
大な検証時間を必要とするという課題がある。
【０００９】また第２の従来技術の場合、レイアウトパ
ターンの段階でエレクトロマイグレーション、局所的過
熱などの検証を行っているけれども、その検証後、検証
結果に問題があると判断された配線を手作業で修正する
ことが考えられる。そのため、レイアウトパターンの作
成の完了時点では誤った設計によるレイアウトパターン
になってしまうという課題がある。
ターンの段階でエレクトロマイグレーション、局所的過
熱などの検証を行っているけれども、その検証後、検証
結果に問題があると判断された配線を手作業で修正する
ことが考えられる。そのため、レイアウトパターンの作
成の完了時点では誤った設計によるレイアウトパターン
になってしまうという課題がある。
【００１０】本発明の目的は、配線、トランジスタのエ
ミッタ端子の許容電流値が、設計仕様を満足しているか
否かを自動的に検証することができる半導体集積回路の
レイアウトパターン検証装置を提供することである。
ミッタ端子の許容電流値が、設計仕様を満足しているか
否かを自動的に検証することができる半導体集積回路の
レイアウトパターン検証装置を提供することである。
【００１１】
【課題を解決するための手段】本発明は、半導体集積回
路のレイアウトパターンデータを記憶する第１記憶手段
と、前記半導体集積回路の各素子の情報、端子接続情報
を含む回路図データを記憶する第２記憶手段と、前記第
１および第２記憶手段に記憶されているデータに基づい
て、前記半導体集積回路のレイアウトパターンデータと
回路図データとにおける対応する各素子およびその接続
関係が一致するか否かの検証を行い、回路図データの各
素子の情報および端子接続情報をレイアウトパターンデ
ータに付加する接続検証手段と、前記回路図データに基
づいて、前記半導体集積回路のシミュレーションを行
い、前記各素子の各端子における電流値およびその極性
を求める回路解析手段と、前記接続検証手段で得られた
レイアウトパターンデータから検証対象の接続関係にあ
る素子の端子間の配線図形を抽出し、その素子の端子の
電流値およびその極性を前記回路解析手段から検索し、
その検索した電流値およびその極性から抽出した配線図
形に流れる電流値を求め、かつその配線図形の最小幅を
求める抽出手段と、半導体集積回路のレイアウトパター
ンの配線幅に対応する許容電流値を記憶する第３記憶手
段と、前記抽出手段で抽出した配線図形の配線幅に基づ
いて、その配線図形の配線幅に対応する許容電流値を第
３記憶手段から検索し、前記配線図形に流れる電流値と
許容電流値とを比較し、その比較結果を出力する比較手
段とを含むことを特徴とする半導体集積回路のレイアウ
トパターン検証装置である。
路のレイアウトパターンデータを記憶する第１記憶手段
と、前記半導体集積回路の各素子の情報、端子接続情報
を含む回路図データを記憶する第２記憶手段と、前記第
１および第２記憶手段に記憶されているデータに基づい
て、前記半導体集積回路のレイアウトパターンデータと
回路図データとにおける対応する各素子およびその接続
関係が一致するか否かの検証を行い、回路図データの各
素子の情報および端子接続情報をレイアウトパターンデ
ータに付加する接続検証手段と、前記回路図データに基
づいて、前記半導体集積回路のシミュレーションを行
い、前記各素子の各端子における電流値およびその極性
を求める回路解析手段と、前記接続検証手段で得られた
レイアウトパターンデータから検証対象の接続関係にあ
る素子の端子間の配線図形を抽出し、その素子の端子の
電流値およびその極性を前記回路解析手段から検索し、
その検索した電流値およびその極性から抽出した配線図
形に流れる電流値を求め、かつその配線図形の最小幅を
求める抽出手段と、半導体集積回路のレイアウトパター
ンの配線幅に対応する許容電流値を記憶する第３記憶手
段と、前記抽出手段で抽出した配線図形の配線幅に基づ
いて、その配線図形の配線幅に対応する許容電流値を第
３記憶手段から検索し、前記配線図形に流れる電流値と
許容電流値とを比較し、その比較結果を出力する比較手
段とを含むことを特徴とする半導体集積回路のレイアウ
トパターン検証装置である。
【００１２】また本発明は、半導体集積回路のレイアウ
トパターンデータを記憶する第１記憶手段と、前記半導
体集積回路の各素子の情報、端子接続情報を含む回路図
データを記憶する第２記憶手段と、前記第１および第２
記憶手段に記憶されているデータに基づいて、前記半導
体集積回路のレイアウトパターンデータと回路図データ
とにおける対応する各素子およびその接続関係が一致す
るか否かの検証を行い、回路図データの各素子の情報お
よび端子接続情報レイアウトパターンデータに付加する
接続検証手段と、前記回路図データに基づいて前記半導
体集積回路のシミュレーションを行い、各トランジスタ
のエミッタ端子における電流値およびその極性を求める
回路解析手段と、前記接続検証手段で得られたレイアウ
トパターンデータから検証対象における接続関係にある
トランジスタのエミッタ端子を含む配線図形を抽出し、
そのトランジスタのエミッタ端子の電流値およびその極
性を前記回路解析手段から検索し、その検索した電流値
およびその極性から抽出した配線図形に含まれるトラン
ジスタのエミッタ端子に流れる電流値を求め、かつその
トランジスタのエミッタ端子面積を求める抽出手段と、
半導体集積回路のレイアウトパターンのエミッタ端子面
積と対応する許容電流値とを記憶する第３記憶手段と、
前記抽出手段で抽出した前記配線図形のエミッタ端子面
積に基づいて、そのエミッタ端子面積に対応する許容電
流値の値を前記第３記憶手段から検索し、前記配線図形
のエミッタ端子に流れる電流と前記第３記憶手段に記憶
されている許容電流値とを比較し、その比較結果を出力
する比較手段とを含むことを特徴とする半導体集積回路
のレイアウトパターン検証装置である。
トパターンデータを記憶する第１記憶手段と、前記半導
体集積回路の各素子の情報、端子接続情報を含む回路図
データを記憶する第２記憶手段と、前記第１および第２
記憶手段に記憶されているデータに基づいて、前記半導
体集積回路のレイアウトパターンデータと回路図データ
とにおける対応する各素子およびその接続関係が一致す
るか否かの検証を行い、回路図データの各素子の情報お
よび端子接続情報レイアウトパターンデータに付加する
接続検証手段と、前記回路図データに基づいて前記半導
体集積回路のシミュレーションを行い、各トランジスタ
のエミッタ端子における電流値およびその極性を求める
回路解析手段と、前記接続検証手段で得られたレイアウ
トパターンデータから検証対象における接続関係にある
トランジスタのエミッタ端子を含む配線図形を抽出し、
そのトランジスタのエミッタ端子の電流値およびその極
性を前記回路解析手段から検索し、その検索した電流値
およびその極性から抽出した配線図形に含まれるトラン
ジスタのエミッタ端子に流れる電流値を求め、かつその
トランジスタのエミッタ端子面積を求める抽出手段と、
半導体集積回路のレイアウトパターンのエミッタ端子面
積と対応する許容電流値とを記憶する第３記憶手段と、
前記抽出手段で抽出した前記配線図形のエミッタ端子面
積に基づいて、そのエミッタ端子面積に対応する許容電
流値の値を前記第３記憶手段から検索し、前記配線図形
のエミッタ端子に流れる電流と前記第３記憶手段に記憶
されている許容電流値とを比較し、その比較結果を出力
する比較手段とを含むことを特徴とする半導体集積回路
のレイアウトパターン検証装置である。
【００１３】
【作用】以上のように本発明に従えば、半導体集積回路
のレイアウトパターンデータを記憶する第１記憶手段
と、前記半導体集積回路の各素子の情報、端子接続情報
を含む回路図データを記憶する第２記憶手段とに記憶さ
れているデータに基づいて、接続検証手段は、半導体集
積回路のレイアウトパターンデータと回路図データとに
おける対応する各素子およびその接続関係が一致するか
否かの検証を行い、回路図データの各素子の情報および
端子接続情報をレイアウトパターンデータに付加する。
のレイアウトパターンデータを記憶する第１記憶手段
と、前記半導体集積回路の各素子の情報、端子接続情報
を含む回路図データを記憶する第２記憶手段とに記憶さ
れているデータに基づいて、接続検証手段は、半導体集
積回路のレイアウトパターンデータと回路図データとに
おける対応する各素子およびその接続関係が一致するか
否かの検証を行い、回路図データの各素子の情報および
端子接続情報をレイアウトパターンデータに付加する。
【００１４】回路解析手段は、前記回路図データに基づ
いて、前記半導体集積回路のシミュレーションを行い、
前記各素子の電流値およびその極性を求める。
いて、前記半導体集積回路のシミュレーションを行い、
前記各素子の電流値およびその極性を求める。
【００１５】抽出手段は、前記接続検証手段で得られた
レイアウトパターンデータから検証対象の接続関係にあ
る素子の端子間の配線図形を抽出し、その素子の端子の
電流値およびその極性を前記回路解析手段から検索し、
その検索した電流値およびその極性から抽出した配線図
形に流れる電流値を求め、かつその配線図形の最小幅を
求める。
レイアウトパターンデータから検証対象の接続関係にあ
る素子の端子間の配線図形を抽出し、その素子の端子の
電流値およびその極性を前記回路解析手段から検索し、
その検索した電流値およびその極性から抽出した配線図
形に流れる電流値を求め、かつその配線図形の最小幅を
求める。
【００１６】比較手段は、前記抽出手段で抽出した配線
図形の配線幅に基づいて、その配線図形の配線幅に対応
する許容電流値を、レイアウトパターンの配線幅に対応
する許容電流値を記憶する第３記憶手段から検索し、前
記配線図形に流れる電流値と許容電流値とを比較し、そ
の比較結果を出力する。
図形の配線幅に基づいて、その配線図形の配線幅に対応
する許容電流値を、レイアウトパターンの配線幅に対応
する許容電流値を記憶する第３記憶手段から検索し、前
記配線図形に流れる電流値と許容電流値とを比較し、そ
の比較結果を出力する。
【００１７】したがって、抽出手段で抽出した配線図形
の配線幅の許容電流値が、仕様を満足しているか否かの
検証を自動的に行うことができる。
の配線幅の許容電流値が、仕様を満足しているか否かの
検証を自動的に行うことができる。
【００１８】また本発明に従えば、半導体集積回路のレ
イアウトパターンデータを記憶する第１記憶手段と、前
記半導体集積回路の各素子の情報、端子接続情報を含む
回路図データを記憶する第２記憶手段とに記憶されてい
るデータに基づいて、接続検証手段は、前記半導体集積
回路のレイアウトパターンデータと回路図データとにお
ける対応する各素子およびその接続関係が一致するか否
かの検証を行い、回路図データの各素子の情報および端
子接続情報をレイアウトパターンデータに付加する。
イアウトパターンデータを記憶する第１記憶手段と、前
記半導体集積回路の各素子の情報、端子接続情報を含む
回路図データを記憶する第２記憶手段とに記憶されてい
るデータに基づいて、接続検証手段は、前記半導体集積
回路のレイアウトパターンデータと回路図データとにお
ける対応する各素子およびその接続関係が一致するか否
かの検証を行い、回路図データの各素子の情報および端
子接続情報をレイアウトパターンデータに付加する。
【００１９】回路解析手段は、前記回路図データに基づ
いて前記半導体集積回路のシミュレーションを行い、各
トランジスタのエミッタ端子における電流値およびその
極性を求める。
いて前記半導体集積回路のシミュレーションを行い、各
トランジスタのエミッタ端子における電流値およびその
極性を求める。
【００２０】抽出手段は、前記接続検証手段で得られた
レイアウトパターンデータから検証対象における接続関
係にあるトランジスタのエミッタ端子を含む配線図形を
抽出し、そのトランジスタのエミッタ端子の電流値およ
びその極性を前記回路解析手段から検索し、その検索し
た電流値およびその極性から抽出した配線図形に含まれ
るトランジスタのエミッタ端子に流れる電流値を求め、
かつそのトランジスタのエミッタ端子面積を求める。
レイアウトパターンデータから検証対象における接続関
係にあるトランジスタのエミッタ端子を含む配線図形を
抽出し、そのトランジスタのエミッタ端子の電流値およ
びその極性を前記回路解析手段から検索し、その検索し
た電流値およびその極性から抽出した配線図形に含まれ
るトランジスタのエミッタ端子に流れる電流値を求め、
かつそのトランジスタのエミッタ端子面積を求める。
【００２１】比較手段は、前記抽出手段で抽出した前記
配線図形のエミッタ端子面積に基づいて、そのエミッタ
端子面積に対応する許容電流値の値をレイアウトパター
ンのエミッタ面積に対応する許容電流値を記憶する前記
第３記憶手段から検索し、前記配線図形のエミッタ端子
に流れる電流と前記第３記憶手段に記憶されている許容
電流値とを比較し、その比較結果を出力する。
配線図形のエミッタ端子面積に基づいて、そのエミッタ
端子面積に対応する許容電流値の値をレイアウトパター
ンのエミッタ面積に対応する許容電流値を記憶する前記
第３記憶手段から検索し、前記配線図形のエミッタ端子
に流れる電流と前記第３記憶手段に記憶されている許容
電流値とを比較し、その比較結果を出力する。
【００２２】したがって、抽出手段で抽出した配線図形
のトランジスタのエミッタ面積の許容電流値が仕様を満
足しているか否かの検証を自動的に行うことができる。
のトランジスタのエミッタ面積の許容電流値が仕様を満
足しているか否かの検証を自動的に行うことができる。
【００２３】
【実施例】図１は、本発明の一実施例であるレイアウト
パターン検証装置の概略的な電気的構成を示すブロック
図である。レイアウトデータベース（略称「レイアウト
Ｄ／Ｂ」）１０は、半導体集積回路のレイアウトパター
ンのデータを記憶している。回路図データベース（略称
「回路図Ｄ／Ｂ」）１１は、シミュレーション用のパラ
メータ、素子名、素子の種類、端子接続情報などのデー
タを記憶する回路図データベースである。素子の種類と
は、たとえばトランジスタ、抵抗などの素子の種類を区
別するものであり、端子接続情報とは、たとえば素子の
端子が電源および入力端子などに接続されているという
接続関係を示す情報である。
パターン検証装置の概略的な電気的構成を示すブロック
図である。レイアウトデータベース（略称「レイアウト
Ｄ／Ｂ」）１０は、半導体集積回路のレイアウトパター
ンのデータを記憶している。回路図データベース（略称
「回路図Ｄ／Ｂ」）１１は、シミュレーション用のパラ
メータ、素子名、素子の種類、端子接続情報などのデー
タを記憶する回路図データベースである。素子の種類と
は、たとえばトランジスタ、抵抗などの素子の種類を区
別するものであり、端子接続情報とは、たとえば素子の
端子が電源および入力端子などに接続されているという
接続関係を示す情報である。
【００２４】回路接続検証部１２は、レイアウトデータ
ベース１０と回路図データベース１１とに基づいて、レ
イアウトデータと回路図データとを比較し、素子および
配線接続関係が一致しているか否かを検証し、その接続
検証結果を接続検証結果部１３に出力する。回路解析部
１４は、回路図データベース１１に基づいて、回路シミ
ュレーションを行い、各素子の端子間に流れる電流値、
トランジスタのエミッタ電流のデータを得て、その解析
結果を解析結果部１５に出力する。
ベース１０と回路図データベース１１とに基づいて、レ
イアウトデータと回路図データとを比較し、素子および
配線接続関係が一致しているか否かを検証し、その接続
検証結果を接続検証結果部１３に出力する。回路解析部
１４は、回路図データベース１１に基づいて、回路シミ
ュレーションを行い、各素子の端子間に流れる電流値、
トランジスタのエミッタ電流のデータを得て、その解析
結果を解析結果部１５に出力する。
【００２５】検証図形抽出部１６は、接続検証結果部１
３から各素子名と端子接続情報を得て、検証対象である
回路図データの端子接続情報を含む図形を抽出する。
３から各素子名と端子接続情報を得て、検証対象である
回路図データの端子接続情報を含む図形を抽出する。
【００２６】電流値検証部１７は、検証図形検出部１６
で抽出した図形に含まれる各素子名、端子接続情報と、
解析結果部１５の解析結果とから、前記端子接続情報に
対応する電流値を得る。さらに電流値検証部１７は、端
子接続情報に対応する電流値が電流値検証ルールファイ
ル１８に記憶されている仕様を満足しているか否かを検
証し、その検証結果を電流値検証結果部１９へ出力す
る。
で抽出した図形に含まれる各素子名、端子接続情報と、
解析結果部１５の解析結果とから、前記端子接続情報に
対応する電流値を得る。さらに電流値検証部１７は、端
子接続情報に対応する電流値が電流値検証ルールファイ
ル１８に記憶されている仕様を満足しているか否かを検
証し、その検証結果を電流値検証結果部１９へ出力す
る。
【００２７】以上のように構成された検証装置の動作を
図２で示されるフローチャートに基づいて以下に説明す
る。
図２で示されるフローチャートに基づいて以下に説明す
る。
【００２８】ステップａ１で処理をスタートさせる。ス
テップａ２では、レイアウトデータベース１０から読み
出されたレイアウトパターンデータと、回路図データベ
ース１１から読み出された回路図データとに基づいて、
素子および接続関係が一致しているか否かの接続検証が
行われる。回路図データは、図３で示されるように、素
子名の情報として素子Ｒ１、素子Ｑ１のように全素子名
の情報を記憶している。さらに端子名の情報として、た
とえば端子Ｎ＃１、端子Ｎ＃２のように全端子名の情報
を記憶している。
テップａ２では、レイアウトデータベース１０から読み
出されたレイアウトパターンデータと、回路図データベ
ース１１から読み出された回路図データとに基づいて、
素子および接続関係が一致しているか否かの接続検証が
行われる。回路図データは、図３で示されるように、素
子名の情報として素子Ｒ１、素子Ｑ１のように全素子名
の情報を記憶している。さらに端子名の情報として、た
とえば端子Ｎ＃１、端子Ｎ＃２のように全端子名の情報
を記憶している。
【００２９】図３で示される回路図データの全ての素子
名および端子名、素子の種類、端子接続情報は、前述の
接続検証の際に、図４で示されるようにレイアウトパタ
ーンデータに付加される。たとえば、図３では参照符３
１で示される素子Ｒ１に対応する参照符３４に示される
素子Ｒ１、図３では参照符３２で示される素子Ｑ１に対
応する参照符３５で示される素子Ｑ１、図３では参照符
３３で示される端子Ｎ＃１に対応する参照符３６で示さ
れる端子Ｎ＃１というように、全ての素子および端子に
ついて付加される。
名および端子名、素子の種類、端子接続情報は、前述の
接続検証の際に、図４で示されるようにレイアウトパタ
ーンデータに付加される。たとえば、図３では参照符３
１で示される素子Ｒ１に対応する参照符３４に示される
素子Ｒ１、図３では参照符３２で示される素子Ｑ１に対
応する参照符３５で示される素子Ｑ１、図３では参照符
３３で示される端子Ｎ＃１に対応する参照符３６で示さ
れる端子Ｎ＃１というように、全ての素子および端子に
ついて付加される。
【００３０】また、ステップａ２における接続検証の結
果、不一致が生じた場合は、その内容を装置外部に出力
し、ステップａ６に移り、処理を終了する。
果、不一致が生じた場合は、その内容を装置外部に出力
し、ステップａ６に移り、処理を終了する。
【００３１】ステップａ２における接続検証に問題がな
い場合、ステップａ３において、回路解析として回路図
データベース１１に記憶されている回路図データに基づ
いて回路シミュレーションが実行される。この検証によ
って得られる情報は、図５で示されるように、素子名
と、その素子名の持つ端子名およびその端子に流れ込む
または流れ出す電流値（端子接続情報）とを含む。ここ
では、流れ込む電流の表現を「＋」、流れ出す電流の表
現を「−」と定義する。
い場合、ステップａ３において、回路解析として回路図
データベース１１に記憶されている回路図データに基づ
いて回路シミュレーションが実行される。この検証によ
って得られる情報は、図５で示されるように、素子名
と、その素子名の持つ端子名およびその端子に流れ込む
または流れ出す電流値（端子接続情報）とを含む。ここ
では、流れ込む電流の表現を「＋」、流れ出す電流の表
現を「−」と定義する。
【００３２】たとえば図５で示されるように抵抗である
素子Ｒ１の情報については、素子Ｒ１は、端子ＶＣＣお
よび端子Ｎ＃１に関する端子接続情報を持ち、端子ＶＣ
Ｃには１０μＡの電流が流れ込み、端子Ｎ＃１からは１
０μＡの電流が流れ出しているという情報を得ることが
できる。
素子Ｒ１の情報については、素子Ｒ１は、端子ＶＣＣお
よび端子Ｎ＃１に関する端子接続情報を持ち、端子ＶＣ
Ｃには１０μＡの電流が流れ込み、端子Ｎ＃１からは１
０μＡの電流が流れ出しているという情報を得ることが
できる。
【００３３】またトランジスタである素子Ｑ１の情報に
ついては、端子Ｎ＃１，ＩＮ１，Ｎ＃３に関する端子接
続情報を持ち、端子Ｎ＃１には１０μＡの電流が流れ込
み、端子ＩＮ１には１μＡの電流が流れ込み、端子Ｎ＃
３からは１１μＡの電流が流れ出すことを示している。
また、エミッタ電流値が情報として付加されており、エ
ミッタ端子からは１１μＡの電流が流れ出すことを示し
ている。
ついては、端子Ｎ＃１，ＩＮ１，Ｎ＃３に関する端子接
続情報を持ち、端子Ｎ＃１には１０μＡの電流が流れ込
み、端子ＩＮ１には１μＡの電流が流れ込み、端子Ｎ＃
３からは１１μＡの電流が流れ出すことを示している。
また、エミッタ電流値が情報として付加されており、エ
ミッタ端子からは１１μＡの電流が流れ出すことを示し
ている。
【００３４】ステップａ３において、回路解析エラーが
発生した場合はその内容を装置外部へ出力し、ステップ
ａ６に移り、処理を終了する。
発生した場合はその内容を装置外部へ出力し、ステップ
ａ６に移り、処理を終了する。
【００３５】ステップａ３における回路解析に問題がな
い場合、ステップａ４において、検証の対象となる素子
名および端子名を選択し、それに対応するレイアウトパ
ターンデータの図形の抽出を行う。
い場合、ステップａ４において、検証の対象となる素子
名および端子名を選択し、それに対応するレイアウトパ
ターンデータの図形の抽出を行う。
【００３６】たとえば図６で示される例では、図４で示
される素子Ｑ１，Ｑ２，Ｒ３と端子Ｎ＃３とを選択し、
それに対応するレイアウトパターンデータの図形の抽出
を行っている。また抽出した図形において、回路図デー
タにおける端子Ｎ＃３が同じでも、図６（ａ），
（ｂ），（ｃ）でそれぞれ示されるように、異なる配線
方法が考えられ、端子Ｎ＃３に流れる電流値がそれぞれ
異なるため、それぞれについて以下に説明する。この場
合、ステップａ３における回路解析における端子情報か
ら得られた電流の条件は、素子Ｑ１の端子Ｎ＃３に流れ
る電流を−１０μＡ、素子Ｑ２の端子Ｎ＃３に流れる電
流を−１０μＡ、素子Ｒ３の端子Ｎ＃３に流れる電流を
＋２０μＡとする。
される素子Ｑ１，Ｑ２，Ｒ３と端子Ｎ＃３とを選択し、
それに対応するレイアウトパターンデータの図形の抽出
を行っている。また抽出した図形において、回路図デー
タにおける端子Ｎ＃３が同じでも、図６（ａ），
（ｂ），（ｃ）でそれぞれ示されるように、異なる配線
方法が考えられ、端子Ｎ＃３に流れる電流値がそれぞれ
異なるため、それぞれについて以下に説明する。この場
合、ステップａ３における回路解析における端子情報か
ら得られた電流の条件は、素子Ｑ１の端子Ｎ＃３に流れ
る電流を−１０μＡ、素子Ｑ２の端子Ｎ＃３に流れる電
流を−１０μＡ、素子Ｒ３の端子Ｎ＃３に流れる電流を
＋２０μＡとする。
【００３７】図６（ａ）で示される端子Ｎ＃３につい
て、接続関係にある配線を拡大し、模式化したものが図
７（ａ）である。図７（ａ）で示されるように、同じ端
子Ｎ＃３においても、分岐点と素子の端子とで分割され
た配線は、それぞれ違う電流値となるため、新たな端子
Ｎ＃３−１〜Ｎ＃３−４を設け、素子Ｑ１の端子を端子
Ｎ＃３−１、分岐点の端子を端子Ｎ＃３−２、素子Ｑ２
の端子を端子Ｎ＃３−３、素子Ｒ３の端子を端子Ｎ＃３
−４として配線を分割して図形を抽出する。この場合抽
出する図形は、端子Ｎ＃３−１と端子Ｎ＃３−２とを接
続する図形Ａ１と、端子Ｎ＃３−２と端子Ｎ＃３−３と
を接続する図形Ｂ１と、端子Ｎ＃３−２と端子Ｎ＃３−
４とを接続する図形Ｃ１の３つの図形となる。
て、接続関係にある配線を拡大し、模式化したものが図
７（ａ）である。図７（ａ）で示されるように、同じ端
子Ｎ＃３においても、分岐点と素子の端子とで分割され
た配線は、それぞれ違う電流値となるため、新たな端子
Ｎ＃３−１〜Ｎ＃３−４を設け、素子Ｑ１の端子を端子
Ｎ＃３−１、分岐点の端子を端子Ｎ＃３−２、素子Ｑ２
の端子を端子Ｎ＃３−３、素子Ｒ３の端子を端子Ｎ＃３
−４として配線を分割して図形を抽出する。この場合抽
出する図形は、端子Ｎ＃３−１と端子Ｎ＃３−２とを接
続する図形Ａ１と、端子Ｎ＃３−２と端子Ｎ＃３−３と
を接続する図形Ｂ１と、端子Ｎ＃３−２と端子Ｎ＃３−
４とを接続する図形Ｃ１の３つの図形となる。
【００３８】次に各図形に流れる電流値を求める。ま
ず、図形Ａ１に流れる電流値を求めると、端子Ｎ＃３−
１には、素子Ｑ１から１０μＡの電流が流れ出し、端子
Ｎ＃３−２は分岐点であるため電流値が増減される要素
がないため、図形Ａ１には１０μＡの電流が端子Ｎ＃３
−１から端子Ｎ＃３−２に流れる。
ず、図形Ａ１に流れる電流値を求めると、端子Ｎ＃３−
１には、素子Ｑ１から１０μＡの電流が流れ出し、端子
Ｎ＃３−２は分岐点であるため電流値が増減される要素
がないため、図形Ａ１には１０μＡの電流が端子Ｎ＃３
−１から端子Ｎ＃３−２に流れる。
【００３９】次に図形Ｂ１に流れる電流値を求めると、
図形Ａ１の場合と同様であるので、１０μＡの電流が端
子Ｎ＃３−３から端子Ｎ＃３−２に流れる。
図形Ａ１の場合と同様であるので、１０μＡの電流が端
子Ｎ＃３−３から端子Ｎ＃３−２に流れる。
【００４０】図形Ｃ１に流れる電流値を求めると、端子
Ｎ＃３−４では、素子Ｒ３に２０μＡの電流が流れ込
み、端子Ｎ＃３−２は分岐点であるため電流値は増減さ
れる要素がない。よって２０μＡの電流が端子Ｎ＃３−
２から端子Ｎ＃３−４に流れる。
Ｎ＃３−４では、素子Ｒ３に２０μＡの電流が流れ込
み、端子Ｎ＃３−２は分岐点であるため電流値は増減さ
れる要素がない。よって２０μＡの電流が端子Ｎ＃３−
２から端子Ｎ＃３−４に流れる。
【００４１】これをキルヒホッフの法則に従って説明す
ると、図形Ａ１の電流（端子Ｎ＃３−２から見た電流）
は１０μＡであり、図形Ｂ１の電流（端子Ｎ＃３−２か
ら見た電流）は１０μＡであり、したがって、図形Ｃ１
の電流（端子Ｎ＃３−４から見た電流）は下記の数式
（１）より２０μＡとなる。
ると、図形Ａ１の電流（端子Ｎ＃３−２から見た電流）
は１０μＡであり、図形Ｂ１の電流（端子Ｎ＃３−２か
ら見た電流）は１０μＡであり、したがって、図形Ｃ１
の電流（端子Ｎ＃３−４から見た電流）は下記の数式
（１）より２０μＡとなる。
【００４２】 １０μＡ ＋ １０μＡ ＝ ２０μＡ …（１） 以上の結果より、図形Ａ１には−１０μＡの電流、図形
Ｂ１には−１０μＡの電流、図形Ｃ１には＋２０μＡの
電流がそれぞれ流れていることになり、それらの情報を
記憶する。
Ｂ１には−１０μＡの電流、図形Ｃ１には＋２０μＡの
電流がそれぞれ流れていることになり、それらの情報を
記憶する。
【００４３】図６（ｂ）で示される端子Ｎ＃３につい
て、接続関係にある配線を拡大し、模式化したものが図
７（ｂ）である。図７（ｂ）で示されるように、同じ端
子Ｎ＃３においても、素子の端子で分割された配線は、
それぞれ違う電流値となるため、新たな端子として素子
Ｑ１の端子を端子Ｎ＃３−１、素子Ｑ２の端子を端子Ｎ
＃３−２、素子Ｒ３の端子を端子Ｎ＃３−３として設定
し、配線を分割し、図形を抽出する。この場合抽出する
図形は、端子Ｎ＃３−１と端子Ｎ＃３−２を接続する図
形Ａ２と、端子Ｎ＃３−１と端子Ｎ＃３−３とを接続す
る図形Ｂ２との２つの図形となる。
て、接続関係にある配線を拡大し、模式化したものが図
７（ｂ）である。図７（ｂ）で示されるように、同じ端
子Ｎ＃３においても、素子の端子で分割された配線は、
それぞれ違う電流値となるため、新たな端子として素子
Ｑ１の端子を端子Ｎ＃３−１、素子Ｑ２の端子を端子Ｎ
＃３−２、素子Ｒ３の端子を端子Ｎ＃３−３として設定
し、配線を分割し、図形を抽出する。この場合抽出する
図形は、端子Ｎ＃３−１と端子Ｎ＃３−２を接続する図
形Ａ２と、端子Ｎ＃３−１と端子Ｎ＃３−３とを接続す
る図形Ｂ２との２つの図形となる。
【００４４】次に各図形に流れる電流値を求める。まず
図形Ａ２に流れる電流値を求めると、端子Ｎ＃３−１に
は素子Ｑ１から１０μＡの電流が流れ出し、端子Ｎ＃３
−２には素子Ｑ２から１０μＡの電流が流れ出る。端子
Ｎ＃３−２は、端子Ｎ＃３−１との接続関係があるだけ
であり、電流値が増減される要素がない。したがって、
１０μＡの電流が端子Ｎ＃３−２から端子Ｎ＃３−１に
流れる。
図形Ａ２に流れる電流値を求めると、端子Ｎ＃３−１に
は素子Ｑ１から１０μＡの電流が流れ出し、端子Ｎ＃３
−２には素子Ｑ２から１０μＡの電流が流れ出る。端子
Ｎ＃３−２は、端子Ｎ＃３−１との接続関係があるだけ
であり、電流値が増減される要素がない。したがって、
１０μＡの電流が端子Ｎ＃３−２から端子Ｎ＃３−１に
流れる。
【００４５】図形Ｂ２では、端子Ｎ＃３−１の電流値の
極性がマイナス、端子Ｎ＃３−３の電流値の極性がプラ
スであるため、電流は端子Ｎ＃３−１から端子Ｎ＃３−
３に流れる。この時の電流値は、端子Ｎ＃３−３は端子
Ｎ＃３−１以外の端子との接続関係がないため、端子Ｎ
＃３−３に流れ込む電流値である。したがって図形Ｂ２
に流れる電流値は２０μＡである。すなわち以下の数式
（２）で示されるように、図形Ｂ２の電流は図形Ａ２の
電流に端子Ｎ＃３−１から流れ出す電流を加えたもので
ある。
極性がマイナス、端子Ｎ＃３−３の電流値の極性がプラ
スであるため、電流は端子Ｎ＃３−１から端子Ｎ＃３−
３に流れる。この時の電流値は、端子Ｎ＃３−３は端子
Ｎ＃３−１以外の端子との接続関係がないため、端子Ｎ
＃３−３に流れ込む電流値である。したがって図形Ｂ２
に流れる電流値は２０μＡである。すなわち以下の数式
（２）で示されるように、図形Ｂ２の電流は図形Ａ２の
電流に端子Ｎ＃３−１から流れ出す電流を加えたもので
ある。
【００４６】 １０μＡ ＋ １０μＡ ＝ ２０μＡ …（２） 以上の結果より図形Ａ２には−１０μＡの電流、図形Ｂ
２には＋２０μＡの電流がそれぞれ流れていることにな
り、その情報を記憶する。
２には＋２０μＡの電流がそれぞれ流れていることにな
り、その情報を記憶する。
【００４７】図６（ｃ）で示される端子Ｎ＃３につい
て、接続関係にある配線を拡大し、模式化したものが図
７（ｃ）である。図７（ｃ）に示されるように同じ端子
Ｎ＃３においても、素子の端子で分割された配線は、そ
れぞれ違う電流値となるため、新たな端子として、素子
Ｑ１の端子を端子Ｎ＃３−１、素子Ｑ２の端子を端子Ｎ
＃３−２、素子Ｒ３の端子を端子Ｎ＃３−３として設定
し、配線を分割し、図形を抽出する。この場合抽出する
図形は、端子Ｎ＃３−１と端子Ｎ＃３−３とを接続する
図形Ａ３と端子Ｎ＃３−２と端子Ｎ＃３−３とを接続す
る図形Ｂ３との２つの図形となる。
て、接続関係にある配線を拡大し、模式化したものが図
７（ｃ）である。図７（ｃ）に示されるように同じ端子
Ｎ＃３においても、素子の端子で分割された配線は、そ
れぞれ違う電流値となるため、新たな端子として、素子
Ｑ１の端子を端子Ｎ＃３−１、素子Ｑ２の端子を端子Ｎ
＃３−２、素子Ｒ３の端子を端子Ｎ＃３−３として設定
し、配線を分割し、図形を抽出する。この場合抽出する
図形は、端子Ｎ＃３−１と端子Ｎ＃３−３とを接続する
図形Ａ３と端子Ｎ＃３−２と端子Ｎ＃３−３とを接続す
る図形Ｂ３との２つの図形となる。
【００４８】次に各図形に流れる電流値を求める。まず
図形Ａ３に流れる電流値を求めると、端子Ｎ＃３−１の
電流値の極性がマイナス、端子Ｎ＃３−３の電流値の極
性がプラスであるので、電流は端子Ｎ＃３−１から端子
Ｎ＃３−３に流れる。この時の電流値は、端子Ｎ＃３−
１は、端子Ｎ＃３−３以外の端子との接続情報がないた
め、電流値が増減される要素がない。したがって端子Ｎ
＃３−１から流れ出す電流値は１０μＡであり、すなわ
ち図形Ａ３に流れる電流値である。図形Ｂ３に流れる電
流値も図形Ａ３の場合と同様にして求められ、１０μＡ
となる。
図形Ａ３に流れる電流値を求めると、端子Ｎ＃３−１の
電流値の極性がマイナス、端子Ｎ＃３−３の電流値の極
性がプラスであるので、電流は端子Ｎ＃３−１から端子
Ｎ＃３−３に流れる。この時の電流値は、端子Ｎ＃３−
１は、端子Ｎ＃３−３以外の端子との接続情報がないた
め、電流値が増減される要素がない。したがって端子Ｎ
＃３−１から流れ出す電流値は１０μＡであり、すなわ
ち図形Ａ３に流れる電流値である。図形Ｂ３に流れる電
流値も図形Ａ３の場合と同様にして求められ、１０μＡ
となる。
【００４９】端子Ｎ＃３−３に流れ込む電流値は２０μ
Ａであり、これは下記の数式（３）で示されるように、
図形Ａ３の電流に図形Ｂ３の電流を加えたものである。
Ａであり、これは下記の数式（３）で示されるように、
図形Ａ３の電流に図形Ｂ３の電流を加えたものである。
【００５０】 １０μＡ ＋ １０μＡ ＝ ２０μＡ …（３） 以上の結果により図形Ａ３には−１０μＡの電流、図形
Ｂ３には−１０μＡの電流がそれぞれ流れていることに
なり、それらの情報を記憶する。
Ｂ３には−１０μＡの電流がそれぞれ流れていることに
なり、それらの情報を記憶する。
【００５１】上記以外の配線データについても同様にし
て、各素子の端子、配線の分岐点に新たな端子を設け
て、前述のように配線を分割し、キルヒホッフの法則に
基づいて電流値を求め、その情報を記憶するものとす
る。
て、各素子の端子、配線の分岐点に新たな端子を設け
て、前述のように配線を分割し、キルヒホッフの法則に
基づいて電流値を求め、その情報を記憶するものとす
る。
【００５２】以上の抽出方法によって得られた情報に、
抽出されたそれぞれの配線図形における最小幅の値を付
加し、配線図形抽出の情報とする。
抽出されたそれぞれの配線図形における最小幅の値を付
加し、配線図形抽出の情報とする。
【００５３】次にトランジスタのエミッタ端子の図形抽
出について説明する。この場合前述のステップａ２で説
明したように、素子の種類を示す情報がレイアウトパタ
ーンデータに付加されていることに基づいて容易に抽出
することができ、その素子名とエミッタ面積とを情報と
して記憶する。さらにステップａ３の回路解析処理で説
明したように、その情報にトランジスタのデータとして
保持されているエミッタ電流値のデータを付加する。こ
の付加されたデータを、トランジスタのエミッタ端子に
関する図形抽出の情報とする。
出について説明する。この場合前述のステップａ２で説
明したように、素子の種類を示す情報がレイアウトパタ
ーンデータに付加されていることに基づいて容易に抽出
することができ、その素子名とエミッタ面積とを情報と
して記憶する。さらにステップａ３の回路解析処理で説
明したように、その情報にトランジスタのデータとして
保持されているエミッタ電流値のデータを付加する。こ
の付加されたデータを、トランジスタのエミッタ端子に
関する図形抽出の情報とする。
【００５４】再び図２のフローチャートに戻り、ステッ
プａ５ではステップａ４の図形抽出の処理で得た情報と
予め用意されている許容電流値ルールファイル１８のデ
ータとを比較し、許容電流値の検証を行う。この許容電
流値検証ルールファイル１８は、図８で示されるよう
に、電流値、配線幅およびエミッタ面積の３つのデータ
で構成される。電流値は、検証者が使用する半導体集積
回路の設計に基づいて、電流の範囲をファイルの行を変
えてそれぞれ設定する。また設定された前述の電流値を
許容する配線幅の範囲を予め算出し、対象となる電流値
と同じ行に記述する。さらに設定された前述の電流値を
許容する面積の範囲であるエミッタ面積も同様に対象と
なる電流値と同じ行に記述する。
プａ５ではステップａ４の図形抽出の処理で得た情報と
予め用意されている許容電流値ルールファイル１８のデ
ータとを比較し、許容電流値の検証を行う。この許容電
流値検証ルールファイル１８は、図８で示されるよう
に、電流値、配線幅およびエミッタ面積の３つのデータ
で構成される。電流値は、検証者が使用する半導体集積
回路の設計に基づいて、電流の範囲をファイルの行を変
えてそれぞれ設定する。また設定された前述の電流値を
許容する配線幅の範囲を予め算出し、対象となる電流値
と同じ行に記述する。さらに設定された前述の電流値を
許容する面積の範囲であるエミッタ面積も同様に対象と
なる電流値と同じ行に記述する。
【００５５】次に配線の検証方法について以下に説明す
る。ステップａ４の図形抽出の処理によって抽出された
配線図形データは、ステップａ４で説明したように図形
名称、流れる電流値および配線の最小幅のデータと記憶
している。したがってこの配線図形データと許容電流値
検証ルールファイル１８とを比較し、検証する。このと
き、配線に流れる電流の方向は許容電流値の検証に関係
ないため、配線に流れる電流のデータは絶対値を用い
る。
る。ステップａ４の図形抽出の処理によって抽出された
配線図形データは、ステップａ４で説明したように図形
名称、流れる電流値および配線の最小幅のデータと記憶
している。したがってこの配線図形データと許容電流値
検証ルールファイル１８とを比較し、検証する。このと
き、配線に流れる電流の方向は許容電流値の検証に関係
ないため、配線に流れる電流のデータは絶対値を用い
る。
【００５６】たとえば、流れる電流が６．５μＡ、配線
の最小幅が８μｍの場合の配線図形について検証を行う
場合を以下に説明する。まず、図８で示される許容電流
値検証ルールファイル１８に設定した電流値のデータに
当てはまる行を抽出する。この場合は３行目のデータを
抽出することになり、その行の配線幅の列に記述された
値と比較する。３行目の配線幅は、Ｍ≧８であり、この
図形の場合８μｍであるので、仕様を満足している問題
のない配線パターンである。この場合はステップａ６に
移り、処理を終了する。
の最小幅が８μｍの場合の配線図形について検証を行う
場合を以下に説明する。まず、図８で示される許容電流
値検証ルールファイル１８に設定した電流値のデータに
当てはまる行を抽出する。この場合は３行目のデータを
抽出することになり、その行の配線幅の列に記述された
値と比較する。３行目の配線幅は、Ｍ≧８であり、この
図形の場合８μｍであるので、仕様を満足している問題
のない配線パターンである。この場合はステップａ６に
移り、処理を終了する。
【００５７】次にエミッタ面積の検証方法について説明
する。ステップａ４の図形抽出の処理によって抽出され
たエミッタ面積データは、前述のようにそのエミッタに
流れる電流値のデータを付加して記憶している。したが
って、このデータを用いて許容電流値検証ルールファイ
ル１８のデータと比較し、検証する。このとき、エミッ
タに流れる電流の方向は許容電流値の検証に関係ないた
め、記憶しているデータは絶対値を使用する。
する。ステップａ４の図形抽出の処理によって抽出され
たエミッタ面積データは、前述のようにそのエミッタに
流れる電流値のデータを付加して記憶している。したが
って、このデータを用いて許容電流値検証ルールファイ
ル１８のデータと比較し、検証する。このとき、エミッ
タに流れる電流の方向は許容電流値の検証に関係ないた
め、記憶しているデータは絶対値を使用する。
【００５８】たとえばエミッタに流れる電流は６．５μ
Ａ、そのエミッタ面積が６μｍ2のトランジスタについ
て検証を行う場合を以下に説明する。まず、図８で示さ
れる許容電流値検証ルールファイル１８に設定した電流
値のデータに当てはまる行を抽出する。この場合は３行
目を抽出することになり、その行のエミッタ面積の列に
記述された値と比較する。３行目のエミッタ面積は、Ｅ
≧８であり、この図形の場合６μｍ2であるから、エラ
ーパターンとなる。この場合、エラーパターンの内容を
装置外部に出力して、ステップａ６で処理を終了する。
Ａ、そのエミッタ面積が６μｍ2のトランジスタについ
て検証を行う場合を以下に説明する。まず、図８で示さ
れる許容電流値検証ルールファイル１８に設定した電流
値のデータに当てはまる行を抽出する。この場合は３行
目を抽出することになり、その行のエミッタ面積の列に
記述された値と比較する。３行目のエミッタ面積は、Ｅ
≧８であり、この図形の場合６μｍ2であるから、エラ
ーパターンとなる。この場合、エラーパターンの内容を
装置外部に出力して、ステップａ６で処理を終了する。
【００５９】
【発明の効果】以上のように本発明によれば、半導体集
積回路の各素子の端子の電流値および極性を回路解析手
段で求め、抽出手段によって検証対象における接続関係
にある素子の端子間の配線図形を抽出し、その素子の端
子の電流値および極性を回路解析手段から検索し、その
配線図形に流れる電流値およびその配線図形の配線幅を
求める。次に、予め配線幅に対する許容電流値を第３記
憶手段に記憶させ、前記抽出手段に抽出した配線図形の
配線幅に基づいて、その配線幅に対する許容電流値を第
３記憶手段から検索し、前記配線図形に流れる電流と前
記許容電流値とを比較手段によって比較し、その比較結
果が自動的に出力される。したがって、レイアウトパタ
ーンの配線の許容電流値が仕様を満足しているか否かを
自動的に検証することができる。
積回路の各素子の端子の電流値および極性を回路解析手
段で求め、抽出手段によって検証対象における接続関係
にある素子の端子間の配線図形を抽出し、その素子の端
子の電流値および極性を回路解析手段から検索し、その
配線図形に流れる電流値およびその配線図形の配線幅を
求める。次に、予め配線幅に対する許容電流値を第３記
憶手段に記憶させ、前記抽出手段に抽出した配線図形の
配線幅に基づいて、その配線幅に対する許容電流値を第
３記憶手段から検索し、前記配線図形に流れる電流と前
記許容電流値とを比較手段によって比較し、その比較結
果が自動的に出力される。したがって、レイアウトパタ
ーンの配線の許容電流値が仕様を満足しているか否かを
自動的に検証することができる。
【００６０】また、本発明によれば、半導体集積回路の
トランジスタのエミッタ端子の電流値および極性を回路
解析手段で求め、抽出手段によって検証対象における接
続関係にあるトランジスタのエミッタ端子を含む配線図
形を抽出し、そのトランジスタのエミッタ端子の電流値
および極性を回路解析手段から検索し、その配線図形に
含まれるトランジスタのエミッタ端子に流れる電流値お
よびそのトランジスタのエミッタ端子面積を求める。次
に、予めエミッタ端子面積に対する許容電流値を第３記
憶手段に記憶させ、前記抽出手段に抽出した配線図形に
含まれるトランジスタのエミッタ面積に基づいて、その
エミッタ面積に対する許容電流値を第３記憶手段から検
索し、前記配線図形に含まれるトランジスタのエミッタ
面積に流れる電流と前記許容電流値とを比較手段によっ
て比較し、その比較結果が自動的に出力される。したが
って、レイアウトパターンのトランジスタのエミッタ面
積の許容電流値が仕様を満足しているか否かを自動的に
検証することができる。
トランジスタのエミッタ端子の電流値および極性を回路
解析手段で求め、抽出手段によって検証対象における接
続関係にあるトランジスタのエミッタ端子を含む配線図
形を抽出し、そのトランジスタのエミッタ端子の電流値
および極性を回路解析手段から検索し、その配線図形に
含まれるトランジスタのエミッタ端子に流れる電流値お
よびそのトランジスタのエミッタ端子面積を求める。次
に、予めエミッタ端子面積に対する許容電流値を第３記
憶手段に記憶させ、前記抽出手段に抽出した配線図形に
含まれるトランジスタのエミッタ面積に基づいて、その
エミッタ面積に対する許容電流値を第３記憶手段から検
索し、前記配線図形に含まれるトランジスタのエミッタ
面積に流れる電流と前記許容電流値とを比較手段によっ
て比較し、その比較結果が自動的に出力される。したが
って、レイアウトパターンのトランジスタのエミッタ面
積の許容電流値が仕様を満足しているか否かを自動的に
検証することができる。
【図１】本発明の一実施例である半導体集積回路のレイ
アウトパターン検証装置の概略的な電気的構成を示すブ
ロック図である。
アウトパターン検証装置の概略的な電気的構成を示すブ
ロック図である。
【図２】図１で示されるレイアウトパターン検証装置の
処理内容を示すフローチャートである。
処理内容を示すフローチャートである。
【図３】回路図データの一例を示す図である。
【図４】レイアウトパターンデータの一例を示す図であ
る。
る。
【図５】回路解析処理で得られる解析結果の一例を示す
図である。
図である。
【図６】レイアウトパターンデータから素子Ｑ１，Ｑ
２，Ｒ３および端子Ｎ＃３を抽出した図形データの一例
を示す図である。
２，Ｒ３および端子Ｎ＃３を抽出した図形データの一例
を示す図である。
【図７】図６で示されるレイアウトパターンデータから
端子Ｎ＃３を抽出した図形データの一例を模式化して示
す図である。
端子Ｎ＃３を抽出した図形データの一例を模式化して示
す図である。
【図８】電流値検証ルールファイル１８の記憶内容の一
例を示す図である。
例を示す図である。
１０ レイアウトデータベース １１ 回路図データベース １２ 回路接続検証部 １３ 接続検証結果部 １４ 回路解析部 １５ 解析結果部 １６ 検証図形抽出部 １７ 電流値検証部 １８ 電流値検証ルールファイル １９ 電流値検証結果部
Claims (2)
- 【請求項１】 半導体集積回路のレイアウトパターンデ
ータを記憶する第１記憶手段と、 前記半導体集積回路の各素子の情報、端子接続情報を含
む回路図データを記憶する第２記憶手段と、 前記第１および第２記憶手段に記憶されているデータに
基づいて、前記半導体集積回路のレイアウトパターンデ
ータと回路図データとにおける対応する各素子およびそ
の接続関係が一致するか否かの検証を行い、回路図デー
タの各素子の情報および端子接続情報をレイアウトパタ
ーンデータに付加する接続検証手段と、 前記回路図データに基づいて、前記半導体集積回路のシ
ミュレーションを行い、前記各素子の各端子における電
流値およびその極性を求める回路解析手段と、 前記接続検証手段で得られたレイアウトパターンデータ
から検証対象の接続関係にある素子の端子間の配線図形
を抽出し、その素子の端子の電流値およびその極性を前
記回路解析手段から検索し、その検索した電流値および
その極性から抽出した配線図形に流れる電流値を求め、
かつその配線図形の最小幅を求める抽出手段と、 半導体集積回路のレイアウトパターンの配線幅に対応す
る許容電流値を記憶する第３記憶手段と、 前記抽出手段で抽出した配線図形の配線幅に基づいて、
その配線図形の配線幅に対応する許容電流値を第３記憶
手段から検索し、前記配線図形に流れる電流値と許容電
流値とを比較し、その比較結果を出力する比較手段とを
含むことを特徴とする半導体集積回路のレイアウトパタ
ーン検証装置。 - 【請求項２】 半導体集積回路のレイアウトパターンデ
ータを記憶する第１記憶手段と、 前記半導体集積回路の各素子の情報、端子接続情報を含
む回路図データを記憶する第２記憶手段と、 前記第１および第２記憶手段に記憶されているデータに
基づいて、前記半導体集積回路のレイアウトパターンデ
ータと回路図データとにおける対応する各素子およびそ
の接続関係が一致するか否かの検証を行い、回路図デー
タの各素子の情報および端子接続情報レイアウトパター
ンデータに付加する接続検証手段と、 前記回路図データに基づいて前記半導体集積回路のシミ
ュレーションを行い、各トランジスタのエミッタ端子に
おける電流値およびその極性を求める回路解析手段と、 前記接続検証手段で得られたレイアウトパターンデータ
から検証対象における接続関係にあるトランジスタのエ
ミッタ端子を含む配線図形を抽出し、そのトランジスタ
のエミッタ端子の電流値およびその極性を前記回路解析
手段から検索し、その検索した電流値およびその極性か
ら抽出した配線図形に含まれるトランジスタのエミッタ
端子に流れる電流値を求め、かつそのトランジスタのエ
ミッタ端子面積を求める抽出手段と、 半導体集積回路のレイアウトパターンのエミッタ端子面
積と対応する許容電流値とを記憶する第３記憶手段と、 前記抽出手段で抽出した前記配線図形のエミッタ端子面
積に基づいて、そのエミッタ端子面積に対応する許容電
流値の値を前記第３記憶手段から検索し、前記配線図形
のエミッタ端子に流れる電流と前記第３記憶手段に記憶
されている許容電流値とを比較し、その比較結果を出力
する比較手段とを含むことを特徴とする半導体集積回路
のレイアウトパターン検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220196A JPH0774262A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路のレイアウトパターン検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220196A JPH0774262A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路のレイアウトパターン検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774262A true JPH0774262A (ja) | 1995-03-17 |
Family
ID=16747398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220196A Pending JPH0774262A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路のレイアウトパターン検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276905A (ja) * | 2008-05-13 | 2009-11-26 | Nec Electronics Corp | レイアウト検証装置、レイアウト検証方法、及びプログラム |
-
1993
- 1993-09-03 JP JP5220196A patent/JPH0774262A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276905A (ja) * | 2008-05-13 | 2009-11-26 | Nec Electronics Corp | レイアウト検証装置、レイアウト検証方法、及びプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8478553B2 (en) | System for calculating resistive values for microelectronics CAD | |
| Tarraf et al. | Behavioral modeling of transistor-level circuits using automatic abstraction to hybrid automata | |
| US6671663B1 (en) | Time domain noise analysis | |
| US20080034336A1 (en) | Electro-migration verifying apparatus, electro-migration verifying method, data structure and netlist used in the same | |
| US7257787B2 (en) | Method for reducing an equivalent resistance in an IC layout | |
| TW202232359A (zh) | 在電子設計自動化平台上進行電壓規則檢查的電腦實施方法 | |
| US5995732A (en) | Method and apparatus of verifying reliability of an integrated circuit against electromigration | |
| JP2996214B2 (ja) | 半導体集積回路の信頼性検証装置及び検証方法並びに検証プログラムを格納した記憶媒体 | |
| JPH0774262A (ja) | 半導体集積回路のレイアウトパターン検証装置 | |
| WO1993015471A1 (en) | Method for verifying circuit layout design | |
| JPH06295324A (ja) | 論理回路の遅延時間検証装置 | |
| US20030088393A1 (en) | Automatic generation of reduced-size circuit models including inductive interaction | |
| JP4080464B2 (ja) | 検証ベクタ生成方法およびこれを用いた電子回路の検証方法 | |
| US20090144035A1 (en) | Black box model for large signal transient integrated circuit simulation | |
| JPH0817881A (ja) | レイアウトパターン検証装置 | |
| US7043707B2 (en) | Simulation result verification method and simulation result verification device | |
| US6536021B2 (en) | Method and system for representing hierarchical extracted resistance-capacitance files of a circuit model | |
| JP3296320B2 (ja) | ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体 | |
| US20120072149A1 (en) | Esd verification apparatus, esd verification method and esd verification program | |
| JPH06348780A (ja) | レイアウトエディタ装置 | |
| JP2002175345A (ja) | 回路動作検証方法及び検証装置 | |
| JP3219066B2 (ja) | アナログ部品削除情報付与システム | |
| JP2000035982A (ja) | Ｌｓｉ設計用検証装置 | |
| JPH07160754A (ja) | レイアウト検証装置及びレイアウト自動生成装置並びにレイアウト検証方法及びレイアウト自動生成方法 | |
| JP3042446B2 (ja) | 静電破壊検証ツール |