JPH0774268A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0774268A
JPH0774268A JP5283346A JP28334693A JPH0774268A JP H0774268 A JPH0774268 A JP H0774268A JP 5283346 A JP5283346 A JP 5283346A JP 28334693 A JP28334693 A JP 28334693A JP H0774268 A JPH0774268 A JP H0774268A
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memory device
semiconductor memory
insulating film
film
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JP5283346A
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Tatsuro Okamoto
龍郎 岡本
Atsushi Hachisuga
敦司 蜂須賀
Hideaki Arima
秀明 有馬
Mitsuya Kinoshita
充矢 木下
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Original Assignee
Mitsubishi Electric Corp
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 少ない占有面積で、キャパシタ容量を十分に
確保することができるように改良された、筒型キャパシ
タを有する半導体記憶装置を得ること。 【構成】 半導体基板の上にワード線１２ａ，１２ｂ，
１２ｃ，１２ｄとビット線１７が設けられる。導電層１
１に、筒型のストレージノード２６が接続される。突起
状導電体４１を含む筒型ストレージノード２６の内壁面
に、筒内に向かって突出する突起状導電体４１が設けら
れる。筒型ストレージノード２６の表面に、キャパシタ
絶縁膜２９が被覆される。キャパシタ絶縁膜２９を介在
させて、筒型ストレージノード２６の外表面を、セルプ
レート３０が被覆している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体記憶装
置に関するものであり、より特定的には、集積度を高め
ても、キャパシタ容量を十分に確保することができるよ
うに改良された半導体記憶装置に関する。この発明は、
また、そのような半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目覚ましい普及によって、その需要が
急速に拡大している。さらに、機能的には、大規模な記
憶容量を有し、かつ高速動作が可能なものが要求されて
いる。これにともなって、半導体記憶装置の高集積化お
よび高速応答性あるいは高信頼性に関する技術開発が進
められている。
【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）が知られている。一般に、
ＤＲＡＭは、多数の記憶情報を蓄積する記憶領域である
メモリセルアレイと、外部との入出力に必要な周辺回路
とから構成される。
【０００４】図１は、一般的なＤＲＡＭの構成を示すブ
ロック図である。図１において、ＤＲＡＭ１は、記憶情
報のデータ信号を蓄積するためのメモリセルアレイ２
と、単に記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受けるためのロウアンドカラ
ムアドレスバッファ３と、そのアドレス信号を解読する
ことによってメモリセルを指定するためのローデコーダ
４およびカラムデコーダ５と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ６と、データ入出力のためのデータインバッファ７
およびデータアウトバッファ８およびクロック信号を発
生するクロックジェネレータ９とを含む。半導体チップ
上で大きな面積を占めるメモリセルアレイ２の中では、
単に記憶情報を蓄積するためのメモリセルが、マトリッ
クス状に、複数個配列されて設けられている。
【０００５】図２は、メモリセルアレイを構成するメモ
リセルの４ビット分の等価回路図を示している。図示さ
れたメモリセルは、１個のＭＯＳトランジスタと、これ
に接続された１個のキャパシタとから構成される、いわ
ゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なため、メ
モリセルアレイの集積度を向上させることが容易であ
り、大容量を必要とするＤＲＡＭによく用いられてい
る。
【０００６】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によって、いくつかのタイプに分けることがで
きる。
【０００７】図３は、従来の、典型的なスタックトタイ
プキャパシタを有するメモリセルの断面図である。図３
を参照して、メモリセルは、１つのトランスファゲート
トランジスタと、１つのスタックトタイプキャパシタと
を備える。トランスファゲートトランジスタは、シリコ
ン基板１０の表面に形成された１対のソース・ドレイン
領域１１，１１と、シリコン基板１０の表面上に絶縁層
を介して形成されたゲート電極（ワード線）１２とを備
える。スタックトタイプキャパシタは、ゲート電極１２
の上部から、フィールド分離膜１３の上部にまで延在
し、かつその一部がソース・ドレイン領域１１，１１の
一方側に接続された下部電極（ストレージノード）１４
と、下部電極１４の表面上に形成された誘電体層１５
と、さらにその表面上に形成された上部電極（セルプレ
ート）１６とから構成される。上部電極１６を覆うよう
に、シリコン基板１０の上に層間絶縁膜１９が設けられ
る。層間絶縁膜１９中に、トランスファゲートトランジ
スタの他方のソース・ドレイン領域１１の表面を露出さ
せるためのコンタクトホール１８が設けられる。ビット
線１７は、コンタクトホール１８を通って、トランスフ
ァゲートトランジスタの他方のソース・ドレイン領域１
１に接続される。
【０００８】図４は、ＤＲＡＭの他のタイプに属するも
ので、特願平０２−８９８６９号に開示された、筒型キ
ャパシタを有する半導体記憶装置の平面図である。図５
は、図４中におけるＶ−Ｖ線に沿って切った断面図であ
る。
【０００９】これらの図を参照して、シリコン基板１０
の表面に、複数のワード線１２ａ，１２ｂ，１２ｃ，１
２ｄ，１２ｅが形成される。ワード線１２ａ，１２ｂ，
１２ｃ，１２ｄ，１２ｅと直交するように、ビット線２
１が設けられている。ワード線とビット線とが交差する
部分の近傍に、メモリセルが設けられている。
【００１０】メモリセルは、１つのトランスファゲート
トランジスタ２２と、１つのキャパシタ２３とからな
る。トランスファゲートトランジスタ２２は、シリコン
基板１０の表面中に形成された１対のソース・ドレイン
領域１１，１１と、シリコン基板１０の表面上に形成さ
れたゲート電極（ワード線１２ａ，１２ｂ）とを備え
る。ワード線１２ａ，１２ｂ，１２ｃ，１２ｄを覆うよ
うに、シリコン基板１０の上に絶縁層２４が設けられて
いる。絶縁層２４中には、ソース・ドレイン領域１１，
１１の一方を露出させるためのコンタクトホール２５が
設けられている。
【００１１】コンタクトホール２５を通って、ストレー
ジノード２６が、ソース・ドレイン領域１１，１１の一
方に接続されている。ストレージノード２６は、コンタ
クトホール２５を通って、ソース・ドレイン領域１１の
一方に接触するように、かつ絶縁層２４の表面に沿って
設けられたボトム導電部分２７と、ボトム導電部分２７
の外周部に連なって設けられ、上方向に向かって延びる
側壁導電部分２８とからなる。
【００１２】ストレージノード２６の表面をキャパシタ
絶縁膜２９が被覆している。キャパシタ絶縁膜２９を介
在させて、ストレージノード２６の外表面をセルプレー
ト３０が被覆している。セルプレート３０を覆うよう
に、シリコン基板１０の上に層間絶縁膜３１が設けられ
ている。層間絶縁膜３１の上に、配線層３２が設けられ
ている。配線層３２を覆うように、保護膜３３がシリコ
ン基板１０の上に設けられている。
【００１３】このように構成される筒型キャパシタは、
ストレージノード２６の側壁導電部分２８の表面もキャ
パシタ容量に関与するために、キャパシタ全体の容量が
増大する。
【００１４】次に、図５に示す半導体記憶装置の製造方
法について説明する。図６〜図２０は、図５に示す半導
体記憶装置の製造方法の順序の各工程における半導体装
置の部分断面図である。
【００１５】図６を参照して、シリコン基板１０の主表
面に、フィールド酸化膜１３を形成する。フィールド酸
化膜１３は、ＬＯＣＯＳ法を用いて形成される。
【００１６】図７を参照して、シリコン基板１０の表面
上にゲート絶縁膜３４を形成した後、多結晶シリコンか
らなるワード線１２ａ，１２ｂ，１２ｃ，１２ｄを形成
する。ワード線１２ａ，１２ｂ，１２ｃ，１２ｄを覆う
ように、絶縁層２４を形成する。絶縁層２４に覆われた
ワード線１２ａ，１２ｂ，１２ｃ，１２ｄをマスクにし
て、シリコン基板１０の表面に不純物イオンを注入し、
ソース・ドレイン領域１１，１１を形成する。
【００１７】図８を参照して、ビット線１７を形成する
ために、タングステン、モリブデン、チタンなどの高融
点金属層をシリコン基板１０の表面に堆積し、これを所
定の形状にパターニングする。これによって、トランス
ファゲートトランジスタの一方のソース・ドレイン領域
１１に、直接コンタクトされるビット線１７が形成され
る。ビット線１７の表面を、絶縁層３５で覆う。
【００１８】図９を参照して、シリコン基板１０の表面
上に、ＣＶＤ法を用いて、不純物が導入された第１の多
結晶シリコン層３６を堆積する。
【００１９】図１０を参照して、シリコン酸化膜の絶縁
層３７を、シリコン基板１０の表面上に堆積する。
【００２０】図１１を参照して、絶縁層３７の表面上
に、所定の形状のレジストパターン３８を形成する。レ
ジストパターン３８の幅ｗは、後に明らかになるよう
に、互いに隣接するキャパシタ間の距離を決定する。
【００２１】図１２を参照して、レジストパターン３８
をマスクとして、絶縁層３７を選択的にエッチングす
る。
【００２２】図１２と図１３を参照して、レジストパタ
ーン３８を除去した後、ＣＶＤ法を用いて、不純物が導
入された第２の多結晶シリコン層３９を、パターニング
された絶縁層３７の側壁面および上端面を被覆するよう
に、シリコン基板１０の表面全面に堆積する。
【００２３】図１４を参照して、第２の多結晶シリコン
層３９の最も上の表面が完全に覆われるように、レジス
ト４０を、シリコン基板１０の表面に塗布する。
【００２４】図１４と図１５を参照して、レジスト４０
をエッチバックし、第２の多結晶シリコン層３９の上表
面を露出させる。
【００２５】図１５と図１６を参照して、露出した第２
の多結晶シリコン層３９の上表面をエッチングする。そ
の後、絶縁層３７を、ＨＦ液などを用いて、エッチング
除去する。
【００２６】図１６と図１７を参照して、異方性エッチ
ングにより、第１の多結晶シリコン層３６の露出部分３
６ａを、自己整合的に除去する。その後、レジスト４０
を除去する。これらの工程により、ストレージノード２
６のボトム導電部分２７と側壁導電部分２８が形成され
る。
【００２７】図１８を参照して、ストレージノード２６
の表面に、シリコン窒化膜、シリコン酸化膜、五酸化タ
ンタル、ハフニウム酸化膜等からなるキャパシタ絶縁膜
２９を形成する。
【００２８】図１９を参照して、キャパシタ絶縁膜２９
を介在させて、ストレージノード２６の外表面を被覆す
るように、セルプレート３０を形成する。セルプレート
３０は、たとえば不純物を導入した多結晶シリコン等を
用いて形成される。
【００２９】図２０を参照して、セルプレート３０を覆
うように、シリコン基板１０の表面全面に、層間絶縁膜
３１を形成する。層間絶縁膜３１の上に、所定の形状を
有する配線層３２を形成する。配線層３２を覆うよう
に、シリコン基板１０の表面全面に、保護膜３３を形成
する。上述の工程を経ることにより、図５に示す半導体
記憶装置が完成する。
【００３０】筒型キャパシタを有する半導体記憶装置は
以上のように構成されており、上述の方法で製造されて
いる。
【００３１】ところで、最近、さらにキャパシタ容量を
増加させるために、筒型ストレージノードの表面にシリ
コン粒からなる突起を設けて、キャパシタの表面積を増
加させる方法が、提案された（ＩＥＤＭ，テクニカルダ
イジェストｐ２５９〜２６２，１９９２）。
【００３２】図２１は、上述の文献の中で提案された方
法で製造された、筒型キャパシタを有する半導体記憶装
置の断面図である。
【００３３】図２１に示す従来例が、図２０に示す従来
例と異なる点は、ストレージノード２６の外表面にシリ
コン粒４１が設けられ、シリコン粒４１を含むストレー
ジノード２６の外表面に、キャパシタ絶縁膜２９が設け
られ、その上にセルプレート３０が設けられている点で
ある。
【００３４】図２１に示す半導体記憶装置は、理想的な
製造方法によってのみ得られるものであって、実際の製
造では、このような均一な粒径を持ったシリコン粒４１
は形成されないという問題点がある。
【００３５】以下、この問題点について、図を用いて説
明する。図２２は、図２１に示す半導体記憶装置の製造
方法の要部の工程における半導体装置の部分断面図であ
る。
【００３６】図２２に示す工程は、図１７に示す工程と
図１８に示す工程との間で、行なわれる。
【００３７】シリコン粒４１をストレージノード２６の
側壁に形成する方法は次のとおりである。
【００３８】すなわち、、減圧ＣＶＤチャンバ内に、ス
トレージノード２６が形成されたシリコン基板１０を導
入する。ＣＶＤチャンバ内を、６００℃，１×１０-7Ｔ
ｏｒｒ以下の高真空状態にする。このような条件下で、
ＣＶＤチャンバ内に、たとえばＳｉ2 Ｈ6 ガスを１０秒
間流すと、シリコン粒４１の微小な核が、ストレージノ
ード２６のボトム導電部分２７と側壁導電部分２８の表
面に形成される。
【００３９】
【発明が解決しようとする課題】図２２を参照して、シ
リコン粒の大きさは、５００〜１０００Å程度である
が、ストレージノード２６の表面状態が不均一である場
合、またプロセス条件が不均一である場合は、シリコン
粒４１の密度および大きさにばらつきが生じる。
【００４０】ストレージノード２６の表面状態が不均一
になる原因として、ストレージノード２６の表面のアモ
ルファスシリコンが部分的に多結晶化する場合、レジス
トの残渣・エッチング残渣がストレージノードの表面に
残存している場合、ストレージノードの表面に自然酸化
膜が形成されている場合、等が考えられる。また、プロ
セス条件が不均一になる原因として、ＣＶＤプロセスに
おける温度の変化、および真空状態の低下などが挙げら
れる。
【００４１】ところで、シリコン粒４１の大きさにばら
つきが生じると、隣接するストレージノード間の間隔
が、素子の高密度化・高集積化とともに狭くなった場合
に、問題が生じる。
【００４２】すなわち、図２３を参照して、隣接するス
トレージノード間の間隔が狭くなってくると、隣接する
ストレージノード２６，２６が、シリコン粒４１を介し
て短絡し、ひいてはビット不良（エラー）を招くという
問題点があった。
【００４３】または、短絡にまで至らなくとも、巨大な
シリコン粒４１の膜厚の分だけ、隣接するストレージノ
ード２６，２６間の間隔が狭くなるため、キャパシタ絶
縁膜２９およびセルプレート３０が、ストレージノード
２６の外表面を被覆しにくくなる。その結果、メモリセ
ル特性の低下が生じるという問題点があった。
【００４４】この発明は、上記の問題点を解決するため
になされたもので、キャパシタ容量の大きい半導体記憶
装置を得ることを目的とする。
【００４５】この発明の他の目的は、隣接するストレー
ジノード間の短絡が生じない、筒型キャパシタを有する
半導体記憶装置を得ることにある。
【００４６】この発明のさらに他の目的は、そのような
筒型キャパシタを有する半導体記憶装置の製造方法を提
供することにある。
【００４７】
【課題を解決するための手段】この発明の第１の局面に
従う半導体記憶装置は、その主表面に導電層が形成され
た半導体基板を備える。上記半導体基板の上に、ワード
線とビット線が形成されている。上記ワード線およびビ
ット線を覆うように、上記半導体基板の上に絶縁膜が設
けられる。上記絶縁膜中に、上記導電層の一部を露出さ
せるためのコンタクトホールが設けられている。上記導
電層に、筒型ストレージノードが電気的に接続されてい
る。上記筒型ストレージノードは、上記コンタクトホー
ルを通って、上記導電層に接触するように、かつ上記絶
縁膜の表面に沿って設けられたボトム導電部分と、上記
ボトム導電部分の外周部に連なって設けられ、上方向に
向かって延びる側壁導電部分と、を含む。上記ボトム導
電部分および上記側壁導電部分とからなる上記筒型スト
レージノードの内壁面に、筒内に向かって突出する突起
状導電部分が設けられる。当該装置は、さらに、上記突
起状導電体の外表面を含む、上記筒型ストレージノード
の外表面全面を被覆するように設けられたキャパシタ絶
縁膜を備える。上記キャパシタ絶縁膜を介在させて、上
記筒型ストレージノードの外表面を被覆するように、セ
ルプレートが設けられている。
【００４８】この発明の第２の局面に従う半導体記憶装
置は、半導体基板と、上記半導体基板の上に設けられた
ストレージノードと、を備える。上記ストレージノード
の外表面には、該外表面から内方に向かって凹む凹部が
形成されている。当該半導体記憶装置は、さらに、前記
凹部を含む前記ストレージノードの外表面全面に被覆す
るように設けられたキャパシタ絶縁膜を備える。上記キ
ャパシタ絶縁膜を介在させて、上記ストレージノードの
外表面を被覆するように、セルプレートが設けられてい
る。
【００４９】この発明の第３の局面に従う半導体装置の
製造方法は、筒型キャパシタが複数個隣接してなる半導
体記憶装置の製造方法に係るものである。まず、半導体
基板の上にワード線を形成する。上記ワード線の両側で
あって、前記半導体基板の主表面中に、ソース・ドレイ
ン領域を形成する。上記半導体基板の上に、上記ソース
・ドレイン領域の一方に接続されるビット線を形成す
る。上記半導体基板の上に、上記ソース・ドレイン領域
の他方に接続され、絶縁層を間に介在させて、上記ワー
ド線の上にまで広がるボトム導電部分と、該ボトム導電
部分の外周部に連なって設けられ、上方に向かって延
び、かつ内壁面と外壁面とを有する側壁導電部分と、か
らなる筒型ストレージノードを形成する。上記筒型スト
レージノードの上記ボトム導電部分の上および上記側壁
導電部分の内壁面にのみ、選択的に、突起状導電体を形
成する。上記突起状導電体の外表面を含む、上記筒型ス
トレージノードの外表面全面にキャパシタ絶縁膜を被覆
する。上記キャパシタ絶縁膜を介在させて、上記筒型ス
トレージノードの外表面にセルプレートを被覆する。
【００５０】この発明の第４の局面に従う、半導体記憶
装置の製造方法は、筒型キャパシタが複数個隣接してな
る半導体記憶装置の製造方法に係るものである。半導体
基板の上にワード線を形成する。上記ワード線の両側で
あって、上記半導体基板の主表面中に、ソース・ドレイ
ン領域を形成する。上記半導体基板の上に、上記ソース
・ドレイン領域の一方に接続されたビット線を形成す
る。上記ソース・ドレイン領域の他方に接続され、か
つ、絶縁層を介在させて、上記ワード線およびビット線
を覆うように上記半導体基板の上全面に第１の導体膜を
形成する。上記第１の導体膜の上であって、上記筒型キ
ャパシタが形成される領域以外の部分にのみ、上方に向
かって延びる上端面と側壁面を有する絶縁体のパターン
を選択的に形成する。上記絶縁体のパターンの上端面お
よび側壁面を被覆するように、上記第１の導体膜の上全
面に第２の導体膜を被覆する。上記第２の導体膜の表面
全面に突起状導電体を形成する。上記第２の導体膜の、
上記絶縁体のパターンの上端面の上に位置する部分を選
択的にエッチング除去し、上記絶縁体パターンの上端面
を露出させる。上記絶縁体パターンを、その露出した部
分からエッチング除去し、それによって、突起状導電体
がその上に設けられたボトム導電部分と、該ボトム導電
部分の外周部に連なって設けられ、上方向に向かって延
び、かつその内壁面に突起状導電体が設けられた側壁導
電部分と、からなる筒型ストレージノードを形成する。
上記突起状導電体の表面を含む上記筒型ストレージノー
ドの外表面全面にキャパシタ絶縁膜を被覆する。上記キ
ャパシタ絶縁膜を介在させて、上記筒型ストレージノー
ドの外表面に、セルプレートを被覆する。
【００５１】この発明の第５の局面に従う半導体記憶装
置の製造方法においては、まず、半導体基板の上に、シ
リコンで形成されたストレージノードを形成する。上記
ストレージノードの表面を被覆するように金属膜を形成
する。上記金属膜が被覆された上記ストレージノードを
加熱し、上記ストレージノードの表面にシリサイド膜を
形成する。上記シリサイド膜を凝集させる。凝集した上
記シリサイド膜をストレージノード表面から除去する。
上記ストレージノードの表面にキャパシタ絶縁膜を被覆
する。上記キャパシタ絶縁膜を介在させて、上記ストレ
ージノードの外表面にセルプレートを被覆する。
【００５２】
【作用】この発明の第１の局面に従う、筒型キャパシタ
を有する半導体記憶装置によれば、筒型ストレージノー
ドの内壁面に、表面積を大きくさせる突起状導電体を設
けているので、キャパシタ容量が増加する。また筒型ス
トレージノードの外側壁面には突起状導電体を形成しな
いため、隣接するストレージノードは互いに短絡しな
い。
【００５３】また、筒型ストレージノードの外側壁面に
は突起状導電体を形成しないため、ストレージノードの
表面をセルプレートが良好に被覆する。
【００５４】この発明の第２の局面に従う半導体記憶装
置によれば、ストレージノードの外表面に、該外表面か
ら内部に向かって凹む凹部が形成されているので、スト
レージノードの外表面の面積が増加し、ひいてはキャパ
シタ容量が増加する。
【００５５】この発明の第３および第４の局面に従う半
導体装置の製造方法によれば、筒型ストレージノードの
内壁面にのみ突起状導電体が形成されるので、筒型スト
レージノードと、該ストレージノードに隣接する隣りの
筒型ストレージノードとがショートせずに、かつ、キャ
パシタ容量の大きい、半導体記憶装置が得られる。
【００５６】この発明の第５の局面に従う半導体記憶装
置の製造方法によれば、金属膜が被覆されたストレージ
ノードを加熱して、該ストレージノードの表面にシリサ
イド膜を形成する。その後、シリサイド膜を凝集させ、
次いで、凝集した上記シリサイド膜をストレージノード
の表面から除去する。これにより、ストレージノードの
表面中に、該ストレージノードの表面から内部に向かっ
て凹む凹部が形成され、ひいては、表面積の大きいスト
レージノードが得られる。
【００５７】
【実施例】以下、本発明の実施例を図について説明す
る。
【００５８】図２４は、本発明の一実施例に係る半導体
記憶装置の、ビット線と平行な方向に切った断面図であ
る。図２５は、本発明の一実施例に係る半導体記憶装置
の、ワード線に平行な方向に切った断面図である。な
お、本発明の実施例に係る半導体記憶装置の平面図は、
図４に示すものと同じである。
【００５９】実施例に係る半導体記憶装置は、以下の点
を除いて、図５に示す従来の半導体記憶装置と同様であ
るので、同一または相当する部分には同一の参照番号を
付し、その説明を繰返さない。
【００６０】実施例に係る半導体記憶装置の特徴は、ボ
トム導電部分２７および側壁導電部分２８とからなる筒
型ストレージノード２６の内壁面に、筒内に向かって突
出する突起状導電体であるシリコン粒４１を設けている
点である。シリコン粒４１の外表面を含む、筒型のスト
レージノード２６の外表面全面を被覆するように、キャ
パシタ絶縁膜２９が設けられている。
【００６１】以上のように構成される半導体記憶装置の
キャパシタ容量について述べる。図２６（（ａ）はスト
レージノードの断面図、（ｂ）は平面図）を参照して、
側壁導電部分２８の高さｈを６０００Åとし、ストレー
ジノードの寸法（図２６（ｂ）を参照してｌ×ｍ）を
１．０×０．４μｍとし、キャパシタ絶縁膜の膜厚（Ｓ
ｉＯ2 換算）を４０Åとした場合、シリコン粒を全く形
成しない従来の装置のキャパシタ容量は２２ｆＦであ
る。一方、本実施例のように、筒型ストレージノードの
内壁面にシリコン粒を形成することにより、キャパシタ
表面積を従来のものの１．５倍にすると、キャパシタ容
量は２７ｆＦとなる。また、キャパシタの表面積を従来
のものの２倍にすると、キャパシタ容量は３３ｆＦとな
る。なお、デバイス特性を確保するために必要なキャパ
シタ容量は、２５ｆＦである。
【００６２】次に、図２４に示す半導体記憶装置の製造
方法について説明する。実施例１ 図２７〜図５４は、図２４に示す、筒型キャパシタを有
する半導体記憶装置の製造方法の各工程における半導体
装置の部分断面図である。
【００６３】図２７を参照して、シリコン基板１０の主
表面にフィールド酸化膜１３を形成する。シリコン基板
１０の表面上に、ゲート酸化膜３４を形成する。ゲート
酸化膜３４の上に、ワードライン膜１２と層間絶縁膜２
４を順次形成する。
【００６４】図２８を参照して、フォトリソグラフィに
より、ワードライン膜１２と層間絶縁膜２４を選択的に
エッチングし、複数のワード線１２ａ，１２ｂ，１２
ｃ，１２ｄを形成する。この時、複数のワード線１２
ａ，１２ｂ，１２ｃ，１２ｄの上に、層間絶縁膜２４が
残される。
【００６５】図２９を参照して、ワード線１２ａ，１２
ｂ，１２ｃ，１２ｄを覆うように、シリコン基板１０の
上に絶縁膜４２を形成する。
【００６６】図２９と図３０を参照して、異方性エッチ
ングにより、絶縁膜４２をエッチングし、ワード線１２
ａ，１２ｂ，１２ｃ，１２ｄの側壁に、サイドウォール
スペーサを形成する。これによって、ワード線１２ａ，
１２ｂ，１２ｃ，１２ｄは、第１の絶縁膜４３ａ，４３
ｂ，４３ｃ，４３ｄで覆われる。第１の絶縁膜４３ａ，
４３ｂ，４３ｃ，４３ｄをマスクとして、シリコン基板
１０の主表面に不純物イオンを注入し、それによってシ
リコン基板１０の主表面中に、ソース・ドレイン領域１
１を形成する。
【００６７】図３１を参照して、第１の絶縁膜４３ａ，
４３ｂ，４３ｃ，４３ｄで覆われたワード線１２ａ，１
２ｂ，１２ｃ，１２ｄを覆うように、絶縁膜４４を形成
する。絶縁膜４４を選択的にエッチングし、ビットライ
ンコンタクトホール１８を形成する。ビットラインコン
タクトホール１８を通って、ソース・ドレイン領域１１
に接触するように、シリコン基板１０の上に、ビットラ
イン膜と絶縁膜（ＴＥＯＳ酸化膜）を順次、形成する。
これらのビットライン膜と絶縁膜を選択的にパターニン
グすることによって、ビットライン１７を形成する。こ
のとき、ビットライン１７の上に絶縁膜３５が残る。
【００６８】図３２を参照して、絶縁膜３５を備えたビ
ットライン１７を覆うように、シリコン基板１０の上
に、絶縁膜４５を形成する。
【００６９】図３３を参照して、絶縁膜４５をエッチバ
ックし、ビット線１７の側壁にサイドウォールスペーサ
を形成し、ソース・ドレイン領域１１の表面の一部を露
出させる。
【００７０】図３４を参照して、シリコン基板１０の表
面全面に、シリコン窒化膜４６を被覆する。
【００７１】図３５と図３６を参照して、レジストパタ
ーン３８をマスクに用いて、選択的にシリコン窒化膜４
６をエッチングし、ソース・ドレイン領域１１の他方の
表面を露出させるためのコンタクトホール２５を形成す
る。レジストパターン３８を除去する。
【００７２】図３７を参照して、ソース・ドレイン領域
１１の他方に接続されるように、かつ、絶縁層を介在さ
せて、ワード線１２ａ，１２ｂ，１２ｃ，１２ｄおよび
ビット線１７を覆うように、シリコン基板１０の上全面
に、燐等を添加した第１のシリコン層４７を形成する。
第１のシリコン層４７は、アモルファス状態のものが好
ましい。
【００７３】図３８を参照して、第１のシリコン層４７
の上に、ＴＥＯＳ酸化膜からなる絶縁膜４８を形成す
る。絶縁膜４８の成膜は、第１のシリコン層４７が、ア
モルファスからポリシリコンに変化しないような比較的
低い温度（約５００℃以下）で行なうのが好ましい。
【００７４】図３９を参照して、絶縁層４８の上に、所
定の形状のレジストパターン４９を形成する。レジスト
パターン４９の幅ｗは、互いに隣接するキャパシタ間の
距離を決定する。
【００７５】図３９と図４０を参照して、レジストパタ
ーン４９をマスクとして、絶縁層４８を、選択的にエッ
チングする。図４０と図４１を参照して、レジストパタ
ーン４９を除去する。
【００７６】図４１と図４２を参照して、絶縁層４８の
上端面４８ａおよび側壁面４８ｂを被覆するように、第
１のシリコン層４７の上全面に、ＣＶＤ法を用いて、燐
等の不純物が導入された第２のシリコン層５０を堆積す
る。第２のシリコン層５０は、アモルファス状態のもの
が好ましい。
【００７７】図４３を参照して、第２のシリコン層５０
の最も上の表面５０ａが完全に覆われるように、レジス
ト５１を、シリコン基板１０の表面に塗布する。
【００７８】図４３と図４４を参照して、第２のシリコ
ン層５０の最も上の表面５０ａが露出するまでレジスト
５１をエッチバックする。
【００７９】図４４と図４５を参照して、露出した、第
２のシリコン層５０の最も上の表面５０ａをエッチング
除去する。
【００８０】図４５と図４６を参照して、絶縁層４８
を、ＨＦ液等を用いてエッチング除去する。
【００８１】図４６と図４７を参照して、異方性エッチ
ングにより、第１のシリコン層４７の露出した部分４７
ａを、自己整合的に、エッチング除去する。このとき、
シリコン窒化膜４６がエッチングストッパとなり、それ
以上のエッチングは進まない。
【００８２】第１のシリコン層４７の露出部分４７ａの
エッチング除去によって、ソース・ドレイン領域１１の
他方に接続され、絶縁層を間に介在させて、ワード線１
２ａ，１２ｂ，１２ｃ，１２ｄの上にまで広がるボトム
導電部２７と、該ボトム導電部分２７の外周部に連なっ
て設けられ、上方向に向かって延び、かつ内壁面２８ａ
と外壁面２８ｂとを有する側壁導電部分２８と、からな
る筒型ストレージノード２６の基本的な、形状が形成さ
れる。
【００８３】図４７と図４８を参照して、筒型ストレー
ジノード２６と、該筒型ストレージノード２６に隣接す
る筒型ストレージノード２６１，２６２と、の間の空間
部分２６０の中に、スピオングラス等の液体状の絶縁膜
５２を埋込む。絶縁膜５２の埋込みは、シリコン基板１
０の表面全面にスピンオングラス膜を塗布し、これをエ
ッチバックすることによって行なわれる。
【００８４】図４８と図４９を参照して、Ｏ2 プラズマ
を用いて、ストレージノード２６，２６１，２６２内に
埋込まれているレジスト５１を、エッチング除去する。
【００８５】図４９と図５０を参照して、シリコン基板
１０を酸およびアルカリを用いて洗浄した後、シリコン
基板１０を、ＣＶＤチャンバ内に置く（図示せず）。減
圧ＣＶＤチャンバ内を、温度６００℃，１×１０-7Ｔｏ
ｒｒ以下の高真空状態にする。その後、減圧ＣＶＤチャ
ンバ内に、Ｓｉ2 Ｈ6 ガスを、１０秒〜２０秒間、導入
する。これによって、筒型ストレージノード２６，２６
１，２６２の内壁面に、突起状導電体である微細なシリ
コン粒４１が形成される。シリコン粒４１の径は、約１
００Åである。シリコン粒４１の形成は、次のとおり考
えられる。まず、筒型ストレージノード２６，２６１，
２６２の内壁面に、シリコンの薄膜が最初形成され、そ
の後の昇温により、シリコン核が集まり、微細なシリコ
ン粒４１となる。第１のシリコン層４７がアモルファス
状態にあるとき、シリコン粒４１は生成しやすい。
【００８６】図５０と図５１を参照して、ＨＦ液を用い
て、絶縁膜５２を除去する。このとき、シリコン窒化膜
４６が存在するため、絶縁層３５はエッチングされな
い。
【００８７】図５１と図５２を参照して、筒型ストレー
ジノード２６，２６１，２６２の外表面に、シリコン窒
化膜、シリコン酸化膜、五酸化タンタル、ハフニウム酸
化膜、ＢａＳｒＴｉＯ，ＰｂＺｎＴｉＯ，ＳｒＴｉＯ系
の化合物高誘電体膜からなるキャパシタ絶縁膜２９を被
覆する。
【００８８】図５３を参照して、キャパシタ絶縁膜２９
を介在させて、筒型ストレージノード２６，２６１，２
６２の外表面を被覆するように、シリコン基板１０の上
にセルプレート３０を形成する。セルプレート３０は、
たとえば、不純物を導入した多結晶シリコン等を用いて
形成される。
【００８９】図５４を参照して、セルプレート３０を覆
うように、シリコン基板１０の表面全面に、層間絶縁膜
３１を形成する。層間絶縁膜３１の上に、所定の形状を
有する配線層３２を形成する。配線層３２を覆うよう
に、シリコン基板１０の表面全面に、保護膜３３を形成
する。
【００９０】上述の方法により、少ない占有面積で、キ
ャパシタ容量を十分に確保することができる筒型キャパ
シタを有する半導体記憶装置が製造される。実施例２ 本実施例は、筒型ストレージノードの内壁面に突起状導
電体を形成する他の方法に係るものである。
【００９１】まず、実施例１と同様に、図示しないが、
図２７〜図３３までに示す工程と、同一の工程が行なわ
れる。
【００９２】図５５を参照して、第１のシリコン層４７
の上に、絶縁層４８を形成する。図５６を参照して、絶
縁層４８の表面上に、所定の形状のレジストパターン４
９を形成する。レジストパターン４９の幅ｗは、互いに
隣接するキャパシタ間の距離を決定する。
【００９３】図５６と図５７を参照して、レジストパタ
ーン４９をマスクとして、絶縁層４８を選択的にエッチ
ングする。
【００９４】図５７と図５８を参照して、レジストパタ
ーン４９を除去した後、絶縁層４８の上端面および側壁
面を被覆するように、ＣＶＤ法を用いて、燐等の不純物
が導入された第２のシリコン層５０をシリコン基板１０
の表面全面に堆積する。
【００９５】シリコン基板を、減圧ＣＶＤチャンバ内に
配置する。減圧ＣＶＤチャンバ内を、６００℃，１×１
０-7Ｔｏｒｒ以下の高真空状態にする。減圧ＣＶＤチャ
ンバ内に、Ｓｉ2 Ｈ6 ガスを、１０秒〜２０秒間ほど導
入すると、図５９を参照して、第２のシリコン層５０の
表面全面に、シリコン粒４１が形成される。
【００９６】図６０を参照して、第２のシリコン層５０
の最も上の表面５０ａが完全に覆われるように、レジス
ト５１を、シリコン基板１０の表面に塗布する。
【００９７】図６０と図６１を参照して、レジスト５１
をエッチバックし、第２のシリコン層５０の最も上の表
面５０ａを露出させる。
【００９８】図６１と図６２を参照して、第２のシリコ
ン層５０の最も上の表面５０ａを選択的にエッチング除
去し、絶縁層４８の上端面を露出させる。
【００９９】図６２と図６３を参照して絶縁層４８を、
その露出した部分からＨＦ液等を用いてエッチング除去
する。
【０１００】図６３図６４を参照して、第１のシリコン
層４７の露出した部分４７ａを選択的にエッチングする
と、シリコン粒４１がその内壁面に形成されたボトム導
電部分２７と、該ボトム導電部分２７の外周部に連なっ
て設けられ、上方向に向かって延び、かつその内壁面に
シリコン粒４１が設けられた側壁導電部分２８と、から
なる筒型ストレージノード２６の基本的な形状が形成さ
れる。
【０１０１】図６４と図６５を参照して、レジスト５１
を除去する。図６５と図６６を参照して、シリコン粒４
１の表面を含む、筒型ストレージノード２６の外表面を
覆うように、シリコン基板１０の表面全面に、キャパシ
タ絶縁膜２９を形成する。
【０１０２】図６６と図６７を参照して、絶縁膜２９を
介在させて、筒型ストレージノード２６の外表面に、セ
ルプレート３０を被覆する。セルプレート３０を覆うよ
うに、シリコン基板１０の上に、層間絶縁膜３１を形成
する。
【０１０３】図６７と図６８を参照して、層間絶縁膜３
１の上に配線層３２を形成する。配線層３２を覆うよう
に層間絶縁膜３１の上に保護膜３３を形成する。
【０１０４】実施例３ 図６９は、本実施例に係る、半導体記憶装置の製造方法
の基本的な考え方を図示したものである。図６９（ａ）
を参照して、シリコンで形成されたストレージノード２
６の上に、金属膜であるＴｉ膜９０を、スパッタ法によ
り堆積する（Ｔｉ膜９０の膜厚は、５００〜１０００Å
である）。
【０１０５】図６９（ａ）と（ｂ）を参照して、Ａｒ等
の不活性ガス中で、Ｔｉ膜９０が被覆されたストレージ
ノード２６を、８００〜９００℃で、３０秒以上加熱
し、Ｔｉ膜９０を、シリサイド膜９２（ＴｉＳｉ2 ）に
変化させる。シリサイド膜９２は、Ｔｉの場合、７００
℃以上で処理することで、図６９（ｂ）のように、均一
な膜厚を有する膜として、形成できる。
【０１０６】しかし、８００℃以上の比較的高い温度で
処理すると、図６９（ｃ）に示すように、シリサイド膜
９２の凝集反応が促進される。この凝集反応は、ガラス
上で水滴が、その表面積が小さくなるように、丸くなる
のと同様の現象で、ＴｉＳｉ 2 自身の表面エネルギーが
最小になるように、原子が移動して起こる現象であり、
高温ほど顕著に見られる。
【０１０７】図６９（ｄ）を参照して、たとえばＨＦ溶
液を用いて、凝集したＴｉＳｉ2 膜９２を除去すると、
シリコン基板表面に凹部９３が形成される。その後、ス
トレージノード２６の表面に、キャパシタ絶縁膜を形成
することで、表面積の大きなキャパシタが得られる。
【０１０８】なお、金属膜の成分としてＴｉを例示した
が、Ｔａ，Ｈｆ，Ｚｒも好ましく使用される。
【０１０９】図７０〜図７４は、上記基本的考えを適用
した、筒型キャパシタを含む半導体記憶装置の製造方法
を示す断面図である。
【０１１０】まず、図２７〜図４７に示す工程が行なわ
れる。その後、図４７と図７０を参照して、レジスト５
１を除去する。
【０１１１】図７１を参照して、筒型ストレージノード
２６の表面全面に、スパッタ法で、Ｔｉ膜９０を堆積す
る。
【０１１２】図７１と図７２を参照して、Ｔｉ膜９０が
被覆された筒型ストレージノード２６を、ランプアニー
ル法により、Ａｒ中、９００℃、６０分間熱処理する。
この熱処理によって、Ｔｉ膜９０は、シリサイド膜９２
に変化し、さらに、図のように、凝集する。
【０１１３】図７２と図７３を参照して、ＨＦを含む溶
液中で、シリサイド膜９２をエッチング除去する。Ｔｉ
Ｓｉ2 はＨＦに溶解するが、Ｓｉは、ＨＦに実質的に溶
けない。シリサイド膜９２を除去すると、ストレージノ
ード２６の表面は、ＴｉＳｉ 2 ／Ｓｉ界面の形状が反映
された、外表面から内部に向かって凹む、球形状の凹部
９３を有する表面形状となる。なお、このＨＦ溶液の処
理時に、ＴＥＯＳ酸化膜で形成された絶縁膜３５は、Ｓ
ｉＮ膜４６によって保護されているため、エッチングさ
れない。
【０１１４】本実施例の場合、Ｔｉ等の金属がストレー
ジノード２６を汚染するということも考えられるが、Ｔ
ｉ等の金属の酸化物は、もともと、高誘電率を有する材
料で、キャパシタ絶縁膜としての適用も検討されている
材料である。したがって、ストレージノード２６のＳｉ
中に、Ｔｉ，Ｔａ等が残留しても、何ら問題はない。
【０１１５】図７４を参照して、筒型ストレージノード
２６の外表面に、キャパシタ絶縁膜２９を被覆する。キ
ャパシタ絶縁膜２９を介在させて、筒型ストレージノー
ド２６の外表面を被覆するように、シリコン基板１０の
上にセルプレート３０を形成する。セルプレート３０を
覆うように、シリコン基板１０の表面に、層間絶縁膜３
１を形成する。層間絶縁膜３１の上に、所定の形状を有
する配線層３２を形成する。配線層３２を覆うように、
シリコン基板１０の表面全面に、保護膜３３を形成す
る。
【０１１６】上述の方法により、少ない占有面積で、キ
ャパシタ容量を十分に確保することができる筒型キャパ
シタを有する半導体記憶装置が製造される。実施例４ 上述の実施例では、図７２と図７３を参照して、シリサ
イド膜９２を凝集させた後、該シリサイド膜９２を除去
する場合を例示した。本実施例では、図７５を参照し
て、シリサイド膜９２を除去せずに、ストレージノード
２６の表面全面にキャパシタ絶縁膜２９を堆積する。本
実施例の場合は、ストレージノード２６の外側に向かっ
て、球形状の凸部（９２）が形成される。本実施例にお
いても、ストレージノード２６の外表面の面積を大きく
することができ、ひいては、キャパシタ容量が十分に確
保される。実施例５ 上記実施例では、図７４を参照して、ストレージノード
が円筒形の場合を例示した。しかし、この発明はこれに
限られるものでなく、図７６に示すような、通常のスタ
ックトキャパシタであってもよい。実施例６ 図７７は、実施例６にかかる半導体装置の部分断面図で
ある。本実施例は、図７５に示す考え方を、通常のスタ
ックトキャパシタに適用したものである。このような実
施例であっても、少ない占有面積で、キャパシタ容量を
十分に確保することができる。
【０１１７】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う、半導体記憶装置によれば、筒型ストレージ
ノードの内壁面に、突起状導電体が設けられているの
で、突起状導電部分の表面積の分だけ、さらにキャパシ
タ容量が増加する。また、筒型ストレージノードと、隣
接する筒型ストレージノードとは短絡しない。
【０１１８】また、この発明の第２の局面に従う半導体
記憶装置によれば、ストレージノードの外表面に、該外
表面から内部に向かって凹む凹部が形成されているの
で、ストレージノードの外表面の面積が増加し、ひいて
は、キャパシタ容量が増加する。
【０１１９】この発明の第３および第４の局面に従う半
導体装置の製造方法によれば、筒型ストレージノードの
内壁面にのみ突起状導電体が形成されるので、筒型スト
レージノードと、該ストレージノードに隣接する隣りの
筒型ストレージノードがショートせずに、かつ、キャパ
シタ容量の大きい、半導体記憶装置が得られるという効
果を奏する。
【０１２０】この発明の第５の局面に従う半導体記憶装
置の製造方法によれば、金属膜が被覆されたストレージ
ノードを加熱して、該ストレージノードの表面にシリサ
イド膜を形成する。その後、シリサイド膜を凝集させ、
次いで、凝集した上記シリサイド膜をストレージノード
の表面から除去する。これにより、ストレージノードの
表面中に、該ストレージノードの表面から内部に向かっ
て凹む凹部が形成され、ひいては、表面積の大きいスト
レージノードが得られる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭのブロック図である。
【図２】従来のＤＲＡＭのメモリセルの等価回路図であ
る。
【図３】スタックトタイプキャパシタを備えた従来のＤ
ＲＡＭメモリセルの断面図である。
【図４】この発明に関連のある先行技術のメモリアレイ
の平面図である。
【図５】図４におけるＶ−Ｖ線に沿う断面図である。
【図６】図５に示す半導体記憶装置の製造方法の第１の
工程における半導体装置の部分断面図である。
【図７】図５に示す半導体記憶装置の製造方法の第２の
工程における半導体装置の部分断面図である。
【図８】図５に示す半導体記憶装置の製造方法の第３の
工程における半導体装置の部分断面図である。
【図９】図５に示す半導体記憶装置の製造方法の第４の
工程における半導体装置の部分断面図である。
【図１０】図５に示す半導体記憶装置の製造方法の第５
の工程における半導体装置の部分断面図である。
【図１１】図５に示す半導体記憶装置の製造方法の第６
の工程における半導体装置の部分断面図である。
【図１２】図５に示す半導体記憶装置の製造方法の第７
の工程における半導体装置の部分断面図である。
【図１３】図５に示す半導体記憶装置の製造方法の第８
の工程における半導体装置の部分断面図である。
【図１４】図５に示す半導体記憶装置の製造方法の第９
の工程における半導体装置の部分断面図である。
【図１５】図５に示す半導体記憶装置の製造方法の第１
０の工程における半導体装置の部分断面図である。
【図１６】図５に示す半導体記憶装置の製造方法の第１
１の工程における半導体装置の部分断面図である。
【図１７】図５に示す半導体記憶装置の製造方法の第１
２の工程における半導体装置の部分断面図である。
【図１８】図５に示す半導体記憶装置の製造方法の第１
３の工程における半導体装置の部分断面図である。
【図１９】図５に示す半導体記憶装置の製造方法の第１
４の工程における半導体装置の部分断面図である。
【図２０】図５に示す半導体記憶装置の製造方法の第１
５の工程における半導体装置の部分断面図である。
【図２１】本発明に関連のあるさらに他の先行技術の半
導体記憶装置の断面図である。
【図２２】図２１に示す半導体記憶装置の製造方法の要
部の工程における半導体装置の部分断面図である。
【図２３】図２１に示す半導体記憶装置の製造方法にお
ける問題点を指摘した、半導体装置の部分断面図であ
る。
【図２４】この発明の一実施例に係る半導体記憶装置
の、ビット線に平行な方向に切った断面図である。
【図２５】この発明の一実施例に係る半導体記憶装置
の、ワード線に平行な方向に切った断面図である。
【図２６】この発明の実施例に係る半導体記憶装置の特
徴を説明するための図である。
【図２７】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１の工程における半導体装置の部分断
面図である。
【図２８】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２の工程における半導体装置の部分断
面図である。
【図２９】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第３の工程における半導体装置の部分断
面図である。
【図３０】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第４の工程における半導体装置の部分断
面図である。
【図３１】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第５の工程における半導体装置の部分断
面図である。
【図３２】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第６の工程における半導体装置の部分断
面図である。
【図３３】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第７の工程における半導体装置の部分断
面図である。
【図３４】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第８の工程における半導体装置の部分断
面図である。
【図３５】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第９の工程における半導体装置の部分断
面図である。
【図３６】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１０の工程における半導体装置の部分
断面図である。
【図３７】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１１の工程における半導体装置の部分
断面図である。
【図３８】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１２の工程における半導体装置の部分
断面図である。
【図３９】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１３の工程における半導体装置の部分
断面図である。
【図４０】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１４の工程における半導体装置の部分
断面図である。
【図４１】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１５の工程における半導体装置の部分
断面図である。
【図４２】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１６の工程における半導体装置の部分
断面図である。
【図４３】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１７の工程における半導体装置の部分
断面図である。
【図４４】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１８の工程における半導体装置の部分
断面図である。
【図４５】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第１９の工程における半導体装置の部分
断面図である。
【図４６】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２０の工程における半導体装置の部分
断面図である。
【図４７】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２１の工程における半導体装置の部分
断面図である。
【図４８】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２２の工程における半導体装置の部分
断面図である。
【図４９】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２３の工程における半導体装置の部分
断面図である。
【図５０】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２４の工程における半導体装置の部分
断面図である。
【図５１】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２５の工程における半導体装置の部分
断面図である。
【図５２】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２６の工程における半導体装置の部分
断面図である。
【図５３】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２７の工程における半導体装置の部分
断面図である。
【図５４】この発明の第１の実施例に係る半導体記憶装
置の製造方法の第２８の工程における半導体装置の部分
断面図である。
【図５５】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第１の工程における半導体装置の部分断
面図である。
【図５６】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第２の工程における半導体装置の部分断
面図である。
【図５７】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第３の工程における半導体装置の部分断
面図である。
【図５８】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第４の工程における半導体装置の部分断
面図である。
【図５９】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第５の工程における半導体装置の部分断
面図である。
【図６０】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第６の工程における半導体装置の部分断
面図である。
【図６１】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第７の工程における半導体装置の部分断
面図である。
【図６２】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第８の工程における半導体装置の部分断
面図である。
【図６３】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第９の工程における半導体装置の部分断
面図である。
【図６４】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第１０の工程における半導体装置の部分
断面図である。
【図６５】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第１１の工程における半導体装置の部分
断面図である。
【図６６】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第１２の工程における半導体装置の部分
断面図である。
【図６７】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第１３の工程における半導体装置の部分
断面図である。
【図６８】この発明の第２の実施例に係る半導体記憶装
置の製造方法の第１４の工程における半導体装置の部分
断面図である。
【図６９】この発明の第３の実施例に係る半導体記憶装
置の製造方法の、基本的な考え方を図示した断面図であ
る。
【図７０】この発明の第３の実施例に係る半導体記憶装
置の製造方法の第１の工程における半導体装置の部分断
面図である。
【図７１】この発明の第３の実施例に係る半導体記憶装
置の製造方法の第２の工程における半導体装置の部分断
面図である。
【図７２】この発明の第３の実施例に係る半導体記憶装
置の製造方法の第３の工程における半導体装置の部分断
面図である。
【図７３】この発明の第３の実施例に係る半導体記憶装
置の製造方法の第４の工程における半導体装置の部分断
面図である。
【図７４】この発明の第３の実施例に係る半導体記憶装
置の製造方法の第５の工程における半導体装置の部分断
面図である。
【図７５】この発明の第４の実施例に係る半導体記憶装
置の要部の断面図である。
【図７６】この発明の第５の実施例に係る半導体記憶装
置の要部の断面図である。
【図７７】この発明の第６の実施例に係る半導体記憶装
置の要部の断面図である。
【符号の説明】
１０ シリコン基板 １１ ソース・ドレイン領域 １２ａ，１２ｂ，１２ｃ，１２ｄ，ワード線 １７ ビット線 ２５ コンタクトホール ２６ 筒型ストレージノード ２７ ボトム導電部分 ２８ 側壁導電部分 ２９ キャパシタ絶縁膜 ３０ セルプレート ４１ シリコン粒
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ (72)発明者 木下 充矢 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 その主表面に導電層が形成された半導体
    基板と、 前記半導体基板の上に形成されたワード線とビット線
    と、 前記ワード線および前記ビット線を覆うように前記半導
    体基板の上に設けられた絶縁膜と、 前記絶縁膜中に設けられ、前記導電層の一部を露出させ
    るためのコンタクトホールと、 前記導電層に電気的に接続される筒型ストレージノード
    と、を備え、 前記筒型ストレージノードは、 （ａ）前記コンタクトホールを通って前記導電層に接触
    するように、かつ前記絶縁膜の表面に沿って設けられた
    ボトム導電部分と、 （ｂ）前記ボトム導電部分の外周部に連なって設けら
    れ、上方に向かって延びる側壁導電部分と、 （ｃ）前記ボトム導電部分および前記側壁導電部分とか
    らなる前記筒型ストレージノードの内壁面に設けられ、
    筒内に向かって突出する突起状導電体と、からなり、 当該装置は、さらに、前記突起状導電体の外表面を含
    む、前記筒型ストレージノードの外表面全面を被覆する
    ように設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記筒型ストレージ
    ノードの外表面を被覆するように設けられたセルプレー
    トと、 を備えた、半導体記憶装置。
  2. 【請求項２】 半導体基板と、 前記半導体基板の上に設けられたストレージノードと、
    を備え、 前記ストレージノードの外表面には、該外表面から内部
    に向かって凹む凹部が形成されており、 当該装置は、さらに、前記凹部を含む前記ストレージノ
    ードの外表面全面を被覆するように設けられたキャパシ
    タ絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
    ドの外表面を被覆するように設けられたセルプレート
    と、 を備えた、半導体記憶装置。
  3. 【請求項３】 前記凹部の形状は、球形である、請求項
    ２に記載の半導体記憶装置。
  4. 【請求項４】 前記ストレージノードと前記キャパシタ
    絶縁膜の間に、前記凹部を埋めるように設けられた、シ
    リサイド膜をさらに備える、請求項２に記載の半導体記
    憶装置。
  5. 【請求項５】 前記ストレージノードは、上方に向かっ
    て延びる筒型ストレージノードを含む、請求項２に記載
    の半導体記憶装置。
  6. 【請求項６】 前記ストレージノードはスタック型スト
    レージノードを含む、請求項２に記載の半導体記憶装
    置。
  7. 【請求項７】 筒型キャパシタが複数個隣接してなる半
    導体記憶装置の製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線の両側であって、前記半導体基板の主表面
    中にソース・ドレイン領域を形成する工程と、 前記半導体基板の上に、前記ソース・ドレイン領域の一
    方に接続されるビット線を形成する工程と、 前記半導体基板の上に、前記ソース・ドレイン領域の他
    方に接続され、絶縁層を間に介在させて、前記ワード線
    の上にまで広がるボトム導電部分と、該ボトム導電部分
    の外周部に連なって設けられ、上方に向かって延び、か
    つ内壁面と外壁面とを有する側壁導電部分と、からなる
    筒型ストレージノードを形成する工程と、 前記筒型ストレージノードの前記ボトム導電部分の上お
    よび前記側壁導電部分の内壁面にのみ、選択的に、突起
    状導電体を形成する工程と、 前記突起状導電体の外表面を含む、前記筒型ストレージ
    ノードの外表面全面にキャパシタ絶縁膜を被覆する工程
    と、 前記キャパシタ絶縁膜を介在させて、前記筒型ストレー
    ジノードの外表面にセルプレートを被覆する工程と、 を備えた、半導体記憶装置の製造方法。
  8. 【請求項８】 筒型キャパシタが複数個隣接してなる半
    導体記憶装置の製造方法であって、 半導体基板の上にワード線を形成する工程と、 前記ワード線の両側であって、前記半導体基板の主表面
    中にソース・ドレイン領域を形成する工程と、 前記半導体基板の上に、前記ソース・ドレイン領域の一
    方に接続されたビット線を形成する工程と、 前記ソース・ドレイン領域の他方に接続され、かつ、絶
    縁層を介在させて、前記ワード線およびビット線を覆う
    ように前記半導体基板の上全面に第１の導体膜を形成す
    る工程と、 前記第１の導体膜の上であって、前記筒型キャパシタが
    形成される領域以外の部分にのみ、上方に向かって延び
    る上端面と側壁面を有する絶縁体のパターンを選択的に
    形成する工程と、 前記絶縁体のパターンの上端面および側壁面を被覆する
    ように、前記第１の導体膜の上全面に第２の導体膜を被
    覆する工程と、 前記第２の導体膜の表面全面に突起状導電体を形成する
    工程と、 前記第２の導体膜の、前記絶縁体のパターンの上端面の
    上に位置する部分を選択的にエッチング除去し、前記絶
    縁体パターンの上端面を露出させる工程と、 前記絶縁体パターンを、その露出した部分からエッチン
    グ除去し、それによって、突起状導電体がその上に設け
    られたボトム導電部分と、該ボトム導電部分の外周部に
    連なって設けられ、上方向に向かって延び、かつその内
    壁面に突起状導電体が設けられた側壁導電部分と、から
    なる筒型ストレージノードを形成する工程と、 前記突起状導電体の表面を含む前記筒型ストレージノー
    ドの外表面全面にキャパシタ絶縁膜を被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記筒型ストレー
    ジノードの外表面に、セルプレートを被覆する工程と、 を備えた、半導体記憶装置の製造方法。
  9. 【請求項９】 半導体基板の上に、シリコンで形成され
    たストレージノードを形成する工程と、 前記ストレージノードの表面を被覆するように金属膜を
    形成する工程と、 前記金属膜が被覆された前記ストレージノードを加熱
    し、前記ストレージノードの表面にシリサイド膜を形成
    する工程と、 前記シリサイド膜を凝集させる工程と、 前記ストレージノードの表面にキャパシタ絶縁膜を被覆
    する工程と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
    ドの外表面にセルプレートを被覆する工程と、 を備えた半導体記憶装置の製造方法。
  10. 【請求項１０】 前記シリサイド膜を凝集させた後、前
    記ストレージノードの表面に前記キャパシタ絶縁膜を形
    成するに先立ち、凝集した前記シリサイド膜を前記スト
    レージノード表面から除去する工程を、さらに備える、
    請求項９に記載の半導体記憶装置の製造方法。
  11. 【請求項１１】 前記シリサイド膜の凝集は、前記シリ
    サイド膜を８００℃以上の温度に加熱することによって
    行なわれる、請求項９に記載の半導体記憶装置の製造方
    法。
  12. 【請求項１２】 前記ストレージノードは、前記半導体
    基板から上方に向かって延びる筒型ストレージノードを
    含む、請求項９に記載の半導体記憶装置の製造方法。
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