JPH077438A - 直並列変換回路 - Google Patents
直並列変換回路Info
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- JPH077438A JPH077438A JP14588593A JP14588593A JPH077438A JP H077438 A JPH077438 A JP H077438A JP 14588593 A JP14588593 A JP 14588593A JP 14588593 A JP14588593 A JP 14588593A JP H077438 A JPH077438 A JP H077438A
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- flip
- output
- serial
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Abstract
(57)【要約】
【目的】 直並列変換回路において、ノイズの混入を検
出したとき、誤った変換結果を出力しないで前の結果を
保持できるものを得る。 【構成】 シフトレジスタ２００によりスタート信号を
シフトし、シフトレジスタ２００の並列出力信号により
イネーブルとなるレジスタ２０１により、直並列変換す
べきデータをラッチし、デコーダ２０７によりシフトレ
ジスタ２００からの並列出力パルスが正しくかつデータ
ロード信号がイネーブル状態となった時を検出し、デコ
ーダ２０７検出出力によりイネーブルとなるレジスタ２
０２によりレジスタ２０１出力を含むデータをラッチし
パラレルデータに変換する。
出したとき、誤った変換結果を出力しないで前の結果を
保持できるものを得る。 【構成】 シフトレジスタ２００によりスタート信号を
シフトし、シフトレジスタ２００の並列出力信号により
イネーブルとなるレジスタ２０１により、直並列変換す
べきデータをラッチし、デコーダ２０７によりシフトレ
ジスタ２００からの並列出力パルスが正しくかつデータ
ロード信号がイネーブル状態となった時を検出し、デコ
ーダ２０７検出出力によりイネーブルとなるレジスタ２
０２によりレジスタ２０１出力を含むデータをラッチし
パラレルデータに変換する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路等において用いられ、シリアルに入力されたデータを
パラレルに変換して出力する直並列変換回路の改良を図
ったものに関するものである。
路等において用いられ、シリアルに入力されたデータを
パラレルに変換して出力する直並列変換回路の改良を図
ったものに関するものである。
【０００２】
【従来の技術】従来の直並列変換回路は、図３のように
構成されており、図中、ＦＦ1 〜ＦＦ4 はシリアルデー
タを順送りにするためのシフトレジスタ１００を構成す
るＤフリップフロップであり、ＤフリップフロップＦＦ
1 のＤ入力にはシリアルデータ信号が入力されＴ入力に
はクロックが正相で入力されている。また、Ｄフリップ
フロップＦＦ2 のＤ入力にはＤフリップフロップＦＦ1
のＱ出力が接続されている。以下、同様に、Ｄフリップ
フロップＦＦ3 ，ＦＦ4 のＤ入力にはＤフリップフロッ
プＦＦ2 ，ＦＦ3 のＱ出力がそれぞれ接続されており、
ＤフリップフロップＦＦ2 ，ＦＦ3 ，ＦＦ4 のＴ入力に
はＤフリップフロップＦＦ1 と同様に正相のクロックが
入力されている。
構成されており、図中、ＦＦ1 〜ＦＦ4 はシリアルデー
タを順送りにするためのシフトレジスタ１００を構成す
るＤフリップフロップであり、ＤフリップフロップＦＦ
1 のＤ入力にはシリアルデータ信号が入力されＴ入力に
はクロックが正相で入力されている。また、Ｄフリップ
フロップＦＦ2 のＤ入力にはＤフリップフロップＦＦ1
のＱ出力が接続されている。以下、同様に、Ｄフリップ
フロップＦＦ3 ，ＦＦ4 のＤ入力にはＤフリップフロッ
プＦＦ2 ，ＦＦ3 のＱ出力がそれぞれ接続されており、
ＤフリップフロップＦＦ2 ，ＦＦ3 ，ＦＦ4 のＴ入力に
はＤフリップフロップＦＦ1 と同様に正相のクロックが
入力されている。
【０００３】また、ＦＦ8 〜ＦＦ11は、シフトレジスタ
１００によりシリアルデータをパラレル変換した結果を
ラッチするためのレジスタ１０１を構成するＤフリップ
フロップであり、ＤフリップフロップＦＦ8 ，ＦＦ9 ，
ＦＦ10，ＦＦ11のＤ入力にはそれぞれ上記シフトレジス
タ１００を構成するＤフリップフロップＦＦ4 ，ＦＦ3
，ＦＦ2 ，ＦＦ1 のＱ出力が接続されている。また、
このレジスタ１０１を構成するＤフリップフロップＦＦ
8 ，ＦＦ9 ，ＦＦ10，ＦＦ11のＱ出力にはそれぞれ出力
０，出力１，出力２，出力３が接続されており、このＤ
フリップフロップＦＦ8 ，ＦＦ9 ，ＦＦ10，ＦＦ11のＴ
入力には、並列出力すべきデータをロードする旨のデー
タロード信号が逆相で入力されている。
１００によりシリアルデータをパラレル変換した結果を
ラッチするためのレジスタ１０１を構成するＤフリップ
フロップであり、ＤフリップフロップＦＦ8 ，ＦＦ9 ，
ＦＦ10，ＦＦ11のＤ入力にはそれぞれ上記シフトレジス
タ１００を構成するＤフリップフロップＦＦ4 ，ＦＦ3
，ＦＦ2 ，ＦＦ1 のＱ出力が接続されている。また、
このレジスタ１０１を構成するＤフリップフロップＦＦ
8 ，ＦＦ9 ，ＦＦ10，ＦＦ11のＱ出力にはそれぞれ出力
０，出力１，出力２，出力３が接続されており、このＤ
フリップフロップＦＦ8 ，ＦＦ9 ，ＦＦ10，ＦＦ11のＴ
入力には、並列出力すべきデータをロードする旨のデー
タロード信号が逆相で入力されている。
【０００４】図４，図５に、この従来例のタイミング図
を示す。図４において、ｎ1 はクロックに重畳したノイ
ズであり、図５において、ｎ2 はデータロード信号に重
畳したノイズである。
を示す。図４において、ｎ1 はクロックに重畳したノイ
ズであり、図５において、ｎ2 はデータロード信号に重
畳したノイズである。
【０００５】次に、図３および図４を用いてクロックに
重畳したノイズの場合の従来回路の動作を説明する。ま
ず始めにシリアルデータをシフトレジスタ１００へ入力
すると、クロックに同期してシリアルデータＤ0 ，Ｄ1
，Ｄ2 ，Ｄ3 がＤフリップフロップＦＦ1 からＤフリ
ップフロップＦＦ4 に向けて順送りされる。次に、この
ようにクロックが１パルス入力されるごとにデータが順
送りされた結果、データＤ0 がＤフリップフロップＦＦ
4 に、データＤ1 がＤフリップフロップＦＦ3 に、デー
タＤ2 がＤフリップフロップＦＦ2 に、データＤ3 がＤ
フリップフロップＦＦ1 にラッチされる。
重畳したノイズの場合の従来回路の動作を説明する。ま
ず始めにシリアルデータをシフトレジスタ１００へ入力
すると、クロックに同期してシリアルデータＤ0 ，Ｄ1
，Ｄ2 ，Ｄ3 がＤフリップフロップＦＦ1 からＤフリ
ップフロップＦＦ4 に向けて順送りされる。次に、この
ようにクロックが１パルス入力されるごとにデータが順
送りされた結果、データＤ0 がＤフリップフロップＦＦ
4 に、データＤ1 がＤフリップフロップＦＦ3 に、デー
タＤ2 がＤフリップフロップＦＦ2 に、データＤ3 がＤ
フリップフロップＦＦ1 にラッチされる。
【０００６】そして、このＤフリップフロップＦＦ1 ，
ＦＦ2 ，ＦＦ3 ，ＦＦ4 のＱ出力からレジスタ１０１を
構成するＤフリップフロップＦＦ11，ＦＦ10，ＦＦ9 ，
ＦＦ8 のＤ入力へデータを転送する配線がそれぞれ設け
られており、シフトレジスタ１００を構成するＤフリッ
プフロップＦＦ1 ，ＦＦ2 ，ＦＦ3 ，ＦＦ4 に順送りさ
れラッチされたデータがこれらの配線に同時に現れる結
果、シフトレジスタ１００からはパラレル変換されたデ
ータがレジスタ１０１に出力される。
ＦＦ2 ，ＦＦ3 ，ＦＦ4 のＱ出力からレジスタ１０１を
構成するＤフリップフロップＦＦ11，ＦＦ10，ＦＦ9 ，
ＦＦ8 のＤ入力へデータを転送する配線がそれぞれ設け
られており、シフトレジスタ１００を構成するＤフリッ
プフロップＦＦ1 ，ＦＦ2 ，ＦＦ3 ，ＦＦ4 に順送りさ
れラッチされたデータがこれらの配線に同時に現れる結
果、シフトレジスタ１００からはパラレル変換されたデ
ータがレジスタ１０１に出力される。
【０００７】その後、データＤ3 に対応するクロック信
号の立ち下がりに同期した図４中の左側の破線で示すタ
イミングで／データロード信号をイネーブルにすること
によって、このシフトレジスタ１００によってパラレル
変換されそれぞれＤフリップフロップＦＦ8 〜ＦＦ11に
ラッチされたデータＤ0 〜Ｄ3 が出力端子０〜３より出
力される。
号の立ち下がりに同期した図４中の左側の破線で示すタ
イミングで／データロード信号をイネーブルにすること
によって、このシフトレジスタ１００によってパラレル
変換されそれぞれＤフリップフロップＦＦ8 〜ＦＦ11に
ラッチされたデータＤ0 〜Ｄ3 が出力端子０〜３より出
力される。
【０００８】ところで、シフトレジスタ１００を駆動す
るクロック信号にノイズｎ1 が混入した時の動作を考え
る。この従来例の場合、クロックのみを用いて、シリア
ルデータを順送りしているので、ノイズが回路の論理レ
ベル、すなわちHigh電圧と認められるレベルをこえてい
ると、ノイズもクロックとみなされ、動作してしまう。
つまり、ノイズの立ち上りエッジによってデータをレジ
スタへ取り込むという誤動作を起こしてしまうことにな
る。
るクロック信号にノイズｎ1 が混入した時の動作を考え
る。この従来例の場合、クロックのみを用いて、シリア
ルデータを順送りしているので、ノイズが回路の論理レ
ベル、すなわちHigh電圧と認められるレベルをこえてい
ると、ノイズもクロックとみなされ、動作してしまう。
つまり、ノイズの立ち上りエッジによってデータをレジ
スタへ取り込むという誤動作を起こしてしまうことにな
る。
【０００９】その結果、本来４個のクロック信号が入力
された時の動作を行なうべきものが、ノイズｎ1 もクロ
ック信号とみなして動作してしまうために、フリップフ
ロップＦＦ1 は入力データＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 に対
しては正規のクロック信号のタイミングでこれをラッチ
するが、入力データＤ1 ，Ｄ2 に対応するクロックの間
で発生したノイズｎ1 に対してもこれが正規のクロック
信号であるのと同様に動作するために、このノイズｎ1
の立ち上がりに同期してデータＤ1 からデータＤ2 への
遷移期間中の不定なデータＤx をラッチしてしまう。以
下、正規のクロック信号に同期してこのシリアルデータ
Ｄ0 ，Ｄ1 ，Ｄx ，Ｄ2 ，Ｄ3 がフリップフロップＦＦ
2 ，ＦＦ3 ，ＦＦ4 に順送りされ、シフトレジスタ１０
０からはパラレル変換されたデータがレジスタ１０１に
出力される。
された時の動作を行なうべきものが、ノイズｎ1 もクロ
ック信号とみなして動作してしまうために、フリップフ
ロップＦＦ1 は入力データＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 に対
しては正規のクロック信号のタイミングでこれをラッチ
するが、入力データＤ1 ，Ｄ2 に対応するクロックの間
で発生したノイズｎ1 に対してもこれが正規のクロック
信号であるのと同様に動作するために、このノイズｎ1
の立ち上がりに同期してデータＤ1 からデータＤ2 への
遷移期間中の不定なデータＤx をラッチしてしまう。以
下、正規のクロック信号に同期してこのシリアルデータ
Ｄ0 ，Ｄ1 ，Ｄx ，Ｄ2 ，Ｄ3 がフリップフロップＦＦ
2 ，ＦＦ3 ，ＦＦ4 に順送りされ、シフトレジスタ１０
０からはパラレル変換されたデータがレジスタ１０１に
出力される。
【００１０】その後、データＤ3 に対応するクロック信
号の立ち下がりに同期した図４中の右側の破線で示すタ
イミングで／データロード信号をイネーブルにすること
によって、このシフトレジスタ１００によってパラレル
変換されそれぞれＤフリップフロップＦＦ8 〜ＦＦ11に
ラッチされたデータＤ1 ，Ｄx ，Ｄ2 ，Ｄ3 が出力端子
０〜３より出力される。
号の立ち下がりに同期した図４中の右側の破線で示すタ
イミングで／データロード信号をイネーブルにすること
によって、このシフトレジスタ１００によってパラレル
変換されそれぞれＤフリップフロップＦＦ8 〜ＦＦ11に
ラッチされたデータＤ1 ，Ｄx ，Ｄ2 ，Ｄ3 が出力端子
０〜３より出力される。
【００１１】次に、図３および図５を用いてデータロー
ド信号にノイズが重畳した場合の従来回路の動作を説明
する。まずクロック信号に同期して入力データＤ0 ，Ｄ
1 ，Ｄ2 ，Ｄ3 がフリップフロップＦＦ1 ，ＦＦ2 ，Ｆ
Ｆ3 ，ＦＦ4 に順送りされラッチされるが、その際、レ
ジスタ１０１は入力データＤ1 に対応するクロックとほ
ぼ同時に発生するノイズｎ２もデータロード信号とみな
して動作するために、このノイズｎ２の立ち下がりに同
期してフリップフロップＦＦ1 ，ＦＦ2 ，ＦＦ3 ，ＦＦ
4 が出力しているデータをラッチする。このとき、フリ
ップフロップＦＦ1 およびＦＦ2 には、今回のサイクル
のクロックに対応したデータＤ1 ，Ｄ0がラッチされて
いるが、フリップフロップＦＦ3 およびＦＦ4 には、今
回の入力データは順送りされておらず、前回のサイクル
で順送りされたデータをラッチしたままであり、従っ
て、データロード信号にノイズが混入した場合は、シリ
アル−パラレル変換途中でデータをロードしてしまい、
正しい変換データを書き換えてしまう。
ド信号にノイズが重畳した場合の従来回路の動作を説明
する。まずクロック信号に同期して入力データＤ0 ，Ｄ
1 ，Ｄ2 ，Ｄ3 がフリップフロップＦＦ1 ，ＦＦ2 ，Ｆ
Ｆ3 ，ＦＦ4 に順送りされラッチされるが、その際、レ
ジスタ１０１は入力データＤ1 に対応するクロックとほ
ぼ同時に発生するノイズｎ２もデータロード信号とみな
して動作するために、このノイズｎ２の立ち下がりに同
期してフリップフロップＦＦ1 ，ＦＦ2 ，ＦＦ3 ，ＦＦ
4 が出力しているデータをラッチする。このとき、フリ
ップフロップＦＦ1 およびＦＦ2 には、今回のサイクル
のクロックに対応したデータＤ1 ，Ｄ0がラッチされて
いるが、フリップフロップＦＦ3 およびＦＦ4 には、今
回の入力データは順送りされておらず、前回のサイクル
で順送りされたデータをラッチしたままであり、従っ
て、データロード信号にノイズが混入した場合は、シリ
アル−パラレル変換途中でデータをロードしてしまい、
正しい変換データを書き換えてしまう。
【００１２】
【発明が解決しようとする課題】従来の直並列変換回路
は以上のように構成されており、クロック信号およびデ
ータロード信号にノイズが入ると誤った変換結果を出力
したり、正しい変換結果を書き換えてしまうという問題
があった。
は以上のように構成されており、クロック信号およびデ
ータロード信号にノイズが入ると誤った変換結果を出力
したり、正しい変換結果を書き換えてしまうという問題
があった。
【００１３】本発明は上記のような問題点を解消するた
めになされたもので、クロック信号およびスタート信
号，データロード信号にノイズが入った時であっても、
前の変換結果を保持することができる直並列変換回路を
得ることを目的とする。
めになされたもので、クロック信号およびスタート信
号，データロード信号にノイズが入った時であっても、
前の変換結果を保持することができる直並列変換回路を
得ることを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る直並列変換
回路は、直並列変換すべき各サイクルのシリアルデータ
の先頭を示すスタート信号をクロックに同期してシフト
するシフトレジスタと、このシフトレジスタに含まれる
記憶手段の出力信号によりイネーブルとなり、直並列変
換すべき各サイクルに含まれるデータを上記クロックに
同期してラッチする第１のレジスタと、上記シフトレジ
スタから出力される直並列変換するためのパルスが正し
く、かつ、データロード信号がロードイネーブル状態と
なった時を検出するデコーダと、このデコーダの検出出
力によりイネーブルとなり上記第１のレジスタの出力を
含む上記シリアルデータを構成するデータをラッチしパ
ラレルデータに変換して出力する第２のレジスタとを設
け、パルスが誤っているときには、変換結果を出力しな
いように構成したものである。
回路は、直並列変換すべき各サイクルのシリアルデータ
の先頭を示すスタート信号をクロックに同期してシフト
するシフトレジスタと、このシフトレジスタに含まれる
記憶手段の出力信号によりイネーブルとなり、直並列変
換すべき各サイクルに含まれるデータを上記クロックに
同期してラッチする第１のレジスタと、上記シフトレジ
スタから出力される直並列変換するためのパルスが正し
く、かつ、データロード信号がロードイネーブル状態と
なった時を検出するデコーダと、このデコーダの検出出
力によりイネーブルとなり上記第１のレジスタの出力を
含む上記シリアルデータを構成するデータをラッチしパ
ラレルデータに変換して出力する第２のレジスタとを設
け、パルスが誤っているときには、変換結果を出力しな
いように構成したものである。
【００１５】
【作用】本発明においては、上述のような構成とするこ
とにより、直並列変換に用いるパルスが正しく、かつ、
入力されるデータロード信号がロードイネーブル状態に
なった時だけ、パラレル変換結果を出力し、それ以外の
ノイズ混入時には前の変換結果を保持する。
とにより、直並列変換に用いるパルスが正しく、かつ、
入力されるデータロード信号がロードイネーブル状態に
なった時だけ、パラレル変換結果を出力し、それ以外の
ノイズ混入時には前の変換結果を保持する。
【００１６】
【実施例】実施例１．以下、本発明の一実施例を図につ
いて説明する。図１は本発明の一実施例による直並列変
換回路である。図において、ＦＦ21〜ＦＦ24は直並列変
換するためのパルスを作るシフトレジスタ２００を構成
するＤフリップフロップであり、ＤフリップフロップＦ
Ｆ21のＤ入力には、直並列変換すべき各サイクルのシリ
アルデータの先頭を示すスタート信号が入力されＴ入力
にはクロックが正相で入力されている。また、Ｄフリッ
プフロップＦＦ22のＤ入力にはＤフリップフロップＦＦ
21のＱ出力が接続されている。以下、同様に、Ｄフリッ
プフロップＦＦ23，ＦＦ24のＤ入力にはＤフリップフロ
ップＦＦ22，ＦＦ23のＱ出力が接続されており、Ｄフリ
ップフロップＦＦ22，ＦＦ23，ＦＦ24のＴ入力にはＤフ
リップフロップＦＦ21と同相のクロックが入力されてい
る。
いて説明する。図１は本発明の一実施例による直並列変
換回路である。図において、ＦＦ21〜ＦＦ24は直並列変
換するためのパルスを作るシフトレジスタ２００を構成
するＤフリップフロップであり、ＤフリップフロップＦ
Ｆ21のＤ入力には、直並列変換すべき各サイクルのシリ
アルデータの先頭を示すスタート信号が入力されＴ入力
にはクロックが正相で入力されている。また、Ｄフリッ
プフロップＦＦ22のＤ入力にはＤフリップフロップＦＦ
21のＱ出力が接続されている。以下、同様に、Ｄフリッ
プフロップＦＦ23，ＦＦ24のＤ入力にはＤフリップフロ
ップＦＦ22，ＦＦ23のＱ出力が接続されており、Ｄフリ
ップフロップＦＦ22，ＦＦ23，ＦＦ24のＴ入力にはＤフ
リップフロップＦＦ21と同相のクロックが入力されてい
る。
【００１７】ＦＦ25〜ＦＦ27は、このシフトレジスタ２
００により作成されたパルスを用いて直並列変換すべき
シリアルデータを順次保持するためのレジスタ２０１を
構成するＤフリップフロップである。このレジスタ２０
１を構成するＤフリップフロップＦＦ25，ＦＦ26，ＦＦ
27のＤ入力にはそれぞれシリアルデータが入力されてお
り、このＤフリップフロップＦＦ25，ＦＦ26，ＦＦ27の
Ｔ入力には上記ＤフリップフロップＦＦ21，ＦＦ22，Ｆ
Ｆ23，ＦＦ24のＴ入力に入力されるのと同相のクロック
が入力されている。また、このＤフリップフロップＦＦ
25，ＦＦ26，ＦＦ27のＥ入力にはそれぞれ上記Ｄフリッ
プフロップＦＦ23，ＦＦ22，ＦＦ21のＱ出力が逆相で入
力されている。
００により作成されたパルスを用いて直並列変換すべき
シリアルデータを順次保持するためのレジスタ２０１を
構成するＤフリップフロップである。このレジスタ２０
１を構成するＤフリップフロップＦＦ25，ＦＦ26，ＦＦ
27のＤ入力にはそれぞれシリアルデータが入力されてお
り、このＤフリップフロップＦＦ25，ＦＦ26，ＦＦ27の
Ｔ入力には上記ＤフリップフロップＦＦ21，ＦＦ22，Ｆ
Ｆ23，ＦＦ24のＴ入力に入力されるのと同相のクロック
が入力されている。また、このＤフリップフロップＦＦ
25，ＦＦ26，ＦＦ27のＥ入力にはそれぞれ上記Ｄフリッ
プフロップＦＦ23，ＦＦ22，ＦＦ21のＱ出力が逆相で入
力されている。
【００１８】また、ＦＦ28〜ＦＦ31はパラレル変換した
結果をラッチするためのレジスタ２０２を構成するＤフ
リップフロップである。このＤフリップフロップＦＦ3
0，ＦＦ29，ＦＦ28のＤ入力にはＤフリップフロップＦ
Ｆ25，ＦＦ26，ＦＦ27のＱ出力がそれぞれ接続されてお
り、また、ＤフリップフロップＦＦ31のＤ入力にはシリ
アルデータ信号が入力されている。このＤフリップフロ
ップＦＦ28〜ＦＦ31のＴ入力には上記Ｄフリップフロッ
プＦＦ21，ＦＦ22，ＦＦ23，ＦＦ24のＴ入力に入力され
るのと同相のクロックが入力されている。また、このＤ
フリップフロップＦＦ28〜ＦＦ31のＥ入力にはデコーダ
２０７の出力が接続されている。
結果をラッチするためのレジスタ２０２を構成するＤフ
リップフロップである。このＤフリップフロップＦＦ3
0，ＦＦ29，ＦＦ28のＤ入力にはＤフリップフロップＦ
Ｆ25，ＦＦ26，ＦＦ27のＱ出力がそれぞれ接続されてお
り、また、ＤフリップフロップＦＦ31のＤ入力にはシリ
アルデータ信号が入力されている。このＤフリップフロ
ップＦＦ28〜ＦＦ31のＴ入力には上記Ｄフリップフロッ
プＦＦ21，ＦＦ22，ＦＦ23，ＦＦ24のＴ入力に入力され
るのと同相のクロックが入力されている。また、このＤ
フリップフロップＦＦ28〜ＦＦ31のＥ入力にはデコーダ
２０７の出力が接続されている。
【００１９】２０７はシフトレジスタ２００を用いて作
った直並列変換するためのパルスが正しく、かつ、入力
されるデータロード信号が、ロードイネーブル状態とな
った時だけ、シリアルデータを順次入力したレジスタ２
０１の出力をラッチするようにレジスタ２０２に指示す
るデコーダであり、このデコーダ２０７はインバータ１
３および５入力ＡＮＤゲート１２から構成されている。
った直並列変換するためのパルスが正しく、かつ、入力
されるデータロード信号が、ロードイネーブル状態とな
った時だけ、シリアルデータを順次入力したレジスタ２
０１の出力をラッチするようにレジスタ２０２に指示す
るデコーダであり、このデコーダ２０７はインバータ１
３および５入力ＡＮＤゲート１２から構成されている。
【００２０】このデコーダ２０７において、１３はＤフ
リップフロップＦＦ23の出力を反転するインバータ、１
２はこのＤフリップフロップＦＦ21，ＦＦ22，ＦＦ23と
インバータ１３の出力およびインバータ１１の出力が入
力されるＡＮＤゲートである。また、１１は並列出力す
べきデータをロードする旨のデータロード信号を反転す
るインバータである。また、図２は本発明の一実施例に
よる直並列変換回路の動作を示すタイミング図である。
リップフロップＦＦ23の出力を反転するインバータ、１
２はこのＤフリップフロップＦＦ21，ＦＦ22，ＦＦ23と
インバータ１３の出力およびインバータ１１の出力が入
力されるＡＮＤゲートである。また、１１は並列出力す
べきデータをロードする旨のデータロード信号を反転す
るインバータである。また、図２は本発明の一実施例に
よる直並列変換回路の動作を示すタイミング図である。
【００２１】次に動作について図１，図２を用いて説明
する。まず始めに各サイクル毎に一回発生するスタート
信号をシフトレジスタ２００へ入力すると、クロックに
同期して、このスタート信号が順送りされる。これによ
り、まずＤフリップフロップＦＦ21の出力がLow になっ
た時、ＤフリップフロップＦＦ27はイネーブルになり、
データＤ0 がクロックの立ち上りエッジでＤフリップフ
ロップＦＦ27にラッチされる。同様にＤフリップフロッ
プＦＦ22の出力がLow になった時、Ｄフリップフロップ
ＦＦ26はイネーブルになり、データＤ1がＤフリップフ
ロップＦＦ26にラッチされる。また、Ｄフリップフロッ
プＦＦ23の出力がLow になった時、Ｄフリップフロップ
ＦＦ25はイネーブルになり、データＤ2 がＤＤフリップ
フロップＦＦ25にラッチされる。
する。まず始めに各サイクル毎に一回発生するスタート
信号をシフトレジスタ２００へ入力すると、クロックに
同期して、このスタート信号が順送りされる。これによ
り、まずＤフリップフロップＦＦ21の出力がLow になっ
た時、ＤフリップフロップＦＦ27はイネーブルになり、
データＤ0 がクロックの立ち上りエッジでＤフリップフ
ロップＦＦ27にラッチされる。同様にＤフリップフロッ
プＦＦ22の出力がLow になった時、Ｄフリップフロップ
ＦＦ26はイネーブルになり、データＤ1がＤフリップフ
ロップＦＦ26にラッチされる。また、Ｄフリップフロッ
プＦＦ23の出力がLow になった時、Ｄフリップフロップ
ＦＦ25はイネーブルになり、データＤ2 がＤＤフリップ
フロップＦＦ25にラッチされる。
【００２２】次にデータＤ3 が入力された時、データロ
ード信号をイネーブル（Low ）にすると、インバータ１
１の出力はHighとなり、また、この時Ｄフリップフロッ
プＦＦ21，ＦＦ22，ＦＦ23の出力はHigh、ＦＦ24の出力
はLow となっており、このＦＦ24の出力が入力されるイ
ンバータ１３の出力はHighとなっているので、デコーダ
２０７のＡＮＤゲート１２の出力はHighとなり、Ｄフリ
ップフロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31はイネー
ブルとなる。このため、出力されるデータＤ3はＤフリ
ップフロップＦＦ31でラッチされ出力される。また、同
時にＤフリップフロップＦＦ25〜ＦＦ27の出力もＤフリ
ップフロップＦＦ28〜ＦＦ30でラッチされ、外部に出力
される。
ード信号をイネーブル（Low ）にすると、インバータ１
１の出力はHighとなり、また、この時Ｄフリップフロッ
プＦＦ21，ＦＦ22，ＦＦ23の出力はHigh、ＦＦ24の出力
はLow となっており、このＦＦ24の出力が入力されるイ
ンバータ１３の出力はHighとなっているので、デコーダ
２０７のＡＮＤゲート１２の出力はHighとなり、Ｄフリ
ップフロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31はイネー
ブルとなる。このため、出力されるデータＤ3はＤフリ
ップフロップＦＦ31でラッチされ出力される。また、同
時にＤフリップフロップＦＦ25〜ＦＦ27の出力もＤフリ
ップフロップＦＦ28〜ＦＦ30でラッチされ、外部に出力
される。
【００２３】よってシリアルデータがパラレルデータへ
と変換される。またこのとき、デコーダ２０７によっ
て、直並列変換用のパルスが正しい時のみ、Ｄフリップ
フロップＦＦ28〜ＦＦ31をイネーブル状態にし、データ
をラッチさせる。そして、パルスが正しくないときは、
ＤフリップフロップＦＦ28〜ＦＦ31をディセイブル状態
とし、前のデータを保持させる。
と変換される。またこのとき、デコーダ２０７によっ
て、直並列変換用のパルスが正しい時のみ、Ｄフリップ
フロップＦＦ28〜ＦＦ31をイネーブル状態にし、データ
をラッチさせる。そして、パルスが正しくないときは、
ＤフリップフロップＦＦ28〜ＦＦ31をディセイブル状態
とし、前のデータを保持させる。
【００２４】今、データロード信号にノイズｎ2 が混入
したとすると、このノイズｎ2 によりインバータ１１の
出力はHighになるが、ノイズｎ2 がいつ混入してもＤフ
リップフロップＦＦ21，ＦＦ22，ＦＦ23の出力およびイ
ンバータ１３の出力のいずれか一つは必ずLow となって
いる。従って、データロード信号にノイズｎ2 が混入し
たとしてもデコーダ２０７のＡＮＤゲート１２の出力が
Highになることはなく、レジスタ２０２を構成するＤフ
リップフロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31の出力
は前のデータが保持される。
したとすると、このノイズｎ2 によりインバータ１１の
出力はHighになるが、ノイズｎ2 がいつ混入してもＤフ
リップフロップＦＦ21，ＦＦ22，ＦＦ23の出力およびイ
ンバータ１３の出力のいずれか一つは必ずLow となって
いる。従って、データロード信号にノイズｎ2 が混入し
たとしてもデコーダ２０７のＡＮＤゲート１２の出力が
Highになることはなく、レジスタ２０２を構成するＤフ
リップフロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31の出力
は前のデータが保持される。
【００２５】次に、クロック信号にノイズｎ1 が混入し
たとすると、ＤフリップフロップＦＦ21〜ＦＦ24の出力
が正しい時とは異なり、このノイズｎ1 に同期してＤフ
リップフロップＦＦ23の出力が本来のクロックとは異な
るタイミングで立ち上がり、このＤフリップフロップＦ
Ｆ23の出力に同期してレジスタ２０１のＤフリップフロ
ップＦＦ25が不定のデータＤX をラッチするが、ノイズ
ｎ1 がデータＤ4 〜Ｄ6 に対応するクロックのどの間に
混入したとしても、ＤフリップフロップＦＦ21，ＦＦ2
2，ＦＦ23のいずれか一つの出力は必ずLow となってい
る。従って、クロック信号にノイズｎ1 が混入したとし
てもデコーダ２０７のＡＮＤゲート１２の出力はディセ
イブル（Low ）になり、レジスタ２０２を構成するＤフ
リップフロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31の出力
は前のデータが保持される。
たとすると、ＤフリップフロップＦＦ21〜ＦＦ24の出力
が正しい時とは異なり、このノイズｎ1 に同期してＤフ
リップフロップＦＦ23の出力が本来のクロックとは異な
るタイミングで立ち上がり、このＤフリップフロップＦ
Ｆ23の出力に同期してレジスタ２０１のＤフリップフロ
ップＦＦ25が不定のデータＤX をラッチするが、ノイズ
ｎ1 がデータＤ4 〜Ｄ6 に対応するクロックのどの間に
混入したとしても、ＤフリップフロップＦＦ21，ＦＦ2
2，ＦＦ23のいずれか一つの出力は必ずLow となってい
る。従って、クロック信号にノイズｎ1 が混入したとし
てもデコーダ２０７のＡＮＤゲート１２の出力はディセ
イブル（Low ）になり、レジスタ２０２を構成するＤフ
リップフロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31の出力
は前のデータが保持される。
【００２６】また、スタート信号にノイズｎ3 が混入し
たとすると、ＤフリップフロップＦＦ21〜ＦＦ23の出力
のいずれか一つの出力は必ずLow となっている。従っ
て、スタート信号にノイズｎ3 が混入したとしてもデコ
ーダ２０７のＡＮＤゲート１２の出力はディセイブル
（Low ）になり、レジスタ２０２を構成するＤフリップ
フロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31の出力は前の
データが保持される。
たとすると、ＤフリップフロップＦＦ21〜ＦＦ23の出力
のいずれか一つの出力は必ずLow となっている。従っ
て、スタート信号にノイズｎ3 が混入したとしてもデコ
ーダ２０７のＡＮＤゲート１２の出力はディセイブル
（Low ）になり、レジスタ２０２を構成するＤフリップ
フロップＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31の出力は前の
データが保持される。
【００２７】このように、上記実施例では、シリアルデ
ータ信号の１サイクル毎に入力されるスタート信号をク
ロックに同期してシフトレジスタにより順送りし、その
順送りされたスタート信号に同期してイネーブルになる
レジスタにより１サイクル内の最終データ以外の各デー
タを順次ラッチし、デコーダでシフトレジスタの最終段
のみがLow ，それ以外の各段の出力が全てHighであり、
かつ、データロード信号がLow である旨を確認して、シ
リアルデータ信号の１サイクル内の最後のデータおよび
上記レジスタによりラッチされている１サイクル内の最
終データ以外のデータをラッチするようにしたので、ク
ロック信号およびスタート信号，データロード信号にノ
イズが重畳してもノイズにより誤動作を引き起こすこと
なく、正しく直並列変換動作を行なうことが可能にな
る。
ータ信号の１サイクル毎に入力されるスタート信号をク
ロックに同期してシフトレジスタにより順送りし、その
順送りされたスタート信号に同期してイネーブルになる
レジスタにより１サイクル内の最終データ以外の各デー
タを順次ラッチし、デコーダでシフトレジスタの最終段
のみがLow ，それ以外の各段の出力が全てHighであり、
かつ、データロード信号がLow である旨を確認して、シ
リアルデータ信号の１サイクル内の最後のデータおよび
上記レジスタによりラッチされている１サイクル内の最
終データ以外のデータをラッチするようにしたので、ク
ロック信号およびスタート信号，データロード信号にノ
イズが重畳してもノイズにより誤動作を引き起こすこと
なく、正しく直並列変換動作を行なうことが可能にな
る。
【００２８】なお、上記実施例では４ビットの直並列変
換回路について説明したが、２〜３ビットもしくはこれ
以上の多ビットについても適用でき、多ビットをｎ（≧
２）ビットとすると、その場合、シフトレジスタ２００
をｎビット、レジスタ２０１をｎ−１ビット、レジスタ
２０２をｎビットとすればよく、上記実施例と同様の効
果を奏する。
換回路について説明したが、２〜３ビットもしくはこれ
以上の多ビットについても適用でき、多ビットをｎ（≧
２）ビットとすると、その場合、シフトレジスタ２００
をｎビット、レジスタ２０１をｎ−１ビット、レジスタ
２０２をｎビットとすればよく、上記実施例と同様の効
果を奏する。
【００２９】
【発明の効果】以上のように、本発明に係る直並列変換
回路によれば、直並列変換すべき各サイクルのシリアル
データの先頭を示すスタート信号をクロックに同期して
シフトするシフトレジスタと、このシフトレジスタに含
まれる記憶手段の出力信号によりイネーブルとなり、直
並列変換すべき各サイクルに含まれるデータを上記クロ
ックに同期してラッチする第１のレジスタと、上記シフ
トレジスタから出力される直並列変換するためのパルス
が正しく、かつ、データロード信号がロードイネーブル
状態となった時を検出するデコーダと、このデコーダの
検出出力によりイネーブルとなり上記第１のレジスタの
出力を含む上記シリアルデータを構成するデータをラッ
チしパラレルデータに変換して出力する第２のレジスタ
とを設け、パルスが誤っているときには、変換結果を出
力しないようにしたので、誤動作の原因となりうるノイ
ズの混入を検出でき、ノイズが混入したときは、前のデ
ータを保持し、誤った変換結果を出力しないようにでき
るという効果がある。
回路によれば、直並列変換すべき各サイクルのシリアル
データの先頭を示すスタート信号をクロックに同期して
シフトするシフトレジスタと、このシフトレジスタに含
まれる記憶手段の出力信号によりイネーブルとなり、直
並列変換すべき各サイクルに含まれるデータを上記クロ
ックに同期してラッチする第１のレジスタと、上記シフ
トレジスタから出力される直並列変換するためのパルス
が正しく、かつ、データロード信号がロードイネーブル
状態となった時を検出するデコーダと、このデコーダの
検出出力によりイネーブルとなり上記第１のレジスタの
出力を含む上記シリアルデータを構成するデータをラッ
チしパラレルデータに変換して出力する第２のレジスタ
とを設け、パルスが誤っているときには、変換結果を出
力しないようにしたので、誤動作の原因となりうるノイ
ズの混入を検出でき、ノイズが混入したときは、前のデ
ータを保持し、誤った変換結果を出力しないようにでき
るという効果がある。
【図１】本発明の一実施例による直並列変換回路を示す
図である。
図である。
【図２】本発明の一実施例による動作タイミングを示す
図である。
図である。
【図３】従来の直並列変換回路を示す図である。
【図４】従来例の動作タイミングを示す図である。
【図５】従来例の動作タイミングを示す図である。
ＦＦ21〜ＦＦ31 Ｄフリップフロップ １１ インバータ １２ ＡＮＤゲート １３ インバータ ２００ シフトレジスタ ２０１ レジスタ ２０２ レジスタ ２０７ デコーダ
Claims (1)
- 【請求項１】 直並列変換すべき各サイクルのシリアル
データの先頭を示すスタート信号をクロックに同期して
シフトするシフトレジスタと、 該シフトレジスタに含まれる記憶手段の出力信号により
イネーブルとなり、上記直並列変換すべき各サイクルに
含まれるシリアルデータを上記クロックに同期してラッ
チする第１のレジスタと、 上記シフトレジスタから出力されるパルス、及び並列出
力すべきデータをロードする旨のデータロード信号に基
づいてロードイネーブル信号を出力するデコーダと、 上記ロードイネーブル信号によりイネーブルとなり上記
第１のレジスタの出力及び上記シリアルデータをラッチ
してパラレルデータに変換して出力する第２のレジスタ
とを備えたことを特徴とする直並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14588593A JPH077438A (ja) | 1993-06-17 | 1993-06-17 | 直並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14588593A JPH077438A (ja) | 1993-06-17 | 1993-06-17 | 直並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077438A true JPH077438A (ja) | 1995-01-10 |
Family
ID=15395306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14588593A Pending JPH077438A (ja) | 1993-06-17 | 1993-06-17 | 直並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340058B1 (ko) * | 1998-06-27 | 2002-07-18 | 박종섭 | 버스신호전송장치 |
| US7320097B2 (en) | 2004-03-01 | 2008-01-15 | Nec Electronics Corporation | Serial to parallel conversion circuit having a shift clock frequency lower than a data transfer frequency |
| JP2008060686A (ja) * | 2006-08-29 | 2008-03-13 | Oki Electric Ind Co Ltd | シリアルインタフェースデータ入力回路 |
| US8572424B2 (en) | 2002-04-10 | 2013-10-29 | Fujitsu Semiconductor Limited | Semiconductor device to select and output data to a data bus |
-
1993
- 1993-06-17 JP JP14588593A patent/JPH077438A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340058B1 (ko) * | 1998-06-27 | 2002-07-18 | 박종섭 | 버스신호전송장치 |
| US8572424B2 (en) | 2002-04-10 | 2013-10-29 | Fujitsu Semiconductor Limited | Semiconductor device to select and output data to a data bus |
| US7320097B2 (en) | 2004-03-01 | 2008-01-15 | Nec Electronics Corporation | Serial to parallel conversion circuit having a shift clock frequency lower than a data transfer frequency |
| JP2008060686A (ja) * | 2006-08-29 | 2008-03-13 | Oki Electric Ind Co Ltd | シリアルインタフェースデータ入力回路 |
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