JPH0774638A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
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- JPH0774638A JPH0774638A JP21664293A JP21664293A JPH0774638A JP H0774638 A JPH0774638 A JP H0774638A JP 21664293 A JP21664293 A JP 21664293A JP 21664293 A JP21664293 A JP 21664293A JP H0774638 A JPH0774638 A JP H0774638A
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Abstract
(57)【要約】
【目的】 低電源電圧を用いてもＡ−Ｄ変換精度の低下
を招来することのないＡ−Ｄ変換器を得る。 【構成】 電源電圧を昇圧回路により昇圧し、選択回路
の選択スイッチング手段とチョッパ型アンプの入力切替
スイッチング手段とに供給される制御信号を上記昇圧回
路で昇圧して得た昇圧電源電圧を基にレベル変換回路に
よりレベル変換するＡ−Ｄ変換器である。
を招来することのないＡ−Ｄ変換器を得る。 【構成】 電源電圧を昇圧回路により昇圧し、選択回路
の選択スイッチング手段とチョッパ型アンプの入力切替
スイッチング手段とに供給される制御信号を上記昇圧回
路で昇圧して得た昇圧電源電圧を基にレベル変換回路に
よりレベル変換するＡ−Ｄ変換器である。
Description
【０００１】
【産業上の利用分野】この発明は、電源電圧の変動によ
るＡ／Ｄ変換精度の低下を抑制し、電源電圧の変動に対
する信頼性を向上させたＡ−Ｄ変換器に関するものであ
る。
るＡ／Ｄ変換精度の低下を抑制し、電源電圧の変動に対
する信頼性を向上させたＡ−Ｄ変換器に関するものであ
る。
【０００２】
【従来の技術】図９は、逐次近似方式により上位ビット
からＡ／Ｄ変換値が決定される２ビットの従来のＡ−Ｄ
変換器の構成を示す回路図である。図において１はディ
ジタル値に変換されるアナログ電圧が入力されるアナロ
グ電圧入力端子、２は基準電圧Ｖｒｅｆから分圧電圧を
生成し出力する抵抗ラダー回路である。３は抵抗ラダー
回路２により生成された分圧電圧のうちから１つを選択
する選択回路であり、トランスミッションゲート４，
５，６から構成されている。７はチョッパ型アンプであ
り、入力切替用のトランスミッションゲート８，９とイ
ンバータ回路１１の入力側に挿入されたコンデンサ１０
とインバータ回路１１に並列接続されたトランスミッシ
ョンゲート１２から構成されている。１３は制御回路
（制御手段）であり、トランスミッションゲート４のゲ
ート端子に供給する制御信号Ｊ０、トランスミッション
ゲート５のゲート端子に供給する制御信号Ｊ１、トラン
スミッションゲート６のゲート端子に供給する制御信号
Ｊ２、トランスミッションゲート８とトランスミッショ
ンゲート９のゲート端子に供給する制御信号ｂ，ｂ-
（以下、信号ｂのインバートされた信号をいう）を出力
し、トランスミッションゲート４，５，６，８，９，１
２のオン／オフを制御する。なお、トランスミッション
ゲ−ト４，５，６，１８，９，１２は、Ｎチャネルトラ
ンジスタとＰチャネルトランジスタとで構成されてい
る。
からＡ／Ｄ変換値が決定される２ビットの従来のＡ−Ｄ
変換器の構成を示す回路図である。図において１はディ
ジタル値に変換されるアナログ電圧が入力されるアナロ
グ電圧入力端子、２は基準電圧Ｖｒｅｆから分圧電圧を
生成し出力する抵抗ラダー回路である。３は抵抗ラダー
回路２により生成された分圧電圧のうちから１つを選択
する選択回路であり、トランスミッションゲート４，
５，６から構成されている。７はチョッパ型アンプであ
り、入力切替用のトランスミッションゲート８，９とイ
ンバータ回路１１の入力側に挿入されたコンデンサ１０
とインバータ回路１１に並列接続されたトランスミッシ
ョンゲート１２から構成されている。１３は制御回路
（制御手段）であり、トランスミッションゲート４のゲ
ート端子に供給する制御信号Ｊ０、トランスミッション
ゲート５のゲート端子に供給する制御信号Ｊ１、トラン
スミッションゲート６のゲート端子に供給する制御信号
Ｊ２、トランスミッションゲート８とトランスミッショ
ンゲート９のゲート端子に供給する制御信号ｂ，ｂ-
（以下、信号ｂのインバートされた信号をいう）を出力
し、トランスミッションゲート４，５，６，８，９，１
２のオン／オフを制御する。なお、トランスミッション
ゲ−ト４，５，６，１８，９，１２は、Ｎチャネルトラ
ンジスタとＰチャネルトランジスタとで構成されてい
る。
【０００３】図１０は、上述したＡ−Ｄ変換器の動作を
示すタイミングチャートであり、区間「Ｉ」は上位１ビ
ットのディジタル値が決定される期間、区間「II」は下
位１ビットのディジタル値が決定される期間を示してい
る。
示すタイミングチャートであり、区間「Ｉ」は上位１ビ
ットのディジタル値が決定される期間、区間「II」は下
位１ビットのディジタル値が決定される期間を示してい
る。
【０００４】次に、アナログ電圧入力端子１から入力さ
れるアナログ電圧レベルＶａがＶＬ１＞Ｖａ＞ＶＬ２の
ときのＡ−Ｄ変換動作について説明する。まず、図１０
のタイミングチャートにおける区間「Ｉ」において制御
信号ｂが制御回路１３から出力されると、チョッパ型ア
ンプ７のトランスミッションゲート８とトランスミッシ
ョンゲート１２は導通状態となる。この結果、ｃ点の電
位はインバータ回路１１の閾値電圧ＶＴＨＡ付近にな
り、インバータ回路１１の閾値電圧とアナログ電圧レベ
ルＶａの差電圧により電荷がコンデンサ１０に充電され
る。
れるアナログ電圧レベルＶａがＶＬ１＞Ｖａ＞ＶＬ２の
ときのＡ−Ｄ変換動作について説明する。まず、図１０
のタイミングチャートにおける区間「Ｉ」において制御
信号ｂが制御回路１３から出力されると、チョッパ型ア
ンプ７のトランスミッションゲート８とトランスミッシ
ョンゲート１２は導通状態となる。この結果、ｃ点の電
位はインバータ回路１１の閾値電圧ＶＴＨＡ付近にな
り、インバータ回路１１の閾値電圧とアナログ電圧レベ
ルＶａの差電圧により電荷がコンデンサ１０に充電され
る。
【０００５】この状態で次に、制御信号ｂが反転し、制
御信号ｂ- がトランスミッションゲート９に供給され
る。また、このときトランスミッションゲート５のゲー
ト端子には制御信号Ｊ１が供給されている。この結果、
トランスミッションゲート８とトランスミッションゲー
ト１２は非導通状態、トランスミッションゲート９は導
通状態となる。また選択回路３のトランスミッションゲ
ート５も導通状態となっている。トランスミッションゲ
ート５が導通していない状態では、コンデンサ１０には
制御信号ｂが‘Ｈ’レベルのときに充電された電荷が保
存されているため、トランスミッションゲート５が導通
するとａ点の電位（分圧電圧ＶＬ１）とアナログ電圧レ
ベルＶａの大きさの大小に応じてｃ点の電位は上昇ある
いは下降する。ａ点の電位がアナログ電圧レベルＶａよ
り大きいと図１０の（ニ）に示すようにｃ点の電位が上
昇する。この結果、インバータ回路１１の出力は‘Ｌ’
レベルになり、Ａ／Ｄ変換値の上位ビットには「０」が
設定される。
御信号ｂ- がトランスミッションゲート９に供給され
る。また、このときトランスミッションゲート５のゲー
ト端子には制御信号Ｊ１が供給されている。この結果、
トランスミッションゲート８とトランスミッションゲー
ト１２は非導通状態、トランスミッションゲート９は導
通状態となる。また選択回路３のトランスミッションゲ
ート５も導通状態となっている。トランスミッションゲ
ート５が導通していない状態では、コンデンサ１０には
制御信号ｂが‘Ｈ’レベルのときに充電された電荷が保
存されているため、トランスミッションゲート５が導通
するとａ点の電位（分圧電圧ＶＬ１）とアナログ電圧レ
ベルＶａの大きさの大小に応じてｃ点の電位は上昇ある
いは下降する。ａ点の電位がアナログ電圧レベルＶａよ
り大きいと図１０の（ニ）に示すようにｃ点の電位が上
昇する。この結果、インバータ回路１１の出力は‘Ｌ’
レベルになり、Ａ／Ｄ変換値の上位ビットには「０」が
設定される。
【０００６】次の区間「II」では、制御回路１３から図
１０の（ハ）に示す制御信号Ｊ２がトランスミッション
ゲート６のゲート端子に供給される。また、制御信号ｂ
さらに制御信号ｂ- が供給され、前記区間「Ｉ」と同様
な動作により今度はアナログ電圧レベルＶａが分圧電圧
ＶＬ２と比較され、Ｖａ＞ＶＬ２であるからｃ点の電位
は上昇することなく、制御信号ｂが‘Ｌ’レベルに変化
した直後（制御信号ｂ- は‘Ｈ’レベルに変化する）に
図１０の（ホ）に示すような‘Ｈ’レベルの信号がイン
バータ回路１１から出力され、Ａ／Ｄ変換値の下位ビッ
トには「１」が設定される。このようにして、アナログ
電圧入力端子１に供給された電圧レベルＶａ（ＶＬ１＞
Ｖａ＞ＶＬ２）は「０，１」のディジタル値にＡ／Ｄ変
換される。
１０の（ハ）に示す制御信号Ｊ２がトランスミッション
ゲート６のゲート端子に供給される。また、制御信号ｂ
さらに制御信号ｂ- が供給され、前記区間「Ｉ」と同様
な動作により今度はアナログ電圧レベルＶａが分圧電圧
ＶＬ２と比較され、Ｖａ＞ＶＬ２であるからｃ点の電位
は上昇することなく、制御信号ｂが‘Ｌ’レベルに変化
した直後（制御信号ｂ- は‘Ｈ’レベルに変化する）に
図１０の（ホ）に示すような‘Ｈ’レベルの信号がイン
バータ回路１１から出力され、Ａ／Ｄ変換値の下位ビッ
トには「１」が設定される。このようにして、アナログ
電圧入力端子１に供給された電圧レベルＶａ（ＶＬ１＞
Ｖａ＞ＶＬ２）は「０，１」のディジタル値にＡ／Ｄ変
換される。
【０００７】
【発明が解決しようとする課題】従来のＡ−Ｄ変換器は
以上のように構成されているので、電源電圧が低くなる
と、トランスミッションゲートにおけるチャネル抵抗値
の上昇やチョッパ型アンプ７の増幅率の低下などによ
り、Ａ／Ｄ変換精度が低下する問題点があった。
以上のように構成されているので、電源電圧が低くなる
と、トランスミッションゲートにおけるチャネル抵抗値
の上昇やチョッパ型アンプ７の増幅率の低下などによ
り、Ａ／Ｄ変換精度が低下する問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、低い電源電圧に対してＡ／Ｄ変
換精度の低下を招来することのない信頼性を向上させた
Ａ−Ｄ変換器を得ることを目的とする。
ためになされたもので、低い電源電圧に対してＡ／Ｄ変
換精度の低下を招来することのない信頼性を向上させた
Ａ−Ｄ変換器を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係るＡ
−Ｄ変換器は、電源電圧を昇圧回路により昇圧し、選択
回路の選択スイッチング手段とチョッパ型アンプの入力
切替スイッチング手段とに供給される制御信号を、上記
昇圧回路により昇圧して得た昇圧電源電圧を基にレベル
変換回路によりレベル変換するようにしたものである。
−Ｄ変換器は、電源電圧を昇圧回路により昇圧し、選択
回路の選択スイッチング手段とチョッパ型アンプの入力
切替スイッチング手段とに供給される制御信号を、上記
昇圧回路により昇圧して得た昇圧電源電圧を基にレベル
変換回路によりレベル変換するようにしたものである。
【００１０】請求項２の発明に係るＡ−Ｄ変換器は、チ
ョッパ型アンプ以外の他の回路または手段が備えるトラ
ンジスタの閾値より低い閾値のトランジスタによりチョ
ッパ型アンプを構成するようにしたものである。
ョッパ型アンプ以外の他の回路または手段が備えるトラ
ンジスタの閾値より低い閾値のトランジスタによりチョ
ッパ型アンプを構成するようにしたものである。
【００１１】請求項３の発明に係るＡ−Ｄ変換器は、電
源電圧を昇圧回路により昇圧し、選択回路の選択スイッ
チング手段の中で上記電源電圧の１／２のレベルの電圧
信号をスイッチングする選択スイッチング手段とチョッ
パ型アンプの入力切替スイッチング手段とに供給される
制御信号を、上記昇圧回路により昇圧して得た昇圧電源
電圧を基にレベル変換回路によりレベル変換すると共
に、他の回路または手段が備えるトランジスタより低い
閾値のトランジスタにより上記チョッパ型アンプを構成
するようにしたものである。
源電圧を昇圧回路により昇圧し、選択回路の選択スイッ
チング手段の中で上記電源電圧の１／２のレベルの電圧
信号をスイッチングする選択スイッチング手段とチョッ
パ型アンプの入力切替スイッチング手段とに供給される
制御信号を、上記昇圧回路により昇圧して得た昇圧電源
電圧を基にレベル変換回路によりレベル変換すると共
に、他の回路または手段が備えるトランジスタより低い
閾値のトランジスタにより上記チョッパ型アンプを構成
するようにしたものである。
【００１２】請求項４の発明に係るＡ−Ｄ変換器は、電
源電圧の低下を電圧低下検出回路により検出し、昇圧回
路により上記電源電圧を昇圧し昇圧電源電圧を生成し、
選択回路の選択スイッチング手段の中で上記電源電圧の
１／２のレベルの電圧信号をスイッチングする選択スイ
ッチング手段と上記チョッパ型アンプの入力切替スイッ
チング手段とに供給される制御信号をレベル変換回路に
よりレベル変換し、上記電圧低下検出回路の検出出力を
基に電源電圧切替回路により上記レベル変換回路に供給
される電源電圧を上記電源電圧あるいは上記昇圧電源電
圧に切り替えるようにしたものである。
源電圧の低下を電圧低下検出回路により検出し、昇圧回
路により上記電源電圧を昇圧し昇圧電源電圧を生成し、
選択回路の選択スイッチング手段の中で上記電源電圧の
１／２のレベルの電圧信号をスイッチングする選択スイ
ッチング手段と上記チョッパ型アンプの入力切替スイッ
チング手段とに供給される制御信号をレベル変換回路に
よりレベル変換し、上記電圧低下検出回路の検出出力を
基に電源電圧切替回路により上記レベル変換回路に供給
される電源電圧を上記電源電圧あるいは上記昇圧電源電
圧に切り替えるようにしたものである。
【００１３】請求項５の発明に係るＡ−Ｄ変換器は、電
源電圧とは異なった安定化されて出力電圧値が調整可能
な安定化電源電圧を基に昇圧回路により上記電源電圧を
昇圧し昇圧電源電圧を生成し、選択回路の選択スイッチ
ング手段の中で上記電源電圧の１／２のレベルの電圧信
号をスイッチングする選択スイッチング手段とチョッパ
型アンプの入力切替スイッチング手段とに供給される制
御信号を、上記昇圧電源電圧を基にレベル変換回路によ
りレベル変換するようにしたものである。
源電圧とは異なった安定化されて出力電圧値が調整可能
な安定化電源電圧を基に昇圧回路により上記電源電圧を
昇圧し昇圧電源電圧を生成し、選択回路の選択スイッチ
ング手段の中で上記電源電圧の１／２のレベルの電圧信
号をスイッチングする選択スイッチング手段とチョッパ
型アンプの入力切替スイッチング手段とに供給される制
御信号を、上記昇圧電源電圧を基にレベル変換回路によ
りレベル変換するようにしたものである。
【００１４】
【作用】請求項１の発明におけるＡ−Ｄ変換器は、選択
スイッチング手段とチョッパ型アンプの入力切替スイッ
チング手段とに供給される制御信号が、昇圧回路により
昇圧して得られた昇圧電源電圧を基にレベル変換され、
この結果得られた制御信号により上記選択スイッチング
手段と上記入力切替スイッチング手段が制御されるた
め、上記電源電圧が低下した場合でも上記制御信号のレ
ベルの低下が抑制され、上記制御信号のレベルの低下に
よる上記選択スイッチング手段と入力切替スイッチング
手段が導通状態となった場合のインピーダンスの上昇が
抑制され、電源電圧の低下によるＡ／Ｄ変換精度の低下
を防止する。
スイッチング手段とチョッパ型アンプの入力切替スイッ
チング手段とに供給される制御信号が、昇圧回路により
昇圧して得られた昇圧電源電圧を基にレベル変換され、
この結果得られた制御信号により上記選択スイッチング
手段と上記入力切替スイッチング手段が制御されるた
め、上記電源電圧が低下した場合でも上記制御信号のレ
ベルの低下が抑制され、上記制御信号のレベルの低下に
よる上記選択スイッチング手段と入力切替スイッチング
手段が導通状態となった場合のインピーダンスの上昇が
抑制され、電源電圧の低下によるＡ／Ｄ変換精度の低下
を防止する。
【００１５】請求項２の発明におけるＡ−Ｄ変換器は、
チョッパ型アンプを構成するトランジスタの閾値を、チ
ョッパ型アンプ以外の他の回路または手段が備えるトラ
ンジスタの閾値より低くすることで、チョッパ型アンプ
の閾値を低くして電源電圧の低下に有利に構成すること
で、電源電圧の低下によるＡ／Ｄ変換精度の低下を防止
する。
チョッパ型アンプを構成するトランジスタの閾値を、チ
ョッパ型アンプ以外の他の回路または手段が備えるトラ
ンジスタの閾値より低くすることで、チョッパ型アンプ
の閾値を低くして電源電圧の低下に有利に構成すること
で、電源電圧の低下によるＡ／Ｄ変換精度の低下を防止
する。
【００１６】請求項３の発明におけるＡ−Ｄ変換器は、
電源電圧の１／２のレベルの電圧信号をスイッチングす
る選択スイッチング手段とチョッパ型アンプの入力切替
スイッチング手段とに供給される制御信号が、昇圧回路
により昇圧して得られた昇圧電源電圧を基にレベル変換
され、この結果得られた制御信号により選択スイッチン
グ手段と入力切替スイッチング手段が制御され、上記制
御信号のレベルの低下による上記選択スイッチング手段
と入力切替スイッチング手段が導通状態となった場合の
インピーダンスの上昇が抑制され、さらに、チョッパ型
アンプを構成するトランジスタの閾値を、チョッパ型ア
ンプ以外の他の回路または手段が備えるトランジスタの
閾値より低くすることで、電源電圧が低下に対し有利に
構成し、電源電圧の変動、特に電源電圧の低下によるＡ
／Ｄ変換精度の低下を防止する。
電源電圧の１／２のレベルの電圧信号をスイッチングす
る選択スイッチング手段とチョッパ型アンプの入力切替
スイッチング手段とに供給される制御信号が、昇圧回路
により昇圧して得られた昇圧電源電圧を基にレベル変換
され、この結果得られた制御信号により選択スイッチン
グ手段と入力切替スイッチング手段が制御され、上記制
御信号のレベルの低下による上記選択スイッチング手段
と入力切替スイッチング手段が導通状態となった場合の
インピーダンスの上昇が抑制され、さらに、チョッパ型
アンプを構成するトランジスタの閾値を、チョッパ型ア
ンプ以外の他の回路または手段が備えるトランジスタの
閾値より低くすることで、電源電圧が低下に対し有利に
構成し、電源電圧の変動、特に電源電圧の低下によるＡ
／Ｄ変換精度の低下を防止する。
【００１７】請求項４の発明におけるＡ−Ｄ変換器は、
昇圧回路により電源電圧が昇圧され昇圧電源電圧が生成
され、電源電圧の低下を検出すると選択回路の選択スイ
ッチング手段の中で上記電源電圧の１／２のレベルの信
号をスイッチングする選択スイッチング手段と上記チョ
ッパ型アンプの入力切替スイッチング手段とに供給され
る制御信号をレベル変換するレベル変換回路の電源電圧
が、上記昇圧電源電圧に切り替えられ上記制御信号がレ
ベル変換されるため、制御信号のレベルの低下による上
記選択スイッチング手段と入力切替スイッチング手段が
導通状態となった場合のインピーダンスの上昇が抑制さ
れ、電源電圧の変動、特に電源電圧の低下によるＡ／Ｄ
変換精度の低下を防止する。
昇圧回路により電源電圧が昇圧され昇圧電源電圧が生成
され、電源電圧の低下を検出すると選択回路の選択スイ
ッチング手段の中で上記電源電圧の１／２のレベルの信
号をスイッチングする選択スイッチング手段と上記チョ
ッパ型アンプの入力切替スイッチング手段とに供給され
る制御信号をレベル変換するレベル変換回路の電源電圧
が、上記昇圧電源電圧に切り替えられ上記制御信号がレ
ベル変換されるため、制御信号のレベルの低下による上
記選択スイッチング手段と入力切替スイッチング手段が
導通状態となった場合のインピーダンスの上昇が抑制さ
れ、電源電圧の変動、特に電源電圧の低下によるＡ／Ｄ
変換精度の低下を防止する。
【００１８】請求項５の発明におけるＡ−Ｄ変換器は、
安定化されて出力電圧値が調整可能な安定化電源を基に
電源電圧が昇圧され、この結果得られた昇圧電源電圧を
基に、選択回路の選択スイッチング手段の中で上記電源
電圧の１／２のレベルの電圧信号をスイッチングする選
択スイッチング手段とチョッパ型アンプの入力切替スイ
ッチング手段とに供給される制御信号がレベル変換され
るため、上記電源電圧の変動による影響が抑制され、特
に電源電圧の低下によるＡ／Ｄ変換精度の低下を防止す
る。
安定化されて出力電圧値が調整可能な安定化電源を基に
電源電圧が昇圧され、この結果得られた昇圧電源電圧を
基に、選択回路の選択スイッチング手段の中で上記電源
電圧の１／２のレベルの電圧信号をスイッチングする選
択スイッチング手段とチョッパ型アンプの入力切替スイ
ッチング手段とに供給される制御信号がレベル変換され
るため、上記電源電圧の変動による影響が抑制され、特
に電源電圧の低下によるＡ／Ｄ変換精度の低下を防止す
る。
【００１９】
【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１は本実施例のＡ−Ｄ変換器
の構成を示す回路図である。図１において図９と同等ま
たは相当の部分については同一の符号を付し説明を省略
する。図において、１４はクロック信号ｆを基に電源電
圧ＶＤＤを電源電圧ＶＤＤの２倍の昇圧電源電圧２ＶＤ
Ｄに昇圧する昇圧回路である。この昇圧回路１４は、昇
圧用レベル変換回路１５とＰチャネルトランジスタ１
６，１７とコンデンサ１８，２０と前記クロック信号ｆ
をインバートする昇圧用インバータ回路１９とから構成
されている。２１は制御信号Ｊ１のレベルを、昇圧回路
１４により昇圧された昇圧電源電圧２ＶＤＤを基にレベ
ル変換する制御信号Ｊ１用レベル変換回路（レベル変換
回路）、２２は同様に電源電圧２ＶＤＤを基に制御信号
ｂをレベル変換する制御信号ｂ用レベル変換回路（レベ
ル変換回路）である。なお、トランスミッションゲート
４，５，６は選択スイッチング手段であり、トランスミ
ッションゲート８，９は入力切替スイッチング手段であ
る。
を図について説明する。図１は本実施例のＡ−Ｄ変換器
の構成を示す回路図である。図１において図９と同等ま
たは相当の部分については同一の符号を付し説明を省略
する。図において、１４はクロック信号ｆを基に電源電
圧ＶＤＤを電源電圧ＶＤＤの２倍の昇圧電源電圧２ＶＤ
Ｄに昇圧する昇圧回路である。この昇圧回路１４は、昇
圧用レベル変換回路１５とＰチャネルトランジスタ１
６，１７とコンデンサ１８，２０と前記クロック信号ｆ
をインバートする昇圧用インバータ回路１９とから構成
されている。２１は制御信号Ｊ１のレベルを、昇圧回路
１４により昇圧された昇圧電源電圧２ＶＤＤを基にレベ
ル変換する制御信号Ｊ１用レベル変換回路（レベル変換
回路）、２２は同様に電源電圧２ＶＤＤを基に制御信号
ｂをレベル変換する制御信号ｂ用レベル変換回路（レベ
ル変換回路）である。なお、トランスミッションゲート
４，５，６は選択スイッチング手段であり、トランスミ
ッションゲート８，９は入力切替スイッチング手段であ
る。
【００２０】次に動作について説明する。なお、選択回
路３やチョッパ型アンプ７の動作については、図９で説
明した動作と同一であるため説明を省略する。従ってこ
こでは昇圧回路１４の動作について説明を行なう。この
昇圧回路１４には、図２の（イ）に示すクロック信号が
入力される。このクロック信号は、昇圧回路１４の昇圧
用レベル変換回路１５に供給される。昇圧用レベル変換
回路１５は、クロック信号ｆが‘Ｈ’レベルのときにＰ
チャネルトランジスタ１７を導通させるための‘Ｌ’レ
ベルの制御信号を出力する。また、クロック信号ｆが
‘Ｌ’レベルのときにＰチャネルトランジスタ１６を導
通させるための‘Ｌ’レベルの制御信号を出力する。ク
ロック信号ｆが‘Ｈ’レベルのときは、昇圧用インバー
タ回路１９の出力は‘Ｌ’レベルとなり、これと同時に
Ｐチャネルトランジスタ１７が導通し、電源電圧ＶＤＤ
から電流ｉ１がコンデンサ１８を介して昇圧用インバー
タ回路１９の入力側に流れ込みコンデンサ１８は電源電
圧ＶＤＤに充電される。次に、クロック信号ｆが‘Ｌ’
レベルになると、昇圧用インバータ回路１９の出力が
‘Ｈ’レベル（＝ＶＤＤ）になるので、ｇ点の電位は２
ＶＤＤとなる。一方、Ｐチャネルトランジスタ１７は非
導通、Ｐチャネルトランジスタ１６は導通状態となる。
よって、コンデンサ２０は、コンデンサ１８の電荷で
充電される。この場合、コンデンサ２０の端子電圧は、
図２の（ハ）に示すように徐々に上昇しやがて電圧値２
ＶＤＤとなり、制御信号Ｊ１用レベル変換回路２１と制
御信号ｂ用レベル変換回路２２には電圧値２ＶＤＤの昇
圧電源電圧が印加されることになる。
路３やチョッパ型アンプ７の動作については、図９で説
明した動作と同一であるため説明を省略する。従ってこ
こでは昇圧回路１４の動作について説明を行なう。この
昇圧回路１４には、図２の（イ）に示すクロック信号が
入力される。このクロック信号は、昇圧回路１４の昇圧
用レベル変換回路１５に供給される。昇圧用レベル変換
回路１５は、クロック信号ｆが‘Ｈ’レベルのときにＰ
チャネルトランジスタ１７を導通させるための‘Ｌ’レ
ベルの制御信号を出力する。また、クロック信号ｆが
‘Ｌ’レベルのときにＰチャネルトランジスタ１６を導
通させるための‘Ｌ’レベルの制御信号を出力する。ク
ロック信号ｆが‘Ｈ’レベルのときは、昇圧用インバー
タ回路１９の出力は‘Ｌ’レベルとなり、これと同時に
Ｐチャネルトランジスタ１７が導通し、電源電圧ＶＤＤ
から電流ｉ１がコンデンサ１８を介して昇圧用インバー
タ回路１９の入力側に流れ込みコンデンサ１８は電源電
圧ＶＤＤに充電される。次に、クロック信号ｆが‘Ｌ’
レベルになると、昇圧用インバータ回路１９の出力が
‘Ｈ’レベル（＝ＶＤＤ）になるので、ｇ点の電位は２
ＶＤＤとなる。一方、Ｐチャネルトランジスタ１７は非
導通、Ｐチャネルトランジスタ１６は導通状態となる。
よって、コンデンサ２０は、コンデンサ１８の電荷で
充電される。この場合、コンデンサ２０の端子電圧は、
図２の（ハ）に示すように徐々に上昇しやがて電圧値２
ＶＤＤとなり、制御信号Ｊ１用レベル変換回路２１と制
御信号ｂ用レベル変換回路２２には電圧値２ＶＤＤの昇
圧電源電圧が印加されることになる。
【００２１】この結果、制御信号Ｊ１用レベル変換回路
２１と制御信号ｂ用レベル変換回路２２は昇圧電源電圧
２ＶＤＤを基に制御信号Ｊ１と制御信号ｂとのレベル変
換を行なう。このレベル変換された制御信号Ｊ１と制御
信号ｂは、トランスミッションゲート５，８，９のゲー
ト端子に供給され、トランスミッションゲート５，８，
９を制御する。この場合、制御信号Ｊ１と制御信号ｂが
‘Ｈ’レベルとなったときの電圧値は昇圧電源電圧２Ｖ
ＤＤのレベルであるから、トランスミッションゲート
５，８，９のソース―ゲート電圧は図９に示した従来の
Ａ−Ｄ変換器に比べ２倍となっているため、トランスミ
ッションゲート５，８，９のインピーダンスが低くな
り、低い電源電圧を用いる場合に対し有利となる。
２１と制御信号ｂ用レベル変換回路２２は昇圧電源電圧
２ＶＤＤを基に制御信号Ｊ１と制御信号ｂとのレベル変
換を行なう。このレベル変換された制御信号Ｊ１と制御
信号ｂは、トランスミッションゲート５，８，９のゲー
ト端子に供給され、トランスミッションゲート５，８，
９を制御する。この場合、制御信号Ｊ１と制御信号ｂが
‘Ｈ’レベルとなったときの電圧値は昇圧電源電圧２Ｖ
ＤＤのレベルであるから、トランスミッションゲート
５，８，９のソース―ゲート電圧は図９に示した従来の
Ａ−Ｄ変換器に比べ２倍となっているため、トランスミ
ッションゲート５，８，９のインピーダンスが低くな
り、低い電源電圧を用いる場合に対し有利となる。
【００２２】Ｖｒｅｆ＝ＶＤＤの場合にはトランスミッ
ションゲート５のチャンネルに印加される電圧が電源電
圧ＶＤＤ／２であり、電源電圧が低下して低電圧動作に
なるとトランスミッションゲート５のソース―ゲート電
圧も低くなる。すなわち、トランスミッションゲ−ト５
のＰチャネルトランジスタとＮチャネルトランジスタの
しさい値がほぼ等しい場合、ソ−ス−ゲ−ト電圧は両者
ともに低くなる。しかし、トランスミッションゲ−トに
印加される電圧を上げておけば、トランスミッションゲ
ートのインピーダンスが低いものとなりＡ／Ｄ変換の精
度はが低下しない。
ションゲート５のチャンネルに印加される電圧が電源電
圧ＶＤＤ／２であり、電源電圧が低下して低電圧動作に
なるとトランスミッションゲート５のソース―ゲート電
圧も低くなる。すなわち、トランスミッションゲ−ト５
のＰチャネルトランジスタとＮチャネルトランジスタの
しさい値がほぼ等しい場合、ソ−ス−ゲ−ト電圧は両者
ともに低くなる。しかし、トランスミッションゲ−トに
印加される電圧を上げておけば、トランスミッションゲ
ートのインピーダンスが低いものとなりＡ／Ｄ変換の精
度はが低下しない。
【００２３】実施例２．以下、請求項１の発明の他の実
施例を図について説明する。図３は本実施例のＡ−Ｄ変
換器の構成を示す回路図である。図３において図１と同
一または相当の部分については同一の符号を付し説明を
省略する。図において２３は制御信号Ｊ０用レベル変換
回路、２４は制御信号Ｊ２用レベル変換回路である。こ
れらレベル変換回路も制御信号Ｊ１用レベル変換回路２
１と制御信号ｂ用レベル変換回路２２と同様に昇圧回路
１４により昇圧された昇圧電源電圧２ＶＤＤを基に制御
信号Ｊ０，Ｊ２をレベル変換し、選択回路３のトランス
ミッションゲート４，６を制御する。
施例を図について説明する。図３は本実施例のＡ−Ｄ変
換器の構成を示す回路図である。図３において図１と同
一または相当の部分については同一の符号を付し説明を
省略する。図において２３は制御信号Ｊ０用レベル変換
回路、２４は制御信号Ｊ２用レベル変換回路である。こ
れらレベル変換回路も制御信号Ｊ１用レベル変換回路２
１と制御信号ｂ用レベル変換回路２２と同様に昇圧回路
１４により昇圧された昇圧電源電圧２ＶＤＤを基に制御
信号Ｊ０，Ｊ２をレベル変換し、選択回路３のトランス
ミッションゲート４，６を制御する。
【００２４】従って、低電圧でのＡ／Ｄ変換の精度の低
下が防止でき、また抵抗ラダー回路２に印加される基準
電圧が電源電圧ＶＤＤと異なっている場合でも有効であ
る。
下が防止でき、また抵抗ラダー回路２に印加される基準
電圧が電源電圧ＶＤＤと異なっている場合でも有効であ
る。
【００２５】実施例３．以下、請求項２の発明の一実施
例を図について説明する。図４において図９と同一また
は相当の部分については同一の符号を付し説明を省略す
る。図において２５，２６はインバータ回路を構成する
ＮチャネルトランジスタとＰチャネルトランジスタであ
る。Ｐチャネルトランジスタ２６のは閾値を低くしたト
ランジスタである。また、２７と２８はＮチャネルトラ
ンジスタ２５とＰチャネルトランジスタ２６により構成
されるインバータ回路の入力と出力間に接続されたＮチ
ャネルトランジスタとＰチャネルトランジスタであり、
Ｐチャネルトランジスタ２８はＰチャネルトランジスタ
２６と同様に閾値を低くしたトランジスタである。
例を図について説明する。図４において図９と同一また
は相当の部分については同一の符号を付し説明を省略す
る。図において２５，２６はインバータ回路を構成する
ＮチャネルトランジスタとＰチャネルトランジスタであ
る。Ｐチャネルトランジスタ２６のは閾値を低くしたト
ランジスタである。また、２７と２８はＮチャネルトラ
ンジスタ２５とＰチャネルトランジスタ２６により構成
されるインバータ回路の入力と出力間に接続されたＮチ
ャネルトランジスタとＰチャネルトランジスタであり、
Ｐチャネルトランジスタ２８はＰチャネルトランジスタ
２６と同様に閾値を低くしたトランジスタである。
【００２６】Ｐチャネルトランジスタ２６に低い閾値の
トランジスタを用いたのは、インバータ回路は入力電圧
が閾値付近で電圧増幅度が高くなり、またインバータ回
路における電圧増幅はＮチャネルトランジスタ２５とＰ
チャネルトランジスタ２６の閾値の合計電圧以上である
ことから、Ｐチャネルトランジスタ２６の閾値が高いこ
とは、Ａ−Ｄ変換器の低電圧動作にとって不利となる。
よって、Ｐチャネルトランジスタ２６の閾値を低くして
いる。
トランジスタを用いたのは、インバータ回路は入力電圧
が閾値付近で電圧増幅度が高くなり、またインバータ回
路における電圧増幅はＮチャネルトランジスタ２５とＰ
チャネルトランジスタ２６の閾値の合計電圧以上である
ことから、Ｐチャネルトランジスタ２６の閾値が高いこ
とは、Ａ−Ｄ変換器の低電圧動作にとって不利となる。
よって、Ｐチャネルトランジスタ２６の閾値を低くして
いる。
【００２７】また、Ｐチャネルトランジスタ２８に低い
閾値のトランジスタを用いたのは、電源電圧が低下して
も、Ｐチャネルトランジスタ２８のインピーダンスを低
い値にするためある。そのようにして、Ｎチャネルトラ
ンジスタ２５とＰチャネルトランジスタ２６により構成
されるインバータ回路の閾値付近にｃ点の電位を移行さ
せる際の速度を高速化している。
閾値のトランジスタを用いたのは、電源電圧が低下して
も、Ｐチャネルトランジスタ２８のインピーダンスを低
い値にするためある。そのようにして、Ｎチャネルトラ
ンジスタ２５とＰチャネルトランジスタ２６により構成
されるインバータ回路の閾値付近にｃ点の電位を移行さ
せる際の速度を高速化している。
【００２８】本実施例では、チョッパ型アンプ７に低閾
値のトランジスタを用いることで、チョッパ型アンプ７
で行なわれる増幅の低電圧特性が改善され、低電圧時の
Ａ／Ｄ変換の精度が向上する。
値のトランジスタを用いることで、チョッパ型アンプ７
で行なわれる増幅の低電圧特性が改善され、低電圧時の
Ａ／Ｄ変換の精度が向上する。
【００２９】実施例４．以下、請求項３の発明の一実施
例を図について説明する。図５において図１および図４
と同一または相当の部分については同一の符号を付し説
明を省略する。本実施例では、制御信号Ｊ１と制御信号
ｂが‘Ｈ’レベルとなったときの電圧値は昇圧電源電圧
２ＶＤＤのレベルであるから、トランスミッションゲー
ト５，８，９のソース―ゲート電圧は図９に示した従来
のＡ−Ｄ変換器に比べ２倍となっているため、トランス
ミッションゲート５，８，９が導通したときのインピー
ダンスが低く、電源電圧が低下したような場合に対し有
利となる。また、チョッパ型アンプ７に低閾値のトラン
ジスタを用いることで、チョッパ型アンプ７で行なわれ
る増幅の低電圧特性が改善され、低電圧時のＡ／Ｄ変換
の精度が向上する。
例を図について説明する。図５において図１および図４
と同一または相当の部分については同一の符号を付し説
明を省略する。本実施例では、制御信号Ｊ１と制御信号
ｂが‘Ｈ’レベルとなったときの電圧値は昇圧電源電圧
２ＶＤＤのレベルであるから、トランスミッションゲー
ト５，８，９のソース―ゲート電圧は図９に示した従来
のＡ−Ｄ変換器に比べ２倍となっているため、トランス
ミッションゲート５，８，９が導通したときのインピー
ダンスが低く、電源電圧が低下したような場合に対し有
利となる。また、チョッパ型アンプ７に低閾値のトラン
ジスタを用いることで、チョッパ型アンプ７で行なわれ
る増幅の低電圧特性が改善され、低電圧時のＡ／Ｄ変換
の精度が向上する。
【００３０】実施例５．以下、請求項４の発明の一実施
例を図について説明する。図６において図１と同一また
は相当の部分については同一の符号を付し説明を省略す
る。図において３０は電源電圧ＶＤＤの電圧低下検出回
路であり、電源電圧ＶＤＤを常時監視しており、所定の
電圧値以下になると‘Ｈ’レベルの電圧低下検出信号を
出力する回路である。３１は電圧低下検出信号をレベル
変換する電圧低下検出信号レベル変換回路（電源電圧切
替回路）であり、電圧低下検出信号が電圧低下検出回路
３０から入力されるとダイオード３２あるいはダイオー
ド３３を介して印加される電源電圧を基に生成された
‘Ｈ’レベルのゲート制御信号をＯＵＴ端子からＰチャ
ネルトランジスタ３５（電源電圧切替回路）のゲート端
子に出力する。またこのときインバートＯＵＴ端子から
は、‘Ｌ’レベルのゲート制御信号がＰチャネルトラン
ジスタ３４（電源電圧切替回路）のゲート端子に出力さ
れる。３７はアンド回路であり、クロック信号ｆと電圧
低下検出回路３０から出力される電圧低下検出信号の論
理積演算を行ない、その演算した結果得られた信号を昇
圧用レベル変換回路１５に出力する回路である。
例を図について説明する。図６において図１と同一また
は相当の部分については同一の符号を付し説明を省略す
る。図において３０は電源電圧ＶＤＤの電圧低下検出回
路であり、電源電圧ＶＤＤを常時監視しており、所定の
電圧値以下になると‘Ｈ’レベルの電圧低下検出信号を
出力する回路である。３１は電圧低下検出信号をレベル
変換する電圧低下検出信号レベル変換回路（電源電圧切
替回路）であり、電圧低下検出信号が電圧低下検出回路
３０から入力されるとダイオード３２あるいはダイオー
ド３３を介して印加される電源電圧を基に生成された
‘Ｈ’レベルのゲート制御信号をＯＵＴ端子からＰチャ
ネルトランジスタ３５（電源電圧切替回路）のゲート端
子に出力する。またこのときインバートＯＵＴ端子から
は、‘Ｌ’レベルのゲート制御信号がＰチャネルトラン
ジスタ３４（電源電圧切替回路）のゲート端子に出力さ
れる。３７はアンド回路であり、クロック信号ｆと電圧
低下検出回路３０から出力される電圧低下検出信号の論
理積演算を行ない、その演算した結果得られた信号を昇
圧用レベル変換回路１５に出力する回路である。
【００３１】次に動作について説明する。電源仕様の変
更等によって電源電圧ＶＤＤが所定の電圧値より下がる
と電圧低下検出回路３０から‘Ｈ’レベルの電圧低下検
出信号が出力される。この結果、クロック信号が昇圧用
レベル変換回路１５に供給され、昇圧回路１４では電源
電圧ＶＤＤの２倍の昇圧電源電圧２ＶＤＤが生成され出
力される。この結果、電圧低下検出信号レベル変換回路
３１には昇圧電源電圧２ＶＤＤが印加され、この昇圧電
源電圧２ＶＤＤを基に生成された‘Ｈ’レベルのゲート
制御信号がＰチャネルトランジスタ３５のゲート端子に
供給され、Ｐチャネルトランジスタ３５を非導通にする
と共に、‘Ｌ’レベルのゲート制御信号がＰチャネルト
ランジスタ３４のゲート端子に供給され、Ｐチャネルト
ランジスタ３４を導通させる。昇圧電源電圧２ＶＤＤ
は、Ｐチャネルトランジスタ３４を介して制御信号Ｊ１
用レベル変換回路２１と制御信号ｂ用レベル変換回路２
２に印加され、制御信号Ｊ１用レベル変換回路２１は制
御信号Ｊ１を昇圧電源電圧２ＶＤＤを基にレベル変換し
出力し、制御信号ｂ用レベル変換回路２２は制御信号ｂ
を昇圧電源電圧２ＶＤＤを基にレベル変換し出力する。
更等によって電源電圧ＶＤＤが所定の電圧値より下がる
と電圧低下検出回路３０から‘Ｈ’レベルの電圧低下検
出信号が出力される。この結果、クロック信号が昇圧用
レベル変換回路１５に供給され、昇圧回路１４では電源
電圧ＶＤＤの２倍の昇圧電源電圧２ＶＤＤが生成され出
力される。この結果、電圧低下検出信号レベル変換回路
３１には昇圧電源電圧２ＶＤＤが印加され、この昇圧電
源電圧２ＶＤＤを基に生成された‘Ｈ’レベルのゲート
制御信号がＰチャネルトランジスタ３５のゲート端子に
供給され、Ｐチャネルトランジスタ３５を非導通にする
と共に、‘Ｌ’レベルのゲート制御信号がＰチャネルト
ランジスタ３４のゲート端子に供給され、Ｐチャネルト
ランジスタ３４を導通させる。昇圧電源電圧２ＶＤＤ
は、Ｐチャネルトランジスタ３４を介して制御信号Ｊ１
用レベル変換回路２１と制御信号ｂ用レベル変換回路２
２に印加され、制御信号Ｊ１用レベル変換回路２１は制
御信号Ｊ１を昇圧電源電圧２ＶＤＤを基にレベル変換し
出力し、制御信号ｂ用レベル変換回路２２は制御信号ｂ
を昇圧電源電圧２ＶＤＤを基にレベル変換し出力する。
【００３２】また、電源電圧ＶＤＤが所定の電圧値より
大きくなると電圧低下検出回路３０からは電圧低下検出
信号が出力されないため、クロック信号は昇圧用レベル
変換回路１５に供給されず、昇圧電源電圧２ＶＤＤは生
成されない。この結果、電圧低下検出信号レベル変換回
路３１には電源電圧ＶＤＤのみが印加され、この電源電
圧ＶＤＤを基に生成された‘Ｌ’レベルのゲート制御信
号がＰチャネルトランジスタ３５のゲート端子に供給さ
れ、Ｐチャネルトランジスタ３５を導通させると共に、
‘Ｈ’レベルのゲート制御信号がＰチャネルトランジス
タ３４のゲート端子に供給され、Ｐチャネルトランジス
タ３４を非導通にする。電源電圧ＶＤＤは、Ｐチャネル
トランジスタ３５を介して制御信号Ｊ１用レベル変換回
路２１と制御信号ｂ用レベル変換回路２２に印加され、
制御信号Ｊ１用レベル変換回路２１は制御信号Ｊ１を電
源電圧ＶＤＤを基に出力し、制御信号ｂ用レベル変換回
路２２は制御信号ｂを電源電圧ＶＤＤを基に出力する。
大きくなると電圧低下検出回路３０からは電圧低下検出
信号が出力されないため、クロック信号は昇圧用レベル
変換回路１５に供給されず、昇圧電源電圧２ＶＤＤは生
成されない。この結果、電圧低下検出信号レベル変換回
路３１には電源電圧ＶＤＤのみが印加され、この電源電
圧ＶＤＤを基に生成された‘Ｌ’レベルのゲート制御信
号がＰチャネルトランジスタ３５のゲート端子に供給さ
れ、Ｐチャネルトランジスタ３５を導通させると共に、
‘Ｈ’レベルのゲート制御信号がＰチャネルトランジス
タ３４のゲート端子に供給され、Ｐチャネルトランジス
タ３４を非導通にする。電源電圧ＶＤＤは、Ｐチャネル
トランジスタ３５を介して制御信号Ｊ１用レベル変換回
路２１と制御信号ｂ用レベル変換回路２２に印加され、
制御信号Ｊ１用レベル変換回路２１は制御信号Ｊ１を電
源電圧ＶＤＤを基に出力し、制御信号ｂ用レベル変換回
路２２は制御信号ｂを電源電圧ＶＤＤを基に出力する。
【００３３】このように電圧低下検出回路３０において
電源電圧と比較する所定の電圧値をＡ／Ｄ変換が困難に
なる電圧値に設定しておけば、電源が低い電圧のものに
変わったような場合でも精度のよいＡ／Ｄ変換が可能と
なり、かつ、高い電源電圧まで動作可能なＡ−Ｄ変換器
が得られる。
電源電圧と比較する所定の電圧値をＡ／Ｄ変換が困難に
なる電圧値に設定しておけば、電源が低い電圧のものに
変わったような場合でも精度のよいＡ／Ｄ変換が可能と
なり、かつ、高い電源電圧まで動作可能なＡ−Ｄ変換器
が得られる。
【００３４】実施例６．なお、以上説明した実施例５で
は、電圧低下検出回路３０を用いて電源電圧ＶＤＤが所
定の電圧値以下になったか否かを監視し、所定の電圧値
以下になったときに昇圧電源電圧２ＶＤＤを基に生成し
たゲート制御信号を出力するように構成したが、電圧低
下検出回路３０を、図７に示すようなプログラマブルな
レジスタ３６としてもよい。このレジスタは、書き込み
命令ｉが有意とされることにより、書き込み信号が書き
込まれるものである。書き込み信号は、‘Ｈ’又は、
‘Ｌ’である。ユ−ザは、例えば低電圧電源を用いる場
合には、レジスタ３６に‘Ｌ’を書き込む。この場合、
昇圧回路１４の使用／不使用の切替は、ユ−ザ−を介し
てなされることになる。よって、切替はより確実にな
る。
は、電圧低下検出回路３０を用いて電源電圧ＶＤＤが所
定の電圧値以下になったか否かを監視し、所定の電圧値
以下になったときに昇圧電源電圧２ＶＤＤを基に生成し
たゲート制御信号を出力するように構成したが、電圧低
下検出回路３０を、図７に示すようなプログラマブルな
レジスタ３６としてもよい。このレジスタは、書き込み
命令ｉが有意とされることにより、書き込み信号が書き
込まれるものである。書き込み信号は、‘Ｈ’又は、
‘Ｌ’である。ユ−ザは、例えば低電圧電源を用いる場
合には、レジスタ３６に‘Ｌ’を書き込む。この場合、
昇圧回路１４の使用／不使用の切替は、ユ−ザ−を介し
てなされることになる。よって、切替はより確実にな
る。
【００３５】このように構成したときには、ユ−ザ−が
制御信号Ｊ１用レベル変換回路２１に印加される電圧を
可変制御できるので、幅広い電源電圧範囲で精度よく動
作するＡ−Ｄ変換器が得られる。
制御信号Ｊ１用レベル変換回路２１に印加される電圧を
可変制御できるので、幅広い電源電圧範囲で精度よく動
作するＡ−Ｄ変換器が得られる。
【００３６】実施例７．以下、請求項５の発明の一実施
例を図８について説明する。図８において図１と同一ま
たは相当の部分については同一の符号を付し説明を省略
する。図において３８は電源電圧ＶＤＤに係わりなく安
定化された電圧を発生する定電圧回路（安定化電源）で
ある。本実施例では、昇圧回路１４のＰチャネルトラン
ジスタ１７に印加される電源電圧が前記定電圧回路３８
から供給されている。
例を図８について説明する。図８において図１と同一ま
たは相当の部分については同一の符号を付し説明を省略
する。図において３８は電源電圧ＶＤＤに係わりなく安
定化された電圧を発生する定電圧回路（安定化電源）で
ある。本実施例では、昇圧回路１４のＰチャネルトラン
ジスタ１７に印加される電源電圧が前記定電圧回路３８
から供給されている。
【００３７】本実施例では、定電圧回路３８の出力は電
源電圧に係わりなく一定であるから、昇圧回路１４によ
る昇圧電源電圧は一定となる。このため昇圧電源電圧を
Ａ−Ｄ変換器の動作に問題ない値に設定しておけば幅広
い動作電圧範囲を有したＡ−Ｄ変換器が得られる。
源電圧に係わりなく一定であるから、昇圧回路１４によ
る昇圧電源電圧は一定となる。このため昇圧電源電圧を
Ａ−Ｄ変換器の動作に問題ない値に設定しておけば幅広
い動作電圧範囲を有したＡ−Ｄ変換器が得られる。
【００３８】
【発明の効果】以上のように請求項１の発明によれば、
選択スイッチング手段とチョッパ型アンプの入力切替ス
イッチング手段が導通状態となるときのインピーダンス
が低い値になるように構成したので、低電源電圧を用い
たときのＡ／Ｄ変換精度の低下を防止できるＡ−Ｄ変換
器が得られる効果がある。
選択スイッチング手段とチョッパ型アンプの入力切替ス
イッチング手段が導通状態となるときのインピーダンス
が低い値になるように構成したので、低電源電圧を用い
たときのＡ／Ｄ変換精度の低下を防止できるＡ−Ｄ変換
器が得られる効果がある。
【００３９】請求項２の発明によればチョッパ型アンプ
を構成するトランジスタの閾値を、チョッパ型アンプ以
外の他の回路または手段が備えるトランジスタの閾値よ
り低くするように構成したので、チョッパ型アンプは低
い電源電圧でも動作し、電源電圧の変動、特に電源電圧
の低下によるＡ／Ｄ変換精度の低下を防止出来る効果が
ある。
を構成するトランジスタの閾値を、チョッパ型アンプ以
外の他の回路または手段が備えるトランジスタの閾値よ
り低くするように構成したので、チョッパ型アンプは低
い電源電圧でも動作し、電源電圧の変動、特に電源電圧
の低下によるＡ／Ｄ変換精度の低下を防止出来る効果が
ある。
【００４０】請求項３の発明によれば、選択スイッチン
グ手段とチョッパ型アンプの入力切替スイッチング手段
が導通状態となるときのインピーダンスを低い値にする
と共に、チョッパ型アンプを構成するトランジスタの閾
値を、チョッパ型アンプ以外の他の回路または手段が備
えるトランジスタの閾値より低くなるように構成したの
で、電源電圧の低下によるＡ／Ｄ変換精度の低下を防止
できるＡ−Ｄ変換器が得られる効果がある。
グ手段とチョッパ型アンプの入力切替スイッチング手段
が導通状態となるときのインピーダンスを低い値にする
と共に、チョッパ型アンプを構成するトランジスタの閾
値を、チョッパ型アンプ以外の他の回路または手段が備
えるトランジスタの閾値より低くなるように構成したの
で、電源電圧の低下によるＡ／Ｄ変換精度の低下を防止
できるＡ−Ｄ変換器が得られる効果がある。
【００４１】請求項４の発明によれば、電源電圧が低下
すると選択回路の選択スイッチング手段の中で電源電圧
の１／２のレベル信号をスイッチングする選択スイッチ
ング手段とチョッパ型アンプの入力切替スイッチング手
段とに供給される制御信号がレベル変換され、上記選択
スイッチング手段と入力切替スイッチング手段が導通状
態となった場合のインピーダンスが低い値になるように
構成したので、電源電圧の変動、特に電源電圧の低下に
よるＡ／Ｄ変換精度の低下を防止できるＡ−Ｄ変換器が
得られる効果がある。
すると選択回路の選択スイッチング手段の中で電源電圧
の１／２のレベル信号をスイッチングする選択スイッチ
ング手段とチョッパ型アンプの入力切替スイッチング手
段とに供給される制御信号がレベル変換され、上記選択
スイッチング手段と入力切替スイッチング手段が導通状
態となった場合のインピーダンスが低い値になるように
構成したので、電源電圧の変動、特に電源電圧の低下に
よるＡ／Ｄ変換精度の低下を防止できるＡ−Ｄ変換器が
得られる効果がある。
【００４２】請求項５の発明によれば、安定化されて出
力電圧値が調整可能な安定化電源を基に生成された昇圧
電源電圧により、選択スイッチング手段の中で電源電圧
の１／２のレベル信号をスイッチングする選択スイッチ
ング手段とチョッパ型アンプの入力切替スイッチング手
段とに供給される制御信号がレベル変換されるように構
成したので、上記電源電圧の変動による影響が抑制され
る効果がある。
力電圧値が調整可能な安定化電源を基に生成された昇圧
電源電圧により、選択スイッチング手段の中で電源電圧
の１／２のレベル信号をスイッチングする選択スイッチ
ング手段とチョッパ型アンプの入力切替スイッチング手
段とに供給される制御信号がレベル変換されるように構
成したので、上記電源電圧の変動による影響が抑制され
る効果がある。
【図１】請求項１の発明の一実施例によるＡ−Ｄ変換器
を示す回路図である。
を示す回路図である。
【図２】請求項１の発明の一実施例によるＡ−Ｄ変換器
の昇圧回路の各部の波形を示す波形図である。
の昇圧回路の各部の波形を示す波形図である。
【図３】請求項１の発明の他の実施例によるＡ−Ｄ変換
器を示す回路図である。
器を示す回路図である。
【図４】請求項２の発明の一実施例によるＡ−Ｄ変換器
を示す回路図である。
を示す回路図である。
【図５】請求項３の発明の一実施例によるＡ−Ｄ変換器
を示す回路図である。
を示す回路図である。
【図６】請求項４の発明の一実施例によるＡ−Ｄ変換器
を示す回路図である。
を示す回路図である。
【図７】請求項４の発明の他の実施例によるＡ−Ｄ変換
器のプロブラマブル電圧低下検出回路を示すブロック図
である。
器のプロブラマブル電圧低下検出回路を示すブロック図
である。
【図８】請求項５の発明の一実施例によるＡ−Ｄ変換器
を示す回路図である。
を示す回路図である。
【図９】従来のＡ−Ｄ変換器を示す回路図である。
【図１０】従来のＡ−Ｄ変換器の動作を示す各部の波形
図である。
図である。
２ 抵抗ラダー回路 ３ 選択回路 ４，５，６ トランスミッションゲート（選択スイッ
チング手段） ７ チョッパ型アンプ ８，９ トランスミッションゲート（入力切替スイッ
チング手段） １３ 制御回路（制御手段） １４ 昇圧回路 ２１ 制御信号Ｊ１用レベル変換回路（レベル変換回
路） ２２ 制御信号ｂ用レベル変換回路（レベル変換回
路） ３０ 電圧低下検出回路 ３１ 電圧低下検出信号レベル変換回路（電源電圧切
替回路） ３４，３５ Ｐチャネルトランジスタ（電源電圧切替
回路） ３８ 定電圧回路（安定化電源）
チング手段） ７ チョッパ型アンプ ８，９ トランスミッションゲート（入力切替スイッ
チング手段） １３ 制御回路（制御手段） １４ 昇圧回路 ２１ 制御信号Ｊ１用レベル変換回路（レベル変換回
路） ２２ 制御信号ｂ用レベル変換回路（レベル変換回
路） ３０ 電圧低下検出回路 ３１ 電圧低下検出信号レベル変換回路（電源電圧切
替回路） ３４，３５ Ｐチャネルトランジスタ（電源電圧切替
回路） ３８ 定電圧回路（安定化電源）
Claims (5)
- 【請求項１】 基準電圧を分割する抵抗ラダー回路と、
その抵抗ラダー回路により分割された電圧のうちから１
つを選択する選択スイッチング手段を有した選択回路
と、Ａ−Ｄ変換されるアナログ電圧と上記選択回路によ
り選択された電圧とを比較する入力切替用の入力切替ス
イッチング手段を有したチョッパ型アンプと、上記選択
回路および上記チョッパ型アンプを制御する制御手段と
を備えたＡ−Ｄ変換器において、電源電圧を昇圧する昇
圧回路と、上記選択回路の選択スイッチング手段の中で
上記電源電圧の１／２のレベルの電圧信号をスイッチン
グする選択スイッチング手段と上記チョッパ型アンプの
入力切替スイッチング手段とに供給される制御信号を上
記昇圧回路により昇圧して得た昇圧電源電圧を基にレベ
ル変換するレベル変換回路とを備えたことを特徴とする
Ａ−Ｄ変換器。 - 【請求項２】 基準電圧を分割する抵抗ラダー回路と、
その抵抗ラダー回路により分割された電圧のうちから１
つを選択する選択スイッチング手段を有した選択回路
と、Ａ−Ｄ変換されるアナログ電圧と上記選択回路によ
り選択された電圧とを比較する入力切替用の入力切替ス
イッチング手段を有したチョッパ型アンプと、上記選択
回路および上記チョッパ型アンプを制御する制御手段と
を備えたＡ−Ｄ変換器において、上記チョッパ型アンプ
は他の回路または手段が備えるトランジスタより低い閾
値のトランジスタにより構成されているチョッパ型アン
プであることを特徴とするＡ−Ｄ変換器。 - 【請求項３】 基準電圧を分割する抵抗ラダー回路と、
その抵抗ラダー回路により分割された電圧のうちから１
つを選択する選択スイッチング手段を有した選択回路
と、Ａ−Ｄ変換されるアナログ電圧と上記選択回路によ
り選択された電圧とを比較する入力切替用の入力切替ス
イッチング手段を有したチョッパ型アンプと、上記選択
回路および上記チョッパ型アンプを制御する制御手段と
を備えたＡ−Ｄ変換器において、上記チョッパ型アンプ
は他の回路または手段が備えるトランジスタより低い閾
値のトランジスタにより構成されているチョッパ型アン
プであり、さらに電源電圧を昇圧する昇圧回路と、上記
選択回路の選択スイッチング手段の中で上記電源電圧の
１／２のレベルの電圧信号をスイッチングする選択スイ
ッチング手段と上記チョッパ型アンプの入力切替スイッ
チング手段とに供給される制御信号を上記昇圧回路によ
り昇圧して得た昇圧電源電圧を基にレベル変換するレベ
ル変換回路とを備えたことを特徴とするＡ−Ｄ変換器。 - 【請求項４】 基準電圧を分割する抵抗ラダー回路と、
その抵抗ラダー回路により分割された電圧のうちから１
つを選択する選択スイッチング手段を有した選択回路
と、Ａ−Ｄ変換されるアナログ電圧と上記選択回路によ
り選択された電圧とを比較する入力切替用の入力切替ス
イッチング手段を有したチョッパ型アンプと、上記選択
回路および上記チョッパ型アンプを制御する制御手段と
を備えたＡ−Ｄ変換器において、電源電圧の低下を検出
する電圧低下検出回路と、上記電源電圧を昇圧し昇圧電
源電圧を生成する昇圧回路と、上記選択回路の選択スイ
ッチング手段の中で上記電源電圧の１／２のレベルの電
圧信号をスイッチングする選択スイッチング手段と上記
チョッパ型アンプの入力切替スイッチング手段とに供給
される制御信号をレベル変換するレベル変換回路と、そ
のレベル変換回路に供給される電源電圧を上記電源電圧
検出回路の検出出力を基に上記電源電圧あるいは上記昇
圧回路により昇圧した昇圧電源電圧に切り替える電源電
圧切替回路とを備えたことを特徴とするＡ−Ｄ変換器。 - 【請求項５】 基準電圧を分割する抵抗ラダー回路と、
その抵抗ラダー回路により分割された電圧のうちから１
つを選択する選択スイッチング手段を有した選択回路
と、Ａ−Ｄ変換されるアナログ電圧と上記選択回路によ
り選択された電圧とを比較する入力切替用の入力切替ス
イッチング手段を有したチョッパ型アンプと、上記選択
回路および上記チョッパ型アンプを制御する制御手段と
を備えたＡ−Ｄ変換器において、電源電圧をその電源電
圧とは異なった安定化されて出力電圧値が調整可能な安
定化電源を基に昇圧し昇圧電源電圧を生成する昇圧回路
と、上記選択回路の選択スイッチング手段の中で上記電
源電圧の１／２のレベルの電圧信号をスイッチングする
選択スイッチング手段と上記チョッパ型アンプの入力切
替スイッチング手段とに供給される制御信号を上記昇圧
回路により昇圧した昇圧電源電圧を基にレベル変換する
レベル変換回路とを備えたことを特徴とするＡ−Ｄ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21664293A JPH0774638A (ja) | 1993-08-31 | 1993-08-31 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21664293A JPH0774638A (ja) | 1993-08-31 | 1993-08-31 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774638A true JPH0774638A (ja) | 1995-03-17 |
Family
ID=16691641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21664293A Pending JPH0774638A (ja) | 1993-08-31 | 1993-08-31 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774638A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706101A4 (en) * | 1994-02-25 | 1996-07-17 | Citizen Watch Co Ltd | PORTABLE DEVICE WITH SENSOR FUNCTION |
| US6166671A (en) * | 1997-09-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Analog-to-digital converting circuit apparatus and coverting method thereof |
| US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
| JP2011239411A (ja) * | 2002-12-03 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
-
1993
- 1993-08-31 JP JP21664293A patent/JPH0774638A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706101A4 (en) * | 1994-02-25 | 1996-07-17 | Citizen Watch Co Ltd | PORTABLE DEVICE WITH SENSOR FUNCTION |
| US6166671A (en) * | 1997-09-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Analog-to-digital converting circuit apparatus and coverting method thereof |
| US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
| JP2011239411A (ja) * | 2002-12-03 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
| US8710887B2 (en) | 2002-12-03 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
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