JPH077498A - クロック復元デマルチプレクサ回路及びクロック信号復元方法 - Google Patents

クロック復元デマルチプレクサ回路及びクロック信号復元方法

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JPH077498A
JPH077498A JP5002305A JP230593A JPH077498A JP H077498 A JPH077498 A JP H077498A JP 5002305 A JP5002305 A JP 5002305A JP 230593 A JP230593 A JP 230593A JP H077498 A JPH077498 A JP H077498A
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Abstract

(57)【要約】 【目的】 受信されたデータ・ストリームの２分の１の
データ・レートで動作するクロック復元回路とデマルチ
プレクサ回路１４０を提供する。 【構成】 半速度クロック復元回路１００は、０度と９
０度のクロックを、入力されるデータのレートの２分の
１で生成する。これらのクロックは、受信されたデータ
の遷移をトリガとして用い、対になったエッジ・トリガ
型フリップ・フロップによってサンプルされる。これら
フリップ・フロップの出力は、排他的ＯＲが取られ、生
成されたクロックが受信されたデータより進んでいるか
遅れているかを示す信号が生成される。半速度、１：２
のデマルチプレクサ回路は、半速度、９０度のクロック
を使用し、受信されたデータを対になったフリップ・フ
ロップを通してラッチする。これらフリップ・フロップ
の出力は、各々クロックの別々のエッジでトリガされ、
分離された２つのデータ・ストリームを作る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、受信されたデータ信号
からクロック信号を復元し、受信されたデータ信号を分
離（デマルチプレクス）する方法及び装置に関し、特
に、受信されたデータ信号よりもかなり低いレートで動
作するクロック復元回路及びデマルチプレクサ回路に関
する。
【０００２】
【従来の技術】デジタル・システムでは、デジタル・デ
ータは通常、関連するクロック信号で処理される。クロ
ック信号は、周期がデジタル・データのビットの周期に
等しい方形波である。クロックは、デジタル回路がデジ
タル・データを処理するのに必要なタイミングを与え
る。基本的なクロック機能として、デジタル・システム
の調歩と同期、デジタル回路のレジスタやラッチのトリ
ガ、カウンタの増分等がある。
【０００３】データが通信リンクを転送される時、一般
に、関連するクロック信号も転送するのは非効率であ
る。この非効率から、クロックがなくデータだけを転送
する通信システムが生まれている。そのため、光ファイ
バ通信リンクは、リンクの受信側で、入ってくるデータ
信号からクロック信号をサンプルするのが一般的であ
る。このようなシステムは、受信側で必要なクロックを
得るためにクロック復元回路を採用する。クロック復元
回路は、受信されたデジタル・データからクロック信号
を得る。
【０００４】従来のクロック復元回路はしばしば、位相
ロック・ループを使って実現される。位相ロック・ルー
プでは、電圧制御発振器（ＶＣＯ）により、受信された
データの周波数で基準クロックが生成される。基準クロ
ックと受信されたデータ信号の位相角は位相比較器で比
較される。位相比較器は、生成されたクロックと受信さ
れたデータ信号の位相角の関数である制御電圧を出力す
る。位相角が変化すると制御電圧も変化する。制御電圧
はＶＣＯに戻され、基準クロックの周波数が調整され
る。このように、基準クロックは、受信されたデータと
同期させることができる。
【０００５】位相ロック・ループはよく、他のリンク・
アダプタ機能とともに単一チップに組込まれる。このよ
うな機能については、J．F．Ewenらによる著作、"Gb/sf
iber Optic Link Adapter Chip Set"（1988 IEEE GaAs
IC Symposium、pp．11-14）を参照されたい。
【０００６】クロック復元回路のほかに、通信リンクの
受信側でしばしば用いられるのはデマルチプレクサであ
る。デマルチプレクサは、通信リンクを転送される直列
のデータ・ストリームをその要素のセグメントに分離す
る。これらのセグメントは通常、直列ストリームを作る
バイトまたはワードで定義される。受信側にデマルチプ
レクサがあれば、異なる並行プロセス、アドレス、要素
等に向けられた複数のデータ・セットを１つの通信リン
ク上で直列に送ることができる。
【０００７】従来のクロック復元回路とデマルチプレク
サは、通信リンクを転送される信号のフル・データ・レ
ートで動作する。クロック復元と分離（デマルチプレク
シング）の機能はかなり複雑であるため、高いデータ・
レートでこれを実行するのは難しい。その結果、あるテ
クノロジの下では、こうした機能の処理対象である通信
リンクの帯域幅が、クロック復元回路やデマルチプレク
サ回路が動作し得る最大データ・レートによって制限さ
れることがある。
【０００８】
【発明が解決しようとする課題】本発明は、所与のテク
ノロジについて、通信リンクの最大データ・レートを高
めることができる。本発明の提供するクロック復元とフ
ロント・エンド・デマルチプレクサを組合わせた回路
は、受信されたデータ・レートの２分の１以下で動作す
る。これにより本発明の通信リンクの最大データ・レー
トが、所与のテクノロジについて、従来の通信リンクの
少なくとも２倍になる。
【０００９】
【課題を解決するための手段】本発明は、クロック復元
回路とデマルチプレクサ回路が、受信されたデータ信号
の２分の１のデータ・レートで動作する方法及び装置を
提供するものである。本発明によれば、クロック復元回
路とデマルチプレクサ回路は、これらの回路のどの素子
も、受信されたデータ・レートの２分の１を超えるレー
トで動作する必要がないように組合わされる。これによ
り、所与のテクノロジについて、通信リンクの最大デー
タ・レートが２倍になる。
【００１０】本発明の実施例では、０度と９０度のクロ
ックがリング発振器で生成される。これらのクロック
は、対になったエッジ・トリガ型フリップ・フロップを
通して、受信されたデータの反転形を使用してサンプル
される。これらフリップ・フロップの出力は、排他的Ｏ
Ｒが取られて、生成されたクロックが受信されたデータ
よりも進んでいるか遅れているかを示す信号が作られ
る。この信号はリング発振器にフィードバックされ、ク
ロックの位相が、受信されたデータの位相に対して調整
される。
【００１１】本発明の実施例では、１：２のデマルチプ
レクサ回路が、半速度のクロック復元回路によって生成
された半周波数、９０度のクロックを使用して動作す
る。この９０度、半速度のクロックと、この９０度、半
速度クロックを反転させたものは、対になったフリップ
・フロップを通して受信されたデータをサンプルするの
に用いられる。これらのクロックのトリガ・エッジが生
じる間隔は異なり、各々異なる受信データ・ビットに対
応するため、受信されたデータは各フリップ・フロップ
の出力で独立した２つの出力ストリームに分離される。
【００１２】本発明の第２実施例では、４分の１速度の
クロック復元回路と４分の１速度、１：４のデマルチプ
レクサが用いられる。この例では、生成された４分の１
速度のクロックの４つの位相（各々のオフセット４５
度）が用いられる。４分の１速度の位相比較器は４つの
フリップ・フロップから成り、各々クロックの１位相を
サンプルする。フリップ・フロップの出力はパリティ発
生器で比較される。パリティ発生器の出力は、奇数個の
フリップ・フロップ出力が１であれば１であり、他の場
合には０である。１対４のデマルチプレクサ回路では、
データをラッチして４つの異なる出力ストリームとする
ために４つのフリップ・フロップが用いられる。４つの
フリップ・フロップは、４５度クロックと反転４５度ク
ロックの立ち下がり、１３５度クロック、及び反転１３
５度クロックによって駆動される。
【００１３】
【実施例】本発明は、受信されたデータ・ストリームか
らクロック信号を復元し、受信されたデータ・ストリー
ムを分離する方法及び装置より成る。本発明は、入力さ
れるデータのクロック・レートの２分の１の最大値で動
作する。
【００１４】図１は、半速度クロック復元回路１００と
デマルチプレクサ回路１４０の図である。半速度クロッ
ク復元回路１００とデマルチプレクサ１４０は、一般の
入手しやすい電気部品を含む。図２、図３は、半速度ク
ロック復元回路１００のタイミング図である。以下、図
１を参照しながら半速度クロック復元回路１００の動作
について説明する。
【００１５】本発明の半速度クロック復元回路１００
は、位相比較器１０６として２つのフリップ・フロップ
１０２Ａ、１０２Ｂと排他的ＯＲゲート１０４を使用す
る。位相比較器１０６は、生成されたクロック信号１０
８（"クロック１０８"という）と受信されたデータ信号
１１０（"データ１１０"という）の位相角を比較する。
クロック１０８がデータ１１０よりも進んでいるか遅れ
ているかを示す進み／遅れ信号１１２の形のフィードバ
ックが位相比較器１０６によって与えられる。
【００１６】リング発振器１２０は、クロック１０８を
生成するのに用いられる。また９０度クロック１１４も
リング発振器１２０が生成する。９０度クロック１１４
はクロック１０８に対して９０度オフセットされる。
【００１７】インバータ１１６は、データ１１０を反転
して、反転データ信号１１８（ "反転データ１１８" と
いう）を生成する。反転データ１１８は、フリップ・フ
ロップ１０２Ａ、１０２Ｂをトリガするのに用いられ
る。クロック１０８は、エッジ・トリガ型フリップ・フ
ロップ１０２Ａを通して、反転データ１１８によってサ
ンプルされる。反転データ１１８に負の遷移が生じた
時、フリップ・フロップ１０２Ａの入力Ｄ１のクロック
１０８の論理レベルは、フリップ・フロップ１０２Ａの
出力Ｑ１にラッチされる。フリップ・フロップ１０２Ａ
の出力Ｑ１は、反転データ１１８の次の負の遷移までこ
の状態に留まる。次の遷移で、クロック１０８の論理レ
ベルはフリップ・フロップ１０２Ａの入力Ｄ１に現わ
れ、出力Ｑ１にラッチされる。このプロセスは、反転デ
ータ１１８の立ち下がりの遷移ごとに、入力Ｄ１に現わ
れるクロック１０８の論理レベルが出力Ｑ１にラッチさ
れるように継続する。
【００１８】フリップ・フロップ１０２Ｂでも同様のプ
ロセスになるが、反転データ１１８の立ち下がりの遷移
は、フリップ・フロップ１０２Ｂの入力Ｄ２の９０度ク
ロック１１４のレベルをフリップ・フロップ１０２Ｂの
出力Ｑ２にサンプルするのに用いられる。
【００１９】出力Ｑ１は、排他的ＯＲゲート１０４で出
力Ｑ２との排他的ＯＲが取られ、進み／遅れ信号１１２
が生成される。進み／遅れ信号１１２はループ・フィル
タ１１３に送られる。ループ・フィルタ１１３は普通、
２次ロー・パス・フィルタである。フィルタ１１３はル
ープの安定化に必要である。フィルタ１１３の出力はリ
ング発振器１２０にフィードバックされ、クロック１０
８と９０度クロック１１４のレートが調整される。クロ
ック１０８は、受信データ１１０と位相が合うように調
整される。クロック１０８と９０度クロック１１４は、
データ１１０のレートの２分の１のレートである。
【００２０】この点は、フィードバック信号が、データ
の立ち上がりまたは立ち下がりの遷移でトリガされる１
つのフリップ・フロップの平均であり、クロックが符号
化されたビットのレートである従来のシステム（Widmer
による米国特許第３８０５１８０号明細書等）と異な
る。
【００２１】進み／遅れ信号１１２は、クロック１０８
がデータ１１０より進んでいるか遅れているかを示す。
図２は、クロック１０８がデータ１１０より進んでいる
状態である。言い換えると図２は、クロック１０８の立
ち上がり遷移がデータ１１０の遷移よりも進んでいる状
態である。この状態で、反転データ１１８の立ち下がり
遷移が生じるのは、クロック１０８が、９０°クロック
１１４とは異なる論理レベルにある時である。したがっ
て出力Ｑ１は常に出力Ｑ２とは異なる論理状態にある。
これらの出力がともに排他的ＯＲを取られると、進み／
遅れ信号１１２は論理レベルＨＩＧＨになる。
【００２２】図３は、クロック１０８がデータ１１０よ
り遅れている状態を示す。言い換えると図３は、データ
１１０の遷移がクロック１０８の立ち上がり遷移よりも
進んでいる状態である。この状態では、反転データ１１
８の立ち下がり遷移は常に、クロック１０８が９０度ク
ロック１１４と同じ論理レベルにある時に生じる。した
がってフリップ・フロップ１０２Ａの出力Ｑ１は常に、
フリップ・フロップ１０２Ｂの出力Ｑ２と同じ状態にあ
る。これらの出力がともに排他的ＯＲを取られると、得
られる進み／遅れ信号１１２は論理レベル０となる。
【００２３】その結果、進み／遅れ信号１１２は常に、
クロック１０８がデータ１１０より進んでいる場合には
論理レベルＨＩＧＨ、クロック１０８がデータ１１０よ
り遅れている場合は論理レベルＬＯＷとなる。
【００２４】代替技術としては、位相比較器１０６はイ
ンバータ１１６なしで実現することもできる。その場合
は０度クロック１０８と９０度クロック１１４がフリッ
プ・フロップ１０２Ａ、１０２Ｂを通して、データ１１
０の立ち下がりでサンプルされる。
【００２５】以下、図１を参照しながら、半速度デマル
チプレクサ１４０の動作について説明する。９０度クロ
ック１１４はインバータ１４４によって反転され、反転
９０度クロック１４６が生成される。
【００２６】フリップ・フロップ１４２Ａの入力Ｄ３の
データ１１０はフリップ・フロップ１４２Ａの出力Ｑ３
にラッチされる。このラッチは、９０度クロック１１４
の立ち下がり遷移で生じる。９０度クロック１１４はク
ロック１０８からオフセットされるため、位相ロック・
ループが同期すれば、９０度クロック１１４の遷移がデ
ータ１１０のビット周期の中間に現われることに注意さ
れたい。これによりデータ１１０の論理レベルが、出力
Ｑ３にラッチされた時に安定化する。
【００２７】出力Ｑ３は第１データ信号１４８を成す。
第１データ信号１４８はしたがってタイミングを取り直
されてデータ１１０のビット・レートの２分の１で動作
し、データ１１０の１つ置きのビットを表わす。
【００２８】同様にフリップ・フロップ１４２Ｂの入力
Ｄ４のデータ１１０は、反転９０度クロック１４６によ
ってフリップ・フロップ１４２Ｂの出力Ｑ４にラッチさ
れる。出力Ｑ４は第２データ信号１５０を成す。第２デ
ータ信号１５０はしたがってデータ１１０のビット・レ
ートの２分の１にタイミングを取り直される。第２デー
タ信号１５０もデータ１１０の１つ置きのビットを表わ
すが、データ信号１４８によって表わされないビットを
表わす。
【００２９】デマルチプレクサ１４０の動作により、２
つの新しいビット・ストリームが、元の受信されたデー
タ１１０のデータ・レートの２分の１で生成される。こ
れら新しいデータ・ストリーム１４８、１５０の各々
が、データ１１０の分離された部分を表わす。
【００３０】インバータ１１６を持たない図１の位相比
較器回路を２重化することによって位相比較器を拡張す
れば、データの立ち上がりと立ち下がりの両方をトリガ
することができる。ラッチのこの第２セットは、データ
の立ち下がり遷移をトリガする。第２排他的ＯＲゲート
の出力は、位相の進みまたは遅れの状態を示す。データ
の立ち上がりと立ち下がりの両方をトリガすることによ
って、位相ロック・ループの補正の間の時間が最小にな
り、リンク・パラメータとデータ・シーケンスに依存す
るノイズ特性を改良する機会が得られる。
【００３１】本発明は、データ・レートの２分の１で動
作し、１：２のデマルチプレクシング機能を実行するに
とどまらない。本発明を展開して、さらに遅いクロック
・レートでの動作と、デマルチプレクシング機能の拡張
を実現することができる。たとえば４分の１速度のクロ
ック復元回路と１：４のデマルチプレクサ回路が得られ
る。図４は、４分の１速度のクロック復元回路３００と
４分の１速度、１：４のデマルチプレクサ３４０のブロ
ック図である。図５、図６は、４分の１速度クロック復
元回路３００のタイミング図である。
【００３２】以下、図４、図５、図６を参照しながら、
４分の１速度クロック復元回路３００の動作について説
明する。第２実施例の４分の１速度クロック復元回路３
００は、位相比較器３０６として４つのフリップ・フロ
ップ３０２Ａ、３０２Ｂ、３０２Ｃ、３０２Ｄと、パリ
ティ発生器３０４を使用する。位相比較器３０６は、生
成されたクロック信号（"クロック３０８"という）と受
信データ信号３１０（"データ３１０"という）の位相角
を比較する。クロック３０８がデータ３１０より進んで
いるか遅れているかを示す進み／遅れ信号３１２の形の
フィードバックは位相比較器３０６によって与えられ
る。
【００３３】リング発振器３２４はクロック３０８を生
成するのに用いられる。４５度クロック３１４、９０度
クロック３１６、及び１３５度クロック３１８もリング
発振器３２４によって生成される。インバータ３２０は
データ３１０を反転して反転データ信号３２２（"反転
データ３２２"という）を作る。反転データ３２２は、
フリップ・フロップ３０２Ａ、３０２Ｂ、３０２Ｃ、３
０２Ｄをトリガするのに用いられる。反転データ３２２
の立ち下がり遷移は、フリップ・フロップ３０２Ａの入
力Ｄ５の０度クロック３０８をフリップ・フロップ３０
２Ａの出力Ｑ５にサンプルする。同様に、フリップ・フ
ロップ３０２Ｂの入力Ｄ６の４５度クロック３１４はフ
リップ・フロップ３０２Ｂの出力Ｑ６にサンプルされ
る。９０度クロック３１６はフリップ・フロップ３０２
Ｃの入力Ｄ７からフリップ・フロップ３０２Ｃの出力Ｑ
７にサンプルされる。１３５度クロック３１８はフリッ
プ・フロップ３０２Ｄの入力Ｄ８でフリップ・フロップ
３０２Ｄの出力Ｑ８へサンプルされる。
【００３４】出力Ｑ５、Ｑ６、Ｑ７、Ｑ８はパリティ発
生器３０４に入力される。パリティ発生器の出力、進み
／遅れ信号３１２は、奇数個の出力Ｑ５、Ｑ６、Ｑ７、
Ｑ８が論理ＨＩＧＨの状態であれば論理ＨＩＧＨ状態で
ある。進み／遅れ信号１１２は他のすべての条件で論理
ＬＯＷ状態である。図５、図６は、位相比較器３０６の
動作を示すタイミング図である。クロック３０８がデー
タ３１０より進んでいる状態は図５に示すとおりであ
る。その場合は常に、奇数個のフリップ・フロップ出力
Ｑ５、Ｑ６、Ｑ７、Ｑ８が論理ＨＩＧＨ状態である。し
たがってパリティ発生器３０４の出力は論理ＨＩＧＨ状
態となる。
【００３５】図６は、クロック３０８がデータ３１０よ
り遅れている状態を示す。ここでは論理ＨＩＧＨ状態で
ある奇数個のフリップ・フロップ出力Ｑ５、Ｑ６、Ｑ
７、Ｑ８はない。したがってパリティ発生器３０４の出
力は論理ＬＯＷ状態である。クロック３０８がデータ３
１０より遅れている場合では進み／遅れ信号３１２は常
に論理ＨＩＧＨ状態となる。進み／遅れ信号３１２はロ
ー・パス・フィルタ３１３を介してリング発振器３２４
にフィードバックされ、クロック３０８のレート受信デ
ータ３１０と同位相となり、データ３１０のレートの４
分の１となるよう調整される。
【００３６】ここで再び図４を参照しながら、４分の１
速度デマルチプレクサの動作について説明する。４５度
クロック３１４はインバータ３４２で反転され、反転４
５度クロック３４４が生成される。１３５度クロック３
１８はインバータ３４６で反転され、反転１３５度クロ
ック３４８が生成される。データ３１０はフリップ・フ
ロップ３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄを通し
て、標準及び反転の４５度、１３５度クロックにより刻
時される。
【００３７】データ３１０の直列ストリームの最初のビ
ットは、フリップ・フロップ３５０Ａを通して４５度ク
ロック３１４によって刻時される。データ３１０の直列
ストリームの第３ビットは、フリップ・フロップ３５０
Ｂを通して、反転４５度クロック３４４によって刻時さ
れる。同様に、受信された直列データ・ストリームのデ
ータ３１０の第２ビットは、フリップ・フロップ３５０
Ｃを通して、１３５度クロック３１８により刻時され、
データ３１０の第４ビットはフリップ・フロップ３５０
Ｄを通して、反転１３５度クロック３４８を使って刻時
される。このプロセスは、データ３１０の第５ビットが
フリップ・フロップ３５０Ａを通して、４５度クロック
３１４により刻時されて繰り返され、このように継続す
る。
【００３８】フリップ・フロップ３５０Ａの出力は、受
信されたストリーム内のデータ３１０の３つ置きのビッ
トを表わし、元のデータ・レートの４分の１のデータ・
ストリームである。フリップ・フロップ３５０Ｂの出力
は、データ３１０の第３ビットから数えてデータ３１０
の３つ置きのビット表わす。同様に、フリップ・フロッ
プ３５０Ｃ、３５０Ｄの出力は、各々、データ３１０の
第２ビット、第４ビットから数えてデータ３１０の３つ
置きのビットを表わす。フリップ・フロップ３５０Ａ、
３５０Ｂ、３５０Ｃ、３５０Ｄの出力は各々、受信され
たデータ３１０の４分の１を表わし、各々のデータ・レ
ートは、受信されたデータ３１０の元のデータ・レート
の４分の１である。
【００３９】さらにまた、本発明の４分の１速度の位相
比較器に変更を加え、データの立ち上がりと立ち下がり
の両方をトリガすることも可能である。これは、インバ
ータ３２０を除いて図３の位相比較器回路を２重化する
ことによって行なえる。ラッチの第２セットは受信され
たデータ３１０の立ち下がりをトリガし、第２パリティ
発生器の出力もまた位相の進みまたは遅れを示す。デー
タの立ち上がりと立ち下がりの両方をトリガすること
で、クロック３０８の位相の補正の間の時間が最小にな
り、リンク・パラメータとデータ・シーケンスに依存す
るノイズ特性を改良する機会が得られる。
【００４０】上述の半速度、４分の１速度のクロック復
元回路とデマルチプレクサ回路は、フル・レートのクロ
ックを使用せずに動作する。これは、フル・レートのク
ロックを要する従来のシステムにはない大きなメリット
である。低い周波数の信号で分解タイミングを維持する
方が容易であるから、全体性能を向上させることができ
る。高い周波数では、信号は必ずしも固定したＨＩＧＨ
／ＬＯＷレベルには安定せず、これは遅延変動の原因に
なる。この問題は低い周波数では厳しいものではない。
低いレートのクロックでは、クロックの遷移を、データ
・ビットの安定した部分と一致するように正確にセット
しやすい。また、負荷の小さい回路に見られる典型的な
ゲート遅延は、回路の立ち上がり、立ち下がり時間より
も大幅に少ない。したがって、論理状態の遷移を低いク
ロッキング・レートで正確にセットしやすい。
【００４１】低消費電力が求められる分野は多い。その
ような分野では、ＣＭＯＳ系の論理ゲートが用いられる
のが普通である。本発明の半速度クロック復元／デマル
チプレクサ回路は、クロック・レートの２分の１で動作
し、ＣＭＯＳロジックに必要な電力は、スイッチングが
少なければ少ないため、マルチプレクサ回路の半レート
・クロック復元の消費電力は、従来のクロック復元／デ
マルチプレクサ回路よりも大幅に少ない。
【００４２】本発明の半速度と４分の１速度のクロック
復元／デマルチプレクサ回路は、様々なロジック系を使
用して実現でき、多種多様な通信リンクに使用できる。
本発明の実施例で選ばれたロジック系は、ガリウムひ素
（ＧａＡｓ）ＭＥＳＦＥＴ電流切換型差動ロジックであ
り、リンクは、米国規格協会（ＡＮＳＩ）規格Ｘ３Ｔ
９。３に規定のラン・レングス制限コード・データを用
いる光ファイバ通信リンクである。
【００４３】本発明のクロック復元／デマルチプレクサ
回路の実現に差動ロジックが用いられる場合、補入力が
使用でき、インバータは必要ない。これにより、元の信
号の真補数である補信号のメリットが大きくなり、イン
バータによる遅延時間がなくなる。
【００４４】要約すると、上述の方法及び装置の光ファ
イバ・データ・リンクのクロック復元、データ再タイミ
ング、及びフロント・エンド・デマルチプレクシングの
機能は、これらの機能の最大動作周波数が受信されたデ
ータ信号のデータ・レートの２分の１となるように組合
わせることができる。本発明のクロック復元／デマルチ
プレクサ回路は次の要素で構成される。
【００４５】１）互いに９０度オフセットされた２つの
半速度クロック信号 ２）正位相クロック及び周期が正位相クロックより４分
の１遅れた直交位相クロックをデータの遷移時にサンプ
ルする２つのエッジ・トリガ型フリップ・フロップと、
位相比較信号を与える排他的ＯＲゲートとより成るデジ
タル位相比較器 ３）２つのクロック信号を与える差動リング発振器 ４）直交位相クロックの立ち上がりと直交位相クロック
の立ち下がりでトリガされ、１：２のデマルチプレクサ
機能を与える２つの再タイミング・ラッチ ５）これらのコンセプトをさらに広範囲のデマルチプレ
クシングへ展開することと、低いレートでのクロック復
元 ６）これらのコンセプトを展開して、受信データ信号の
立ち上がりと立ち下がりの両方を使用し、補正の間の時
間を最小にし、ＰＬＬの性能を最適化すること
【００４６】
【発明の効果】本発明は、所与のテクノロジについて、
通信リンクの最大データ・レートを高めることができ
る。本発明の提供するクロック復元とフロント・エンド
・デマルチプレクサを組合わせた回路は、受信されたデ
ータ・レートの２分の１以下で動作する。これにより本
発明の通信リンクの最大データ・レートが、所与のテク
ノロジについて、従来の通信リンクの少なくとも２倍に
なる。
【図面の簡単な説明】
【図１】本発明の実施例の半速度クロック復元回路とデ
マルチプレクサ回路の図である。
【図２】クロックがデータよりも進んでいる場合の、本
発明の位相比較器１０６の波形を示すタイミング図であ
る。
【図３】クロックがデータよりも遅れている場合の、本
発明の位相比較器１０６の波形を示すタイミング図であ
る。
【図４】本発明の４分の１速度クロック復元回路３００
と４分の１速度デマルチプレクサ回路３４０の実施例の
図である。
【図５】クロックがデータよりも進んでいる場合の、本
発明の位相検出器３０６の波形を示すタイミング図であ
る。
【図６】クロックがデータよりも遅れている場合の、本
発明の位相検出器３０６の波形を示すタイミング図であ
る。
【符号の説明】
１００ 半速度クロック復元回路 １０４ 排他的ＯＲゲート １１３ ループ・フィルタ １４０ デマルチプレクサ １４６ 反転９０度クロック １４８ 第１データ信号 １５０ 第２データ信号 ３０４ パリティ発生器 ３０８ ０度クロック ３１３ ロー・パス・フィルタ ３１４ ４５度クロック ３１８ １３５度クロック ３４８ 反転１３５度クロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート・エックス・ウィドマー アメリカ合衆国10536、ニューヨーク州カ トナー、クロトン・レイク・ロード 38

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】受信されたデータ・ストリームからクロッ
    クを復元し、上記受信されたデータ・ストリームを分離
    し、上記受信されたデータのレートよりも低いレートで
    動作するクロック復元デマルチプレクサ回路であって、 ａ．複数の位相を有し、上記受信されたデータ・レート
    よりも低いレートで基準クロック信号を生成するクロッ
    ク信号生成手段と、 ｂ．生成された基準クロック信号と受信されたデータ・
    ストリームの位相角を比較する比較手段と、 ｃ．上記位相角比較手段に応答して、上記生成されたク
    ロック信号の周波数を調整し、上記生成されたクロック
    信号と受信されたデータ信号を同期させる周波数調整手
    段と、 ｄ．生成されたクロック信号の位相と生成されたクロッ
    ク信号の反転位相のうち少なくとも１つを使用して、受
    信されたデータ信号を受信されたデータ・ストリームの
    データ・レートよりも低いレートで並列信号に分離する
    デマルチプレクサ手段とを含む、 クロック復元デマルチプレクサ回路。
  2. 【請求項２】ａ．上記クロック信号生成手段が、受信さ
    れたデータのレートの２分の１で０度と９０度の基準ク
    ロック信号を生成する手段を含み、 ｂ．上記比較手段が、上記生成されたクロック信号と受
    信されたデータ信号の位相角を比較する半速度位相比較
    器回路を含み、 ｃ．上記デマルチプレクサ手段が、受信されたデータ信
    号を、元のデータ・ストリームのクロック・レートの２
    分の１で、独立した２つのデータ・ストリームに分離す
    る手段を含む、 請求項１記載のクロック復元デマルチプレクサ回路。
  3. 【請求項３】０度と９０度の基準クロック信号を生成す
    る上記手段がリング発振器であり、上記半速度位相比較
    器回路が２つのエッジ・トリガ型フリップ・フロップと
    排他的ＯＲゲートを含み、上記デマルチプレクサ手段が
    ２つのエッジ・トリガ型フリップ・フロップを含む、 請求項２記載のクロック復元デマルチプレクサ回路。
  4. 【請求項４】受信されたデータ信号を反転するインバー
    タと、９０度クロック信号を反転するインバータとを含
    む請求項３記載のクロック復元デマルチプレクサ回路。
  5. 【請求項５】ａ．上記クロック信号生成手段が、０度、
    ４５度、９０度、及び１３５度の基準クロック信号を、
    受信されたデータのレートの４分の１で生成する手段を
    含み、 ｂ．上記比較手段が、生成されたクロック信号と受信さ
    れたデータ信号の位相角を比較する４分の１速度の位相
    比較器回路を含み、 ｃ．上記デマルチプレクサ手段が、受信されたデータ信
    号を、元のデータ・ストリームのクロック・レートの４
    分の１で、独立した４つのデータ・ストリームに分離す
    る手段を含む、 請求項１記載のクロック復元デマルチプレクサ回路。
  6. 【請求項６】基準クロック信号を生成する上記手段がリ
    ング発振器であり、 上記４分の１速度位相比較器回路が４つのエッジ・トリ
    ガ型フリップ・フロップとパリティ発生器を含み、 上記デマルチプレクサ手段が４つのフリップ・フロップ
    を含む、 請求項５記載のクロック復元デマルチプレクサ回路。
  7. 【請求項７】受信されたデータ信号を反転するインバー
    タと、４５度と１３５度のクロック信号を反転するイン
    バータとを含む請求項６記載の４分の１速度クロック復
    元デマルチプレクサ回路
  8. 【請求項８】受信されたデータ・ストリームからクロッ
    ク信号を復元し、受信されたデータ・ストリームを分離
    する方法であって、 ａ．受信されたデータ・レートよりも低いレートで基準
    クロック信号の複数の位相を生成するステップと、 ｂ．上記生成された基準クロック信号と受信されたデー
    タ・ストリームの位相角を比較するステップと、 ｃ．上記生成されたクロック信号の周波数を、上記比較
    ステップの関数として調整することによって、上記生成
    されたクロック信号と受信されたデータ信号を同期させ
    るステップと、 ｄ．生成されたクロックの位相と、生成されたクロック
    の反転位相のうち少なくとも１つを使用して、受信され
    たデータを受信されたデータ・ストリームのレートより
    も低いデータ・レートで並列信号に分離するステップと
    を含む、 クロック信号復元方法。
  9. 【請求項９】受信されたデータのレートの２分の１で０
    度と９０度の基準クロック信号を生成するステップと、
    受信されたデータを、元のデータ・ストリームのクロッ
    ク・レートの２分の１で、独立した２つのデータ・スト
    リームに分離するステップとを含む請求項８記載の方
    法。
  10. 【請求項１０】０度、４５度、９０度、及び１３５度の
    クロック信号を生成するステップと、受信されたデータ
    信号を、元のデータ・ストリームのクロック・レートの
    ４分の１で、独立した４つのデータ・ストリームに分離
    するステップとを含む請求項８記載の方法。
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