JPH0775008B2 - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH0775008B2 JPH0775008B2 JP2124966A JP12496690A JPH0775008B2 JP H0775008 B2 JPH0775008 B2 JP H0775008B2 JP 2124966 A JP2124966 A JP 2124966A JP 12496690 A JP12496690 A JP 12496690A JP H0775008 B2 JPH0775008 B2 JP H0775008B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、キャッシュメモリに関するものである。
CPUの動作速度に対して、主メモリの動作速度は低速で
ある。CPUの動作効率を上げるために、主メモリから読
み出したデータを高速動作可能なキャッシュメモリに保
管し、そのデータの再読み出しの際には、キャッシュメ
モリから読み出すという手法が一般に用いられている。
ある。CPUの動作効率を上げるために、主メモリから読
み出したデータを高速動作可能なキャッシュメモリに保
管し、そのデータの再読み出しの際には、キャッシュメ
モリから読み出すという手法が一般に用いられている。
第８図は、CQ出版社発行の雑誌「インターフェース」19
87年９月号の250ページに記載されている４ウェイセッ
トアソシアティブ方式のキャッシュメモリの１ウェイだ
けを説明のために取り出したキャッシュメモリのブロッ
ク構成図である。
87年９月号の250ページに記載されている４ウェイセッ
トアソシアティブ方式のキャッシュメモリの１ウェイだ
けを説明のために取り出したキャッシュメモリのブロッ
ク構成図である。
図において、１はキャッシュメモリにアクセスしようと
するアドレス信号、２は前記アドレス信号１の一部であ
るタグアドレス、３は前記アドレス信号の１の一部であ
るエントリアドレス、４は前記アドレス信号１の一部で
あるワードアドレス、５はキャッシュメモリ内にあるタ
グアドレスを保持するタグアドレスメモリ、６はデータ
メモリ７の保持しているデータが有効であるか無効であ
るかを示したバリッドビットメモリである。バリッドビ
ットは、Ｈのときデータが有効、Ｌのとき無効を示す。
７はキャッシュメモリ内にあるデータを保持するデータ
メモリ、８は前記タグアドレス２と前記タグアドレスメ
モリ５に保持しているタグアドレスを比較して一致して
いるか否かを調べる比較器、９は前記ワードアドレス４
によって前記データメモリから１ワードを選択するワー
ドセレクタ、10はバリッドビットと前記ワードアドレス
４により制御される制御回路、11は前記制御回路10から
出力されるHIT信号、12は前記ワードセレクタ11から出
力されるデータ信号、13は前記エントリアドレス３のデ
コーダ、14はデコーダ13の出力であるデコード信号、15
はMISS信号である。
するアドレス信号、２は前記アドレス信号１の一部であ
るタグアドレス、３は前記アドレス信号の１の一部であ
るエントリアドレス、４は前記アドレス信号１の一部で
あるワードアドレス、５はキャッシュメモリ内にあるタ
グアドレスを保持するタグアドレスメモリ、６はデータ
メモリ７の保持しているデータが有効であるか無効であ
るかを示したバリッドビットメモリである。バリッドビ
ットは、Ｈのときデータが有効、Ｌのとき無効を示す。
７はキャッシュメモリ内にあるデータを保持するデータ
メモリ、８は前記タグアドレス２と前記タグアドレスメ
モリ５に保持しているタグアドレスを比較して一致して
いるか否かを調べる比較器、９は前記ワードアドレス４
によって前記データメモリから１ワードを選択するワー
ドセレクタ、10はバリッドビットと前記ワードアドレス
４により制御される制御回路、11は前記制御回路10から
出力されるHIT信号、12は前記ワードセレクタ11から出
力されるデータ信号、13は前記エントリアドレス３のデ
コーダ、14はデコーダ13の出力であるデコード信号、15
はMISS信号である。
次に、従来のキャッシュメモリのリード動作について説
明する。この例では、説明の都合上ワードアドレスを１
ビット、エンドリアドレスを２ビット、タグアドレスを
３ビットと仮定する。外部からアドレス信号１が与えら
れるとエントリアドレス３、デコーダ13で選ばれたタグ
アドレスメモリ５の内容を比較器８に送ると共にデータ
メモリ７の内容もワードセレクタ９に送り、ワードアド
レス４でワードデータを選ぶ。この例では、１エントリ
アドレスに対して２つのワードデータが対応している。
そして、選ばれたタグアドレスメモリ５の内容を前記比
較器８でタグアドレス２と一致しているか否かを調べ、
その結果を制御回路10に送る。この例では、１エントリ
アドレスに対応する２つのワードデータの各々の有効、
無効を示すために２ビットのバリッドビットを持ってい
る。
明する。この例では、説明の都合上ワードアドレスを１
ビット、エンドリアドレスを２ビット、タグアドレスを
３ビットと仮定する。外部からアドレス信号１が与えら
れるとエントリアドレス３、デコーダ13で選ばれたタグ
アドレスメモリ５の内容を比較器８に送ると共にデータ
メモリ７の内容もワードセレクタ９に送り、ワードアド
レス４でワードデータを選ぶ。この例では、１エントリ
アドレスに対して２つのワードデータが対応している。
そして、選ばれたタグアドレスメモリ５の内容を前記比
較器８でタグアドレス２と一致しているか否かを調べ、
その結果を制御回路10に送る。この例では、１エントリ
アドレスに対応する２つのワードデータの各々の有効、
無効を示すために２ビットのバリッドビットを持ってい
る。
制御回路10では、ワードアドレス４で選択されたワード
データに対応するバリッドビットの値がＨで、かつ、外
部アドレスにより指定されたデータがキャッシュメモリ
内に有るとき、所定のタイミングでHIT信号11を発生す
る。このHIT信号11、キャッシュメモリ外部およびワー
ドセレクタ９に送られ、HIT信号11がＨのときには、デ
ータをデータ信号12に出力する。またキャッシュミス時
にはMISS信号15をＨにして、キャッシュメモリ外のメイ
ンメモリを起動しデータを読みに行き、MPUにデータを
送ると共にキャッシュメモリ内のデータメモリ７にデー
タを格納する。
データに対応するバリッドビットの値がＨで、かつ、外
部アドレスにより指定されたデータがキャッシュメモリ
内に有るとき、所定のタイミングでHIT信号11を発生す
る。このHIT信号11、キャッシュメモリ外部およびワー
ドセレクタ９に送られ、HIT信号11がＨのときには、デ
ータをデータ信号12に出力する。またキャッシュミス時
にはMISS信号15をＨにして、キャッシュメモリ外のメイ
ンメモリを起動しデータを読みに行き、MPUにデータを
送ると共にキャッシュメモリ内のデータメモリ７にデー
タを格納する。
次に、従来のキャッシュメモリのライト動作について説
明する。外部からアドレス信号１が与えられるとリード
動作と同様にアドレスのヒット判定を行い、HIT信号11
がＨのときには、データ信号12の値をデータメモリ７に
書き込む。HIT信号11がＬのときには、何もしない。
明する。外部からアドレス信号１が与えられるとリード
動作と同様にアドレスのヒット判定を行い、HIT信号11
がＨのときには、データ信号12の値をデータメモリ７に
書き込む。HIT信号11がＬのときには、何もしない。
従来のキャッシュメモリでは、リードヒット時に出力す
るHIT信号11のタイミングが固定であるため、低い電源
電圧や高温でキャッシュメモリを使用したときにヒット
判定時間が増加し、判定結果を誤ったHIT信号11をCPUに
対して出力してしまうという問題があった。
るHIT信号11のタイミングが固定であるため、低い電源
電圧や高温でキャッシュメモリを使用したときにヒット
判定時間が増加し、判定結果を誤ったHIT信号11をCPUに
対して出力してしまうという問題があった。
また、従来のキャッシュメモリでは、キャッシュメモリ
の動作周波数を増加させると、キャッシュメモリ内部で
ヒット判定に使用できる時間が減少するため、判定結果
を誤ったHIT信号11をCPUに対して出力してしまうという
問題があった。
の動作周波数を増加させると、キャッシュメモリ内部で
ヒット判定に使用できる時間が減少するため、判定結果
を誤ったHIT信号11をCPUに対して出力してしまうという
問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、より広い環境で使用できる、汎用的なキャ
ッシュメモリを得ることを目的とする。
れたもので、より広い環境で使用できる、汎用的なキャ
ッシュメモリを得ることを目的とする。
この発明にかかるキャッシュメモリは、キャッシュメモ
リの起動信号を遅延させる回路と、キャッシュヒットを
示す信号の出力するタイミングを変更する回路とを含む
ようにしたものである。
リの起動信号を遅延させる回路と、キャッシュヒットを
示す信号の出力するタイミングを変更する回路とを含む
ようにしたものである。
また、この発明にかかるキャッシュメモリは、キャッシ
ュメモリの起動信号を遅延させる回路と、キャッシュミ
ス時に外部メモリをアクセスするタイミングを変更する
回路とを含むようにしたものである。
ュメモリの起動信号を遅延させる回路と、キャッシュミ
ス時に外部メモリをアクセスするタイミングを変更する
回路とを含むようにしたものである。
この発明におけるキャッシュメモリは、ヒット判定が遅
れたために、ウェイトサイクル無しで正しいHIT信号をC
PUに出力することができない場合には、自動的にウェイ
トサイクルを挿入した後、HIT信号を出力する。
れたために、ウェイトサイクル無しで正しいHIT信号をC
PUに出力することができない場合には、自動的にウェイ
トサイクルを挿入した後、HIT信号を出力する。
また、この発明におけるキャッシュメモリは、ヒット判
定が遅れた場合にリードミスし、ウェイトサイクル無し
で外部メモリをアクセスできない時には、自動的にウェ
イトサイクルを挿入した後、外部メモリのアクセスを起
動する。
定が遅れた場合にリードミスし、ウェイトサイクル無し
で外部メモリをアクセスできない時には、自動的にウェ
イトサイクルを挿入した後、外部メモリのアクセスを起
動する。
以下、この発明の実施例を図について説明する。
第１図は本発明の第１の実施例によるキャッシュメモリ
を示し、これは第８図に示した従来例の回路にタイミン
グ変更回路20を追加したもので、他の部分の構成は同じ
である。タイミング変更回路20はHIT信号11およびMISS
信号の出力タイミングを変更する回路である。HIT信号1
1は、ワードセレクタ９およびキャッシュメモリ外部に
出力される。21はキャッシュメモリの外部から与えられ
クロックを示すCLK1信号、22はCLK2信号である、23は制
御回路10から出力されアドレスの一致を示すTAGHIT信
号、24はキャッシュメモリの外部から与えられバスサイ
クルの開始を示すBS信号、25はキャッシュメモリの外部
から与えられたリードサイクルを示すREAD信号である。
を示し、これは第８図に示した従来例の回路にタイミン
グ変更回路20を追加したもので、他の部分の構成は同じ
である。タイミング変更回路20はHIT信号11およびMISS
信号の出力タイミングを変更する回路である。HIT信号1
1は、ワードセレクタ９およびキャッシュメモリ外部に
出力される。21はキャッシュメモリの外部から与えられ
クロックを示すCLK1信号、22はCLK2信号である、23は制
御回路10から出力されアドレスの一致を示すTAGHIT信
号、24はキャッシュメモリの外部から与えられバスサイ
クルの開始を示すBS信号、25はキャッシュメモリの外部
から与えられたリードサイクルを示すREAD信号である。
次に、この実施例のキャッシュメモリの動作について説
明する。この実施例のキャッシュメモリのライト動作は
従来のキャッシュメモリと同様で、リード動作のみ異な
るので、以下にリード動作について説明する。この例で
は、説明の都合上ワードアドレスを１ビット、エントリ
アドレスを２ビット、タグアドレスを３ビットと仮定す
る。
明する。この実施例のキャッシュメモリのライト動作は
従来のキャッシュメモリと同様で、リード動作のみ異な
るので、以下にリード動作について説明する。この例で
は、説明の都合上ワードアドレスを１ビット、エントリ
アドレスを２ビット、タグアドレスを３ビットと仮定す
る。
外部からアドレス信号１が与えられるとエントリアドレ
ス３、デコーダ13で選ばれたタグアドレスメモリ５の内
容を比較器８に送ると共にデータメモリ７の内容もワー
ドセレクタ９に送り、ワードアドレス４でワードデータ
を選ぶ。この例では、１エントリアドレスに対して２つ
のワードデータが対応している。そして、選ばれたタグ
アドレスメモリ５の内容を前記比較器８でタグアドレス
２と一致しているか否かを調べ、その結果を制御回路10
に送る。この例では、１エントリアドレスに対応する２
つのワードデータの各々の有効，無効を示すために２ビ
ットのバリッドビットを持っている。制御回路10では、
ワードアドレス４で選択されたワードデータに対応する
バリッドビットの値がＨで、かつ、外部アドレスにより
指定されたデータがキャッシュメモリ内に有るとき、所
定のタイミングでTAGHIT信号23を発生し、タイミング変
更回路20へ送られる。タイミング変更回路20では、BS信
号24からBSのディレイ信号34を作成し、BSのディレイ信
号34の遅延状態により、ウェイトサイクルを挿入するか
否かを判断し、ウェイトサイクルを考慮してHIT信号11
とMISS信号15を出力する。
ス３、デコーダ13で選ばれたタグアドレスメモリ５の内
容を比較器８に送ると共にデータメモリ７の内容もワー
ドセレクタ９に送り、ワードアドレス４でワードデータ
を選ぶ。この例では、１エントリアドレスに対して２つ
のワードデータが対応している。そして、選ばれたタグ
アドレスメモリ５の内容を前記比較器８でタグアドレス
２と一致しているか否かを調べ、その結果を制御回路10
に送る。この例では、１エントリアドレスに対応する２
つのワードデータの各々の有効，無効を示すために２ビ
ットのバリッドビットを持っている。制御回路10では、
ワードアドレス４で選択されたワードデータに対応する
バリッドビットの値がＨで、かつ、外部アドレスにより
指定されたデータがキャッシュメモリ内に有るとき、所
定のタイミングでTAGHIT信号23を発生し、タイミング変
更回路20へ送られる。タイミング変更回路20では、BS信
号24からBSのディレイ信号34を作成し、BSのディレイ信
号34の遅延状態により、ウェイトサイクルを挿入するか
否かを判断し、ウェイトサイクルを考慮してHIT信号11
とMISS信号15を出力する。
HIT信号11は、キャッシュメモリ外部およびワードセレ
クタ９に送られ、HIT信号11がＨのときには、データを
データ信号12に出力する。キャッシュミス時にはMISS信
号15をＨにして、キャッシュメモリ外のメインメモリを
起動しデータを読みに行き、MPUにデータを送ると共に
キャッシュメモリ内のデータメモリ７にデータを格納す
る。
クタ９に送られ、HIT信号11がＨのときには、データを
データ信号12に出力する。キャッシュミス時にはMISS信
号15をＨにして、キャッシュメモリ外のメインメモリを
起動しデータを読みに行き、MPUにデータを送ると共に
キャッシュメモリ内のデータメモリ７にデータを格納す
る。
次に、タイミング変更回路の一構成例を、第２図を用い
て説明する。図において、21はCLK1信号、22はCLK2信
号、23はTAGHIT信号、24はBS信号、25はREAD信号、30は
遅延回路、31は３入力ANDゲート、32および33はＤラッ
チである。Ｄラッチ32およびＤラッチ33は、Ｎチャネル
トランスミッションゲート40および41、インバータゲー
ト42および43より構成される。Ｄラッチ32のＮチャネル
トランスミッションゲート40はCLK2信号22で制御され、
Ｎチャネルトランスミッションゲート41はCLK1信号21で
制御される。Ｄラッチ33のＮチャネルトランスミッショ
ンゲート40はCLK1信号21で制御され、Ｎチャネルトラン
スミッションゲート41はCLK2信号22で制御される。35は
インバータゲートである。
て説明する。図において、21はCLK1信号、22はCLK2信
号、23はTAGHIT信号、24はBS信号、25はREAD信号、30は
遅延回路、31は３入力ANDゲート、32および33はＤラッ
チである。Ｄラッチ32およびＤラッチ33は、Ｎチャネル
トランスミッションゲート40および41、インバータゲー
ト42および43より構成される。Ｄラッチ32のＮチャネル
トランスミッションゲート40はCLK2信号22で制御され、
Ｎチャネルトランスミッションゲート41はCLK1信号21で
制御される。Ｄラッチ33のＮチャネルトランスミッショ
ンゲート40はCLK1信号21で制御され、Ｎチャネルトラン
スミッションゲート41はCLK2信号22で制御される。35は
インバータゲートである。
第３図は第２図に示した遅延回路30の回路例である。図
において、50はインバータゲート、51は負荷容量、52は
GNDである。この回路例では４つのインバータゲート50
と４つの負荷容量51によりBS信号24を遅延させてBSのデ
ィレイ信号34を作成する。この回路で得られる遅延は、
キャッシュメモリ内のヒット判定に必要な時間よりわず
かに大きい値になるように、負荷容量51の容量値を設定
する。なお、ここで示した遅延回路は一例であり、得ら
れる遅延がキャッシュメモリ内のヒット判定に必要な時
間よりわずかに大きい値になるものであれば、回路構成
が異なっても問題はない。
において、50はインバータゲート、51は負荷容量、52は
GNDである。この回路例では４つのインバータゲート50
と４つの負荷容量51によりBS信号24を遅延させてBSのデ
ィレイ信号34を作成する。この回路で得られる遅延は、
キャッシュメモリ内のヒット判定に必要な時間よりわず
かに大きい値になるように、負荷容量51の容量値を設定
する。なお、ここで示した遅延回路は一例であり、得ら
れる遅延がキャッシュメモリ内のヒット判定に必要な時
間よりわずかに大きい値になるものであれば、回路構成
が異なっても問題はない。
次に、第２図のタイミング変更回路の動作を、タイミン
グ変更回路のタイミングチャートである第４図ないし第
７図を用いて説明する。
グ変更回路のタイミングチャートである第４図ないし第
７図を用いて説明する。
まず０−ウェイトリードビットのタイミングチャートで
ある第４図を説明する。図中、21はCLK1信号、22はCLK2
信号でこれらの信号はキーオーバーラップの２相クロッ
クである。本例では、クロックの１周期を１マシンサイ
クルと呼ぶことにする。１マシンサイクルごとにキャッ
シュメモリのステートを記した。
ある第４図を説明する。図中、21はCLK1信号、22はCLK2
信号でこれらの信号はキーオーバーラップの２相クロッ
クである。本例では、クロックの１周期を１マシンサイ
クルと呼ぶことにする。１マシンサイクルごとにキャッ
シュメモリのステートを記した。
第４図はSCMPとSHITステートから構成されている。SCMP
はアドレスを比較するステートで、SHITでHIT信号11を
Ｈレベルにするステートである。リード信号25はリード
アクセスの時にＨレベルに、ライトアクセスの時Ｌレベ
ルになる信号である。BS信号24はバスサイクルの開始を
示す信号で、SCMPの時にＨレベルになる。動作を明確に
示すために、第２図のＡ点〜Ｄ点の状態も示した。第４
図のリードヒット状態では、SCMPサイクルの終了まで
に、TAGHIT信号23とBSディレイ信号34は共にＬレベルか
らＨレベルに変化する。そのため、SCMPサイクルの終了
までにＡ点はＨレベルに,B点はＬレベルになり、HIT信
号11はSHITサイクルでＨレベルになる。このとき、Ｃ点
はＬレベル、Ｄ点はＨレベル、MISS信号15はＬレベルを
保つ。
はアドレスを比較するステートで、SHITでHIT信号11を
Ｈレベルにするステートである。リード信号25はリード
アクセスの時にＨレベルに、ライトアクセスの時Ｌレベ
ルになる信号である。BS信号24はバスサイクルの開始を
示す信号で、SCMPの時にＨレベルになる。動作を明確に
示すために、第２図のＡ点〜Ｄ点の状態も示した。第４
図のリードヒット状態では、SCMPサイクルの終了まで
に、TAGHIT信号23とBSディレイ信号34は共にＬレベルか
らＨレベルに変化する。そのため、SCMPサイクルの終了
までにＡ点はＨレベルに,B点はＬレベルになり、HIT信
号11はSHITサイクルでＨレベルになる。このとき、Ｃ点
はＬレベル、Ｄ点はＨレベル、MISS信号15はＬレベルを
保つ。
次に、０−ウェイトリードミスのタイミングチャートで
ある第５図について説明する。第５図はSCMPとSMISSの
ステートから構成されている。SCMPはアドレスを比較す
るステートでSMISSはMISS信号15をＨレベルにするステ
ートである。
ある第５図について説明する。第５図はSCMPとSMISSの
ステートから構成されている。SCMPはアドレスを比較す
るステートでSMISSはMISS信号15をＨレベルにするステ
ートである。
第５図のリードミス状態では、TAGHIT信号23はＬレベ
ル、Ａ点はＬレベル、Ｂ点はＨレベル、HIT信号11はＬ
レベルを保つ。SCMPサイクルの終了までに、BSのディレ
イ信号34はＬレベルからＨレベルに変化する。そのた
め、SCMPサイクルの終了までにＣ点はＨレベルになりMI
SS信号15はSMISSサイクルでＨレベルに、Ｄ点はＬレベ
ルになり、MISS信号15はSMISSサイクルでＨレベルにな
る。MISS信号15をＨレベルにすることにより、外部メモ
リをアクセスする。外部メモリをアクセス方法について
は、数多くの種類があり、また、この発明には関係しな
いので述べない。
ル、Ａ点はＬレベル、Ｂ点はＨレベル、HIT信号11はＬ
レベルを保つ。SCMPサイクルの終了までに、BSのディレ
イ信号34はＬレベルからＨレベルに変化する。そのた
め、SCMPサイクルの終了までにＣ点はＨレベルになりMI
SS信号15はSMISSサイクルでＨレベルに、Ｄ点はＬレベ
ルになり、MISS信号15はSMISSサイクルでＨレベルにな
る。MISS信号15をＨレベルにすることにより、外部メモ
リをアクセスする。外部メモリをアクセス方法について
は、数多くの種類があり、また、この発明には関係しな
いので述べない。
次に、１−ウェイトリードヒットのタイミングチャート
である第６図を参照する。第６図はSCMPとSWAITとSHIT
のステートから構成されている。SCMPはアドレスを比較
するステートで、SWAITはウェイトステート、SHITはHIT
信号11をＨレベルにするステートである。第６図のリー
ドヒット状態では、SCMPサイクルの終了後に、TAGHIT信
号23とBSのディレイ信号34は共にＬレベルからＨレベル
に変化する。そのため、SCMPサイクルの次のサイクルで
Ａ点はＨレベルに、Ｂ点はＬレベルになり、HIT信号11
はSHITサイクルでＨレベルになる。このとき、Ｃ点はＬ
レベル、Ｄ点はＨレベル、MISS信号15はＬレベルを保
つ。
である第６図を参照する。第６図はSCMPとSWAITとSHIT
のステートから構成されている。SCMPはアドレスを比較
するステートで、SWAITはウェイトステート、SHITはHIT
信号11をＨレベルにするステートである。第６図のリー
ドヒット状態では、SCMPサイクルの終了後に、TAGHIT信
号23とBSのディレイ信号34は共にＬレベルからＨレベル
に変化する。そのため、SCMPサイクルの次のサイクルで
Ａ点はＨレベルに、Ｂ点はＬレベルになり、HIT信号11
はSHITサイクルでＨレベルになる。このとき、Ｃ点はＬ
レベル、Ｄ点はＨレベル、MISS信号15はＬレベルを保
つ。
このように、TAGHIT信号23とBSのディレイ信号34が遅れ
ると、自動的にウェイトサイクルを挿入した後、HIT信
号11がＨレベルになる。
ると、自動的にウェイトサイクルを挿入した後、HIT信
号11がＨレベルになる。
次に、１−ウェイトリードミスのタイミングチャートで
ある第７図について説明する。第７図は、SCMPとSWAIT
とSMISSのステートから構成されている。SCMPはアドレ
スを比較するステートで、SWAITはウェイトステート、S
MISSはMISS信号15をＨレベルにするステートである。第
７図のリードミス状態では、TAGHIT信号23はＬレベル、
Ａ点はＬレベル、Ｂ点はＨレベル、HIT信号11はＬレベ
ルを保つ。SCMPサイクルの終了後にBSのディレイ信号34
はＬレベルからＨレベルに変化する。そのため、SCMPサ
イクルの次のサイクルでＣ点はＨレベルに、Ｄ点はＬレ
ベルになり、MISS信号15はSMISSサイクルでＨレベルに
なる。このように、TAGHIT信号23とBSのデレイ信号34が
遅れると、自動的にウェイトサイクルを挿入した後、MI
SS信号15をＨレベルにすることにより、外部メモリをア
クセスする。
ある第７図について説明する。第７図は、SCMPとSWAIT
とSMISSのステートから構成されている。SCMPはアドレ
スを比較するステートで、SWAITはウェイトステート、S
MISSはMISS信号15をＨレベルにするステートである。第
７図のリードミス状態では、TAGHIT信号23はＬレベル、
Ａ点はＬレベル、Ｂ点はＨレベル、HIT信号11はＬレベ
ルを保つ。SCMPサイクルの終了後にBSのディレイ信号34
はＬレベルからＨレベルに変化する。そのため、SCMPサ
イクルの次のサイクルでＣ点はＨレベルに、Ｄ点はＬレ
ベルになり、MISS信号15はSMISSサイクルでＨレベルに
なる。このように、TAGHIT信号23とBSのデレイ信号34が
遅れると、自動的にウェイトサイクルを挿入した後、MI
SS信号15をＨレベルにすることにより、外部メモリをア
クセスする。
なお、上記実施例については、０ウェイトと１ウェイト
アクセスについて説明したが、BSのディレイ信号34がさ
らに遅れたり、クロックの周波数を上げたときには、自
動的に２ウェイト以上のウェイトサイクルが挿入される
ことは明らかである。
アクセスについて説明したが、BSのディレイ信号34がさ
らに遅れたり、クロックの周波数を上げたときには、自
動的に２ウェイト以上のウェイトサイクルが挿入される
ことは明らかである。
〔発明の効果〕 以上のように、この発明によれば、ヒット判定が遅れウ
ェイトサイクル無しで正しいHIT信号11をCPUに出力する
ことができない場合には、自動的にウェイトサイクルを
挿入した後HIT信号11を出力し、また、ヒット判定が遅
れた場合にリードミスし、ウェイトサイクル無しで外部
メモリをアクセスできない時には、自動的にウェイトサ
イクルを挿入した後外部メモリのアクセスを起動するよ
うにしたため、低い電源電圧、高温、高い動作周波数等
の広い動作環境において正常に動作する汎用的なキャッ
シュメモリを得ることができる。
ェイトサイクル無しで正しいHIT信号11をCPUに出力する
ことができない場合には、自動的にウェイトサイクルを
挿入した後HIT信号11を出力し、また、ヒット判定が遅
れた場合にリードミスし、ウェイトサイクル無しで外部
メモリをアクセスできない時には、自動的にウェイトサ
イクルを挿入した後外部メモリのアクセスを起動するよ
うにしたため、低い電源電圧、高温、高い動作周波数等
の広い動作環境において正常に動作する汎用的なキャッ
シュメモリを得ることができる。
第１図は本発明の一実施例によるキャッシュメモリのブ
ロック構成図、第２図は第１図で示したタイミング変更
回路の一構成例を示す図、第３図は第２図で示した遅延
回路の一構成例を示す図、第４図ないし第７図は第２図
で示したタイミング変更回路のタイミングチャートを示
す図、第８図は従来のキャッシュメモリシステムのブロ
ック構成図である。 図において、１はアドレス、２はタグアドレス、３はエ
ントリアドレス、４はワードアドレス、５はタグアドレ
スメモリ、６はバリッドビットメモリ、７はデータメモ
リ、８は比較器、９はワードセレクタ、10は制御回路、
11はHIT信号、12はデータ信号、13はデコーダ、14はデ
コード信号、15はMISS信号、20はタイミング変更回路、
24はBS信号、30はキャッシュメモリ起動信号の遅延回
路、34はBSのディレイ信号である。 なお図中同一符号は同一又は相当部分を示す。
ロック構成図、第２図は第１図で示したタイミング変更
回路の一構成例を示す図、第３図は第２図で示した遅延
回路の一構成例を示す図、第４図ないし第７図は第２図
で示したタイミング変更回路のタイミングチャートを示
す図、第８図は従来のキャッシュメモリシステムのブロ
ック構成図である。 図において、１はアドレス、２はタグアドレス、３はエ
ントリアドレス、４はワードアドレス、５はタグアドレ
スメモリ、６はバリッドビットメモリ、７はデータメモ
リ、８は比較器、９はワードセレクタ、10は制御回路、
11はHIT信号、12はデータ信号、13はデコーダ、14はデ
コード信号、15はMISS信号、20はタイミング変更回路、
24はBS信号、30はキャッシュメモリ起動信号の遅延回
路、34はBSのディレイ信号である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】キャッシュメモリの起動信号を遅延させる
回路と、 該遅延信号を用いて検出されるキャッシュヒット判定の
遅れに応じて、キャッシュヒットを示す信号の出力タイ
ミングを変更する回路とを備えたことを特徴とするキャ
ッシュメモリ。 - 【請求項２】キャッシュメモリの起動信号を遅延させる
回路と、 該遅延信号を用いて検出されるキャッシュヒット判定の
遅れに応じて、キャッシュミス時に外部メモリをアクセ
スするタイミングを変更する回路とを有することを特徴
とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124966A JPH0775008B2 (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124966A JPH0775008B2 (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421045A JPH0421045A (ja) | 1992-01-24 |
| JPH0775008B2 true JPH0775008B2 (ja) | 1995-08-09 |
Family
ID=14898627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124966A Expired - Fee Related JPH0775008B2 (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775008B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4883372B2 (ja) * | 2007-08-08 | 2012-02-22 | 株式会社デンソー | マグネットスイッチ及びその製造方法 |
| JP5142868B2 (ja) * | 2008-07-17 | 2013-02-13 | 株式会社東芝 | キャッシュメモリ制御回路及びプロセッサ |
-
1990
- 1990-05-14 JP JP2124966A patent/JPH0775008B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421045A (ja) | 1992-01-24 |
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