JPH0775010B2 - 多重処理システムのコヒーレンス手段 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重処理システム内の
データのコヒーレンス（一貫性）を管理するように、プ
ロセッサ（ＣＰＵ）専用のキャッシュに関連して用いら
れる新規なクロス無効化（ＸＩ）デイレクトリに係る。
なお、本明細書の記述を簡潔にするため、「ＸＩ」とい
う略語は「クロス無効化」を表わし、「ＥＸ」は「排他
的」（所有権）を表わし、「ＲＯ」は「読取専用」又は
「共有」（所有権）を表わすものとする。また、「Ｌ
１」、「Ｌ２」、「Ｌ３」という略語はシステム記憶階
層のそれぞれのレベルを表わし、数字が小さいほどＣＰ
Ｕの側に接近して位置しているものとする。例えば、Ｌ
１メモリは、それぞれのＣＰＵ専用に設けられるキャッ
シュ・メモリに相当し、以下これを「Ｌ１キャッシュ」
と呼び、Ｌ１キャッシュに付随するデイレクトリを「Ｌ
１デイレクトリ」と呼ぶ。同様に、Ｌ２メモリは、複数
のＣＰＵによって共有されるキャッシュ・メモリに相当
し、以下これを「Ｌ２キャッシュ」と呼び、Ｌ２キャッ
シュに付随するデイレクトリを「Ｌ２デイレクトリ」と
呼ぶ（但し、本発明の或る実施例では、ＸＩデイレクト
リをＬ２デイレクトリとして用いることができる）。更
に、Ｌ３メモリは、複数のＣＰＵによって共有されるメ
イン・メモリに相当し、以下これを「Ｌ３メイン・メモ
リ」と呼ぶことにする。

【０００２】

【従来の技術】ストア・イン型のＬ１キャッシュを用い
た従来の多重処理システムは、全てのＬ１デイレクトリ
のコピーに相当する、１組のコピー・デイレクトリを用
いて、システム内のデータ・コヒーレンスを維持してい
る。即ち、一のＣＰＵが取出し要求を発行する場合、こ
の取出し要求を他の全てのＣＰＵのコピー・デイレクト
リ内でクロス照会して、要求されたデータ・ユニット
（データ・ライン）のコピーを他の任意のＣＰＵが有す
るか否かを調べるのである。このプロセスは、一度に唯
１つのＣＰＵだけが、システム内の一のデータ・ユニッ
トのＥＸ所有権（書込権限）を有することを保証する。
換言すれば、一のデータ・ユニットのＥＸ所有権を有す
る唯１つのＣＰＵだけが、当該データ・ユニットへスト
アを行うことができるのである。一のデータ・ユニット
には、ＲＯ所有権（読取専用権限）を持たせることもで
きる。ＲＯ所有権は、全てのＣＰＵがそのデータ・ユニ
ットを取出す（読取る）ことを可能にするが、全てのＣ
ＰＵに対し、そのデータ・ユニットへストア（書込み又
は変更）を行うことを禁止する。

【０００３】データ・コヒーレンスの問題は、ストア・
スルー型のＬ１キャッシュについては、比較的簡明であ
る。なぜなら、ストア・スルー型のＬ１キャッシュ内で
ストアを行う場合、複数のＣＰＵによって共有された補
助メモリでもストアを同時に行う必要があるからであ
る。Ｌ１キャッシュをバックアップする補助メモリは、
Ｌ２キャッシュである場合もあり、Ｌ３メイン・メモリ
である場合もある。Ｌ２キャッシュは、ストア・イン型
又はストア・スルー型のどちらでもよいが、Ｌ３メイン
・メモリに至るストア・バスのトラフィックを減少させ
るためには、ストア・イン型であることが望ましい。

【０００４】ストア・イン型のＬ１キャッシュを用いる
理由は、主として、補助メモリとＬ１キャッシュとの間
に設けられるメモリ・バスの帯域幅が、同じ周波数のＣ
ＰＵアクセスについて、ストア・スルー型のＬ１キャッ
シュよりも小さい、という点にある。一のキャッシュ・
エントリを一のＣＰＵ要求に割当てると、この要求に応
じてＬ３メイン・メモリ又は他のキャッシュから取出さ
れたデータ・ユニットのコピーを受取ることができる。
ストア・イン型のＬ１キャッシュを用いる場合には、Ｃ
ＰＵは、一のキャッシュ・エントリ内にある一のデータ
・ユニットにのみストアを行って、Ｌ３メイン・メモリ
内の対応するアドレスにあるデータ・ユニットへのスト
アを行わない。従って、当該キャッシュ・エントリは、
当該データ・ユニットの最新の変更バージョンを保持す
る処の、システム内の唯１つの記憶位置となる。ＣＰＵ
は、その実行中プログラムが必要とするたびに、当該デ
ータ・ユニットへストアを行うことができる。システム
内のデータの完全性を維持するには、各データ・ユニッ
トの最新のバージョンを、その後続処理に用いることが
不可欠である。

【０００５】ストア・スルー型のＬ１キャッシュは、取
出しアクセスについては単独で用いられるが、ストア・
アクセスについては、アクセスされたデータ・ユニット
の最新のバージョンを維持するように、このＬ１キャッ
シュ及び次の記憶階層レベルにあるメモリ（Ｌ２キャッ
シュ又はＬ３メイン・メモリ）内の同じデータ・ユニッ
トを、両者ともに変更することが必要である。しかし、
このようなキャッシュのストア・スルー特性は、システ
ム内のデータ・コヒーレンスの問題を解決しない。なぜ
なら、ストア・スルー型の他のＬ１キャッシュが、同じ
データ・ユニットの古いバージョンを保持することがあ
り得るからである。従って、多重処理システム内の複数
のＬ１キャッシュがストア・イン型又はストア・スルー
型のどちらであろうとも、新しく要求されたデータ・ユ
ニットを一のＬ１キャッシュに取出そうとするとき、こ
れらのＬ１キャッシュの内容についてクロス照会を行う
ことが必要となるのである。

【０００６】任意のＣＰＵが一のデータ・ユニットへ最
初のストアを行う場合は、これに先立ち、当該ＣＰＵに
対し、当該データ・ユニットのＥＸ所有権が割当てられ
る。従来技術では、ＣＰＵに対し所有権を割当てるた
め、それぞれのデータ・ユニットに関連するＬ１デイレ
クトリ・エントリ内の、ＥＸ／ＲＯビットをセットする
ようにしている。例えば、オン状態にあるＥＸ／ＲＯビ
ットは、そのＬ１デイレクトリ・エントリに関連するデ
ータ・ユニットのＥＸ所有権が（当該Ｌ１デイレクトリ
を備えたＣＰＵに対し）割当てられていることを表わ
し、オフ状態にあるＥＸ／ＲＯビットは、かかる関連す
るデータ・ユニットのＲＯ所有権が（当該Ｌ１デイレク
トリを備えたＣＰＵに対し）割当てられていることを表
わす。一のデータ・ユニットのＥＸ所有権が一のＣＰＵ
に対し割当てられている場合には、当該ＣＰＵだけが、
当該データ・ユニットへストアを行うことができる。こ
れに対し、一のデータ・ユニットのＲＯ所有権が割当て
られている場合は、どのＣＰＵも、当該データ・ユニッ
トへストアを行うことができない。即ち、システム内の
全てのＣＰＵは、当該データ・ユニットを読取ることが
できるに過ぎず、従って複数のＬ１キャッシュ内に、変
更不能なデータ・ユニットの多数のコピーが存在するこ
とがあり得るのである。

【０００７】一般に、キャッシュは、要求に基づいて、
そのシステム記憶階層からデータ・ユニットを取出す。
キャッシュ・ミスが生ずる場合は、ミスしたデータ・ユ
ニットを取出すために、一の取出し要求を生成してこれ
を次の記憶階層レベルに送信する。

【０００８】ストア・イン型のＬ１キャッシュは、その
置換制御部（ＬＲＵ制御部）の制御下で、変更済みのデ
ータ・ユニットをＬ３メイン・メモリに送信する。一の
データ・ユニットの置換が行われるのは、当該データ・
ユニットがＬ１キャッシュ内で最も長い間使用されてお
らず、しかもこのＬ１キャッシュ内にある他のエントリ
のどれもが、新しく要求されたデータ・ユニットを書込
むために使用できないような場合である。最も長い間使
用されなかったキャッシュ・エントリ（ＬＲＵキャッシ
ュ・エントリ）を、新しく要求されたデータ・ユニット
との置換用に選択する場合、この置換プロセスを「エー
ジング・アウト」と呼ぶこともある。置換制御部は、こ
れが選択したＬＲＵキャッシュ・エントリ内にあるデー
タ・ユニットを、その変更の有無に拘わらず、キャッシ
ュ・ミスの結果として取出された新しいデータ・ユニッ
トと置換させる。Ｌ１キャッシュ内にある置換すべきデ
ータ・ユニットが変更済みである場合は、Ｌ３メイン・
メモリから取出し中の新しく要求されたデータ・ユニッ
トを重ね書きする前に、かかる変更済みのデータ・ユニ
ットをＬ１キャッシュからキャスト・アウト（吐出し）
して、Ｌ３メイン・メモリのような他の記憶位置に書込
まねばならない。例えば、一のＣＰＵが、そのＬ１キャ
ッシュ内に現に存在しないデータ・ユニットを要求する
場合は、要求されたアドレスを用いて、当該データ・ユ
ニットをＬ３メイン・メモリ（又は他のキャッシュ）か
ら取出すとともに、当該データ・ユニットを新しく割当
てたＬＲＵキャッシュ・エントリに書込まねばならな
い。この新しいデータ・ユニットを受取るべきＬＲＵキ
ャッシュ・エントリは、現に使用されていないキャッシ
ュ・エントリである。もし、使用可能な全てのキャッシ
ュ・エントリが変更済みのデータ・ユニットで以て現に
占有されていれば、そのうちの１つを新しいデータ・ユ
ニットを受取るべきものとして再割当てしなければなら
ない。しかし、再割当てしたキャッシュ・エントリに当
該新しいデータ・ユニットを書込む前に、このキャッシ
ュ・エントリ内にある変更済みのデータ・ユニットを、
Ｌ３メイン・メモリへキャスト・アウトすることが必要
となる。即ち、キャスト・アウト・プロセスは、当該新
しいデータ・ユニットをＬ１キャッシュに書込む前に、
行わなければならない。キャスト・アウトされたデータ
・ユニットの所有権は、ＣＰＵのＥＸ所有権からＬ３メ
イン・メモリの所有権に変更される。

【０００９】もし、Ｌ１キャッシュ内にある一のデータ
・ユニットが変更済みでなければ、当該データ・ユニッ
トとＬ３メイン・メモリ内にあるバックアップ・コピー
とは同じであるから、当該データ・ユニットを置換する
に当たっては、キャスト・アウトを行わないで、当該デ
ータ・ユニットに単に重ね書きすればよい。

【００１０】日本国特許第１２８１０３３号は、多重処
理システム内のデータ・コヒーレンスを制御するため
に、ストア・イン型のＬ１キャッシュに付随するＬ１デ
イレクトリの各エントリ内で、ＥＸ／ＲＯビットを使用
することを開示している。この開示内容を簡述すると、
各Ｌ１キャッシュ内に現に存在する全てのデータ・ユニ
ットの各ＣＰＵによる所有権を識別するために、各Ｌ１
デイレクトリごとに一のコピー・デイレクトリをそれぞ
れ設ける。そして、他のＣＰＵがＥＸ所有権とともに取
得することを要求している一のデータ・ユニットを、ど
のＣＰＵが現に所有又は共通に使用しているかを識別す
るため、全てのコピー・デイレクトリを１組として使用
する。クロス照会とは、任意のデータ・ユニットのＥＸ
所有権又はＲＯ所有権を有する任意のＣＰＵを識別する
ため、これらのコピー・デイレクトリ相互間で用いられ
るプロセスであり、具体的には、要求されたデータ・ユ
ニットのアドレスを、全てのコピー・デイレクトリ内に
あるアドレスと比較することによって行われる。もし、
要求されたデータ・ユニットのアドレスが一のコピー・
デイレクトリ内で検出されるならば、これは、当該アド
レスに対応するデータ・ユニットを保持する一のＬ１キ
ャッシュ、従ってそのＣＰＵを識別することになる。か
くて、識別されたＣＰＵのコピー・デイレクトリからそ
のＬ１キャッシュに無効化信号を送信して、当該データ
・ユニットを保持するキャッシュ・エントリを無効化し
た後に、当該データ・ユニットの所有権を他のＣＰＵの
Ｌ１キャッシュに引渡す。

【００１１】このクロス照会プロセスは、一度に唯１つ
のＣＰＵだけが一のデータ・ユニットを排他的に所有す
る（そのＥＸ所有権を有する）ことを保証するように、
他のＬ１キャッシュで検出された当該データ・ユニット
の全てのコピーを無効化することを特徴としている。

【００１２】従って、いずれの時点においても、多重処
理システム内の複数のＣＰＵのうち唯１つのＣＰＵだけ
が、任意のデータ・ユニットのＥＸ所有権を有すること
ができる。一のデータ・ユニットのＥＸ所有権を他のＣ
ＰＵが要求する場合、当該データ・ユニットのＥＸ所有
権を、（現所有者である）一のＣＰＵから当該他のＣＰ
Ｕに変更することができる。ＣＰＵに対しＥＸ所有権を
割当てるための従来の機構は、Ｌ１デイレクトリ・エン
トリの各々にＥＸ／ＲＯビットを設けて、このエントリ
に関連するデータ・ユニットが当該ＣＰＵによって「所
有」されていることを表わすように、このＥＸ／ＲＯビ
ットをオン状態にセットする、というものである。この
ＥＸ／ＲＯビットがオフ状態にあると、これは関連する
データ・ユニットのＲＯ所有権を表わし、この場合に
は、システム内の全てのＣＰＵが関連するデータ・ユニ
ットを同時に使用することができる。かくて、任意のＬ
１キャッシュ内にある有効な各データ・ユニットは、Ｅ
Ｘ所有権又はＲＯ所有権のどちらかを有する。

【００１３】前掲の日本国特許第１２８１０３３号に係
るコピー・デイレクトリを用いたクロス照会機構は、Ｌ
３メイン・メモリからストア・イン型の一のＬ１キャッ
シュに取出されるデータ・ユニットについて、次の所有
権を自動的に割当てるようにしている。 １．ＥＸ所有権：全てのＣＰＵのコピー・デイレクトリ
内で、当該データ・ユニットが検出されない場合。 ２．ＥＸ所有権：他のＣＰＵのコピー・デイレクトリ内
で、当該データ・ユニットが変更済みで且つＥＸ所有権
を有するものして検出される場合。要求された当該デー
タ・ユニットは、要求元ＣＰＵのＬ１キャッシュに取出
される前に、前記他のＣＰＵのＬ１キャッシュからキャ
スト・アウトされる。 ３．ＲＯ所有権：他のＣＰＵのコピー・デイレクトリ内
で、当該データ・ユニットが変更済みでなく且つＥＸ所
有権を有するものとして検出され、また新しい要求が当
該データ・ユニットを変更しそうにない場合（新しい要
求が取出し要求に相当する場合）。このようにして検出
された当該データ・ユニットは、前記他のＣＰＵのＬ１
キャッシュ内に残され、そのＥＸ所有権がＲＯ所有権に
変更される。 ４．ＥＸ所有権：１以上の他のＣＰＵのコピー・デイレ
クトリ内で、当該データ・ユニットがＲＯ所有権を有す
るものとして検出され、そして新しい要求が当該データ
・ユニットを変更しそうな場合（新しい要求がストア要
求に相当する場合）。このようにして検出された当該デ
ータ・ユニットは、前記他のＣＰＵのＬ１キャッシュ内
で無効化される。かかる無効化動作は、「ＥＸ所有権へ
のプロモート」と呼ばれる、時間のかかるプロセスを用
いる。 ５．ＲＯ所有権：他のＣＰＵのコピー・デイレクトリ内
で、当該データ・ユニットがＲＯ所有権を有するものと
して検出される場合。このようにして検出された当該デ
ータ・ユニットは、そのＲＯ所有権のまま、前記他のＣ
ＰＵのＬ１キャッシュ内に残される。 ６．ＲＯ所有権：ＣＰＵ要求の型に関係なく、当該デー
タ・ユニットがページ・テーブル・エントリであり且つ
このエントリ内でＲＯ所有権を有するようにセットされ
ていることが検出される場合。

【００１４】特願平４−３９４８２号（平成４年２月２
６日出願）は、Ｌ１キャッシュ内にあるデータ・ユニッ
トの所有権のインターロック制御を記述している。この
インターロック制御は、ストア・イン型の一のＬ１キャ
ッシュ内で排他的に所有されている一のデータ・ユニッ
トの所有権の変更を、そのＣＰＵが発行する当該データ
・ユニットを対象とする全てのストアの完了とインター
ロックさせることを意図する。かかるインターロック
は、当該ＣＰＵが、当該データ・ユニットのＥＸ所有権
又はＲＯ所有権のどちらかを要求する他のＣＰＵから一
のＸＩ信号を受取り且つこれに応答するまで、継続して
行われる。

【００１５】

【発明が解決しようとする課題】本発明の目的は、多重
処理システム内のデータ・コヒーレンスを制御するため
に、複数のＣＰＵによって共有される、単一のＸＩデイ
レクトリを提供することにある。

【００１６】

【課題を解決するための手段】各ＣＰＵは、補助メモリ
から取出されたデータ・ユニットのコピーを保持するた
めの、Ｌ１キャッシュをそれぞれ備えている。この補助
メモリは、システム記憶階層を構成するＬ３メイン・メ
モリである場合もあり、Ｌ２キャッシュである場合もあ
る。

【００１７】ＸＩデイレクトリは、この補助メモリ（Ｌ
２キャッシュ、又はＬ２キャッシュが設けられていない
場合はＬ３メイン・メモリ）に対する要求によりアクセ
スされる。Ｌ１キャッシュは、ストア・イン型又はスト
ア・スルー型のどちらでもよい。ＸＩデイレクトリの設
置場所は、Ｌ１キャッシュの各々をＬ２キャッシュ及び
Ｌ３メイン・メモリにインタフェースする処の、システ
ム記憶制御装置（ＳＣＥ）とすることができる。ＸＩデ
イレクトリが、一のデータ・ユニットに対する一のＣＰ
Ｕ要求によりアクセスされるのは、当該ＣＰＵ要求がそ
のＬ１キャッシュ内でミスする場合（即ち、要求された
データ・ユニットがそのＬ１キャッシュ内に存在しない
場合）である。

【００１８】かくて、Ｌ２キャッシュが設けられる場合
は、Ｌ１デイレクトリの各々に関連するコピー・デイレ
クトリを設けなくても、ＸＩデイレクトリを、Ｌ２キャ
ッシュ用のＬ２デイレクトリとして用いることができ
る。この場合において、もしＣＰＵ要求がＸＩデイレク
トリでミスすれば、これはＬ２キャッシュ・ミスと同等
であり、従って要求元ＣＰＵが要求したデータ・ユニッ
トをＬ３メイン・メモリからアクセスして、当該データ
・ユニットをＬ２キャッシュ及び要求元ＣＰＵのＬ１キ
ャッシュに取出すことになる。

【００１９】他方、Ｌ２キャッシュが設けられない場
合、ＸＩデイレクトリの内容は、Ｌ３メイン・メモリ内
にある要求されたデータ・ユニットのアクセスを制御す
るとともに、Ｌ１キャッシュ相互間のデータ・コヒーレ
ンスを制御する。ＸＩデイレクトリは、全てのＬ１キャ
ッシュ内にある各データ・ユニットごとに、有効な一の
エントリを有することが望ましい。

【００２０】ＸＩデイレクトリ・エントリの各々が有す
るＣＰＵ識別子（ＣＰＩＤ）フィールドは、当該エント
リに関連するデータ・ユニットを、複数のＣＰＵのうち
どのＣＰＵが所有しており、そしてその所有権がＥＸ所
有権又はＲＯ所有権のどちらであるかを識別するための
ものである。ＥＸ所有権は、唯１つのＣＰＵだけが、当
該データ・ユニットの所有者であることを意味する。Ｒ
Ｏ所有権は、全てのＣＰＵが、当該データ・ユニットの
所有権を共有することを意味する。ＸＩデイレクトリ・
エントリの各々に１以上のＣＰＩＤフィールドを設ける
ようにすると、複数のコピー・デイレクトリを設けるこ
とが不要になる（コピー・デイレクトリとは、各Ｌ１デ
イレクトリのコピーであって、従来技術では、システム
内の複数のＣＰＵのどれかによって発行された、Ｌ３メ
イン・メモリ内にあるデータ・ユニットをそのＥＸ所有
権とともに取得するための排他的取出し要求に応答し
て、ＣＰＵ識別子を供給するために使用されたものであ
る）。コピー・デイレクトリ及びそれらのクロス照会を
除去すると、ＣＰＵの排他的取出し要求を処理する際の
クリティカルな処理経路における幾つかの動作を除去す
ることができ、ひいてはメモリ・データに対するＣＰＵ
の平均的なアクセス速度を向上させることができる。

【００２１】本発明は、一の要求が一のデータ・ユニッ
トのＥＸ所有権を変更することを必要とする場合におい
て、（この要求によりアクセスされたＸＩデイレクトリ
・エントリ内にある）ＣＰＩＤフィールドにより識別さ
れた（当該データ・ユニットの１以上の）現所有者に対
する一のＸＩ信号を生成する。このＸＩ信号は、要求元
ＣＰＵを除く（１以上の）他のＣＰＵにだけ送信され
る。このＸＩ信号は、当該他のＣＰＵのＬ１キャッシュ
に対し、当該データ・ユニットを無効化してそのＥＸ所
有権を終了（又は当該データ・ユニットの所有権をＲＯ
所有権に変更）することを要求する。かかる無効化又は
変更の処理は、要求元ＣＰＵが当該データ・ユニットを
使用することができる前に行わねばならない。

【００２２】生成済みのＸＩ信号は、その要求元ＣＰＵ
を表わす一の識別子タグと、要求されているのがＥＸ所
有権又はＲＯ所有権のどちらであるかを表わす処の、一
のＥＸ／ＲＯ標識とを含んでいる。このＸＩ信号は、Ｘ
Ｉバス経路を介して、ＣＰＩＤフィールドによって識別
されたＣＰＵに送信される。このＸＩバス経路は、ＣＰ
Ｕごとに１つずつ設けられた複数のバスとすることがで
き、その場合には、ＸＩ信号生成手段からの特定のＸＩ
信号は、ＸＩ動作のためにＣＰＩＤフィールドによって
選択された（１以上の）バスだけを介して送信されるこ
とになる。代替的に、このＸＩバス経路は、全てのＣＰ
Ｕに対し直列に接続された単一のバスとすることもで
き、その場合には、各ＣＰＵは当該ＣＰＵの識別子タグ
を保持する一のＸＩ信号を検出してこれを選択すること
ができる。ＸＩ信号を受信したＣＰＵは、このＸＩ信号
を、一のＸＩキュー（従来技術の「バッファ無効化アド
レス・スタック」に相当）にストアする。

【００２３】一の要求について、ＸＩ信号がＸＩハード
ウェア（ＸＩデイレクトリとともにＳＣＥ内に配置され
たＸＩ回路）によって送信されると、ＳＣＥ内のＸＩ回
路は、他のＸＩ信号を直ちに送信することができる。な
ぜなら、要求元ＣＰＵの識別子タグを含んでいるＸＩ信
号が、その受信ＣＰＵに送信されるからである。この受
信ＣＰＵは受信済みのＸＩ信号を処理した後、関連する
識別子タグを含んでいるＸＩ応答信号を供給する。次
に、ＳＣＥは、受信済みのＸＩ応答信号内にある識別子
タグを用いて、これらのＸＩ応答信号を、送信済みのＸ
Ｉ信号と相関させる。ＳＣＥは、この相関結果を用い
て、要求された各データ・ユニットについて必要な所有
権の変更を完了する。ＸＩ信号及びＸＩ応答信号内にあ
る識別子タグは、これらの信号をＳＣＥ内でパイプライ
ン式に生成及び送信したり、受信ＣＰＵ内でパイプライ
ン式に処理することを可能にする。

【００２４】特定のシステムでは、ＸＩデイレクトリ・
エントリの各々で、唯１つの型のＣＰＩＤフィールドし
か用いることができないが、本発明はこれとは異なる複
数の型のＣＰＩＤフィールドを用いることも意図する。
例えば、或る型のＣＰＩＤフィールドを用いる場合は、
一のＣＰＩＤ値を表わすように、ＣＰＩＤフィールドの
各々に複数ビットの一の組合せを与えるのである。この
ＣＰＩＤフィールドの特定の値は、当該ＸＩデイレクト
リ・エントリに関連するデータ・ユニットのＥＸ所有権
を有する任意のＣＰＵを識別する。他方、このＣＰＩＤ
フィールドの他の特定の値は、関連するデータ・ユニッ
トのＲＯ所有権を、全てのＣＰＵが有し得ることを表わ
す。このようにすると、ＸＩデイレクトリ・エントリの
各々に、ＥＸ／ＲＯビットを設けることは必要ない。な
ぜなら、互いに異なる複数のＣＰＩＤ値が、ＥＸ所有権
を有する各ＣＰＵをそれぞれ識別するのに対し、ＲＯ所
有権に相当する一のＣＰＩＤ値は、特定のＣＰＵを識別
せずに、全てのＣＰＵがＲＯ所有権を有し得ることを表
わすからである。

【００２５】異なる型のＣＰＩＤフィールドの他の例
は、このフィールド内に１組のビットを設け、オン状態
にある各ビットによって、それぞれのＣＰＵを当該ＸＩ
デイレクトリ・エントリに関連するデータ・ユニットの
所有者として識別する、というものである。この型のＣ
ＰＩＤフィールドを、同じＸＩデイレクトリ・エントリ
内にあるＥＸ／ＲＯビットと組合わせて用いると、識別
された（１以上の）ＣＰＵが、当該ＸＩデイレクトリ・
エントリに関連するデータ・ユニットのＥＸ所有権又は
ＲＯ所有権のどちらを有するかを表わすことができる。
このＥＸ／ＲＯビットがＥＸ所有権を表わすようにセッ
トされている場合、ＣＰＩＤフィールドは、１組のＣＰ
Ｕのうち唯１つのＣＰＵだけを識別することができる。
他方、このＥＸ／ＲＯビットがＲＯ所有権を表わすよう
にセットされている場合は、ＣＰＩＤフィールドは、１
組のＣＰＵのうち０ないし全てのＣＰＵを識別すること
ができる。かくて、ＸＩデイレクトリ・エントリの各々
にあるＣＰＩＤフィールドとＥＸ／ＲＯビットとを組合
せると、１組のＣＰＵのうち特定の１つのＣＰＵを、当
該ＸＩデイレクトリ・エントリに関連するデータ・ユニ
ットのＥＸ所有権を有するものとして識別することがで
きるばかりか、１組のＣＰＵのうち０ないし全てのＣＰ
Ｕを、当該ＸＩデイレクトリ・エントリに関連するデー
タ・ユニットのＲＯ所有権を有するものとして識別する
ことができるのである。

【００２６】また、Ｌ１デイレクトリ・エントリの各々
は、Ｌ１キャッシュ内にある関連する各データ・ユニッ
トごとに、一のＥＸ／ＲＯビットを有するが、ＣＰＩＤ
フィールドは有さない。このＥＸ／ＲＯビットは、対応
してアドレスされる一のＸＩデイレクトリ・エントリと
共同して動作する。後者のエントリは、ＲＯ所有権を有
するＣＰＵを識別することが必要な場合は、（ＥＸ／Ｒ
Ｏビットなしの）ＣＰＩＤフィールドだけを有し、これ
に加えてＥＸ所有権を有するＣＰＵを識別することも必
要な場合は、ＥＸ／ＲＯビットとＣＰＩＤフィールドの
両方を有する。一のＬ１デイレクトリ・エントリ内にあ
るＥＸ／ＲＯビットがオン状態にセットされていると、
これは、そのＬ１キャッシュ内にある関連するデータ・
ユニットのＥＸ所有権（書込権限）をそのＣＰＵが有す
ることを表わす。従って、取出し又はストアを行うため
の有効なデータ・ユニットがＬ１キャッシュ内にあり、
このためＬ１ヒットが直ちに得られるときは、ＸＩデイ
レクトリを用いてＸＩ信号を通知することは不要とな
る。かかるＬ１ヒットについてＸＩ信号の通知を除去す
ることは、Ｌ１キャッシュがストア・イン型又はストア
・スルー型のどちらであっても、ＣＰＵ動作の効率を向
上させることにつながるのである。

【００２７】ＸＩ信号は、その受信ＣＰＵに対し、その
Ｌ１デイレクトリ及びＸＩデイレクトリの両方に表わさ
れているＥＸ所有権を終了することを常に要求する。Ｘ
Ｉ信号は、その受信ＣＰＵに対し、当該ＸＩ信号内のア
ドレスに対応するデータ・ユニットの全ての所有権を無
効化することを必ずしも要求しないが、ＲＯ所有権へ変
更することだけを要求することがある。受信ＣＰＵのＬ
１デイレクトリ内で、当該データ・ユニットを無効化す
ることは、ＣＰＵが全ての所有権を放棄する一の方法で
ある。

【００２８】特定のＸＩ信号は、アクセスされたＸＩデ
イレクトリ・エントリ内にあるＣＰＩＤフィールドによ
って識別されたＣＰＵに対し、そのＥＸ所有権を放棄す
ることを常に要求するが、所有権の終了を通知するとは
限らない。その代わり、特定のＸＩ信号は、当該ＣＰＵ
の所有権を降格（デモート）すべきことを意味する処
の、ＲＯ所有権への変更を通知することができる。従っ
て、「ＸＩ」という用語は「クロス無効化」を表わすの
であるが、ＸＩ信号は無効化以上のものを表わすために
用いられる。なぜなら、ＸＩ信号は、前記ＣＰＩＤフィ
ールドによって識別されたＣＰＵに対し、「ＲＯ所有権
へのデモート」信号で以てＲＯ所有権への変更を要求す
ることにより、ＥＸ所有権からＲＯ所有権への降格を通
知することがあるからである。これらの異なる機能を実
行するため、一のＸＩ信号は、その受信ＣＰＵに対し、
このＸＩ信号に応じて為すべきこと、即ち無効化又は
「ＲＯ所有権へのデモート」を通知する一の動作フィー
ルドを有する。

【００２９】本発明は、（従来技術のコピー・デイレク
トリについては必要であった）クロス照会動作を物理的
には遂行しないが、アクセスされたＸＩデイレクトリ・
エントリの型に応じて、単にＣＰＩＤフィールドだけを
検出するか、又はＣＰＩＤフィールドとＥＸ／ＲＯビッ
トを一緒に検出することにより、クロス照会動作と同等
の結果を得るようにしている（このアクセスされたＸＩ
デイレクトリ・エントリは、Ｌ１ミス要求のアドレスに
一致するアドレスを持つＸＩヒット・エントリである
か、又はＸＩデイレクトリの置換制御部により割当てら
れたＸＩミス・エントリのどちらかである）。かくて、
米国特許第４３９４７９１号又は第４６７５８１１号の
発明のように、無効化信号を任意のＬ１キャッシュに発
行する前に、複数のコピー・デイレクトリ相互間で行う
ことが必要であったクロス照会信号の通知は、本発明で
は必要ないのである。

【００３０】また、本発明の他の幾つかの特徴は、シス
テム内で必要とする信号の通知を少なくさせているか
ら、これらの特徴もＸＩ信号を処理する際のシステム効
率を向上させるのに役立っている。

【００３１】本発明の第１の特徴は、一のデータ・ユニ
ットを排他的に要求している要求元（例えば、一のＣＰ
Ｕ）からの一のＸＩ信号を他のＣＰＵが受取るとき、当
該他のＣＰＵが待ち状態にあるか否かを検出することに
ある。（ＳＣＥ内のＸＩデイレクトリに関連して配置さ
れた）１組の待ち状態ラッチは、システム内の全てのＣ
ＰＵの待ち状態をそれぞれ表わす。一のＣＰＵの待ち状
態ラッチがオン状態になっているとき、当該ＣＰＵは待
ち状態にあると表わされ、その待ち状態ラッチがオフ状
態になっているとき、当該ＣＰＵは待ち状態にはないと
表わされ、そして各ＣＰＵは、その待ち状態ラッチの状
態を制御する。もし、（待ち状態にはない）任意のＣＰ
Ｕが一のデータ・ユニットを排他的に要求してＸＩヒッ
トを取得しており、しかもこのＸＩヒットに関連するＸ
Ｉデイレクトリ・エントリが（そのＣＰＩＤフィールド
によって識別された）他のＣＰＵのＥＸ所有権又はＲＯ
所有権を表わしておれば、当該他のＣＰＵの待ち状態ラ
ッチを検査して、これが待ち状態にあるか否かを決定す
る。もし、当該他のＣＰＵが待ち状態にあることが判れ
ば、要求元ＣＰＵは、（通常必要となる）当該他のＣＰ
Ｕから供給されるＸＩ応答信号を待機せずに、（例え
ば、当該ＸＩデイレクトリ・エントリ内にあるＣＰＩＤ
フィールドの値を、当該他のＣＰＵのＣＰＩＤ値から要
求元ＣＰＵのＣＰＩＤ値へ変更して）、要求されたデー
タ・ユニットの所有権を直ちに取得することができる。
かかる待ち状態制御は、排他的要求に応じたＸＩ応答信
号を受信するための遅延を除去し、かくて待ち状態にあ
るＣＰＵが所有しているデータ・ユニットへのアクセス
速度を向上させることができるのである。

【００３２】本発明の第２の特徴は、ＸＩデイレクトリ
・エントリの各々に設けられたＥＸエージ・ビットにあ
る。このＥＸエージ・ビットは、ＸＩデイレクトリ・エ
ントリの各々にある一のフラグ・ビットとして与えられ
る。ＸＩデイレクトリ・エントリの各々にあるＥＸエー
ジ・ビットがオン状態にセットされるのは、当該エント
リに関連する排他的に所有されたデータ・ユニットが、
一のＣＰＵのＬ１キャッシュからその置換制御部により
エージング・アウトされて（但し、ＸＩデイレクトリか
らはエージング・アウトされない）、当該ＣＰＵがその
Ｌ１キャッシュ・エントリを異なるデータ・ユニットの
ために使用することができるようになる場合である。本
発明の第２の特徴に係る知見は、当該データ・ユニット
がＸＩデイレクトリで表わされている限り、（当該Ｌ１
キャッシュからエージング・アウトされた当該データ・
ユニットのＥＸ所有権を取得するために行われた）ＸＩ
信号のオーバーヘッドを、任意のＣＰＵによる当該デー
タ・ユニットの次のＬ１アクセスについては反復する必
要がない、という点にある。ＸＩデイレクトリ・エント
リ内にあるＥＸエージ・ビットがオフ状態にセットされ
るのは、任意のＣＰＵがそのＬ１キャッシュのために当
該データ・ユニットを次にアクセスするような場合であ
る。ＥＸエージ・ビットがオン状態にある間、任意のＣ
ＰＵは、ＸＩ信号のオーバーヘッドなしに、ＸＩデイレ
クトリで表わされている当該データ・ユニットを取出す
（とともにそのＥＸ所有権を取得する）ことができる。
もし、当該データ・ユニットに関連するＥＸエージ・ビ
ットがＸＩデイレクトリ内でオン状態にセットされてい
る間に、任意のＣＰＵが当該データ・ユニットの条件付
き読取専用取出しを行えば、エージング・アウトしたＣ
ＰＵだけが当該データ・ユニットをそのＥＸ所有権とと
もに取得するのに対し、他の全てのＣＰＵはそのＬ１キ
ャッシュ内で当該データ・ユニットをＲＯ所有権ととも
に取得し、かくて当該データ・ユニットはＸＩデイレク
トリ内でＲＯ所有権にデモートされることになる。

【００３３】本発明の第３の特徴は、Ｌ１キャッシュ内
にある各データ・ユニットのサイズを、ＸＩデイレクト
リ・エントリの各々が表わす（Ｌ３メイン・メモリ又は
Ｌ２キャッシュ内にある）各データ・ユニットのサイズ
の約数とすることができる、という点にある。ＸＩデイ
レクトリで表わされるデータ・ユニットのサイズは、Ｌ
１キャッシュ内にあるデータ・ユニットのサイズの整数
倍（例えば、２倍）である。Ｌ１デイレクトリ内にある
データ・ユニットよりも大きなデータ・ユニットをＸＩ
デイレクトリ内で表わすようにすると、ＸＩデイレクト
リ・エントリの数が少なくなるから、ＸＩデイレクトリ
のサイズを小さくすることができ、かくてＸＩ信号の量
が減少してシステムの性能を向上させることができるの
である。

【００３４】コヒーレンス制御は、かかるデータ・ユニ
ットのサイズの相違を反映する。かくて、ＸＩデイレク
トリ・エントリの各々にあるＣＰＩＤフィールドが表わ
す大きなデータ・ユニットに対するＣＰＵの所有権は、
Ｌ１キャッシュ内にある小さなデータ・ユニットの所有
権をも表わす。従って、もし一のＣＰＵがそのＬ１キャ
ッシュ内にある小さなデータ・ユニットのＥＸ所有権を
有するのであれば、この小さなデータ・ユニットに関連
する大きなデータ・ユニットを表わす処の、ＸＩデイレ
クトリ・エントリ内にあるＣＰＩＤフィールドは、この
Ｌ１キャッシュ内にある小さなデータ・ユニット（当該
小さなデータ・ユニットは、ＸＩコヒーレンス制御のた
めに、大きなデータ・ユニットの一の約数部分、例えば
１／２である）の所有権をも表わす。この大きなデータ
・ユニットの残りの約数部分については、他のＬ１キャ
ッシュ内のＥＸ所有権を同時に表わすことはできない。
なぜなら、ＸＩデイレクトリ・エントリの各々では、Ｅ
Ｘ所有権を有する唯１つのＣＰＵを識別するためのＣＰ
ＩＤ値しか表わせないからである。しかし、複数の小さ
なデータ・ユニットは、互いに異なる複数のＬ１キャッ
シュ内でＲＯ所有権を有することもある。もし、一のデ
ータ・ユニットの異なる約数部分が複数のＬ１キャッシ
ュ内でＲＯ所有権を有するものとして存在し、そして一
のＣＰＵが任意の約数部分についてＥＸ所有権を要求す
れば、当該データ・ユニットの全ての約数部分は他のＬ
１キャッシュ内で無効化され、当該データ・ユニットは
ＸＩデイレクトリ・エントリ内で要求元ＣＰＵのＣＰＩ
Ｄ値で以て排他的とマークされ、そして要求された約数
部分だけが要求元ＣＰＵのＬ１キャッシュにＥＸ所有権
を有するものとして取出される。

【００３５】ＸＩデイレクトリ・エントリの各々では、
異なる複数の約数部分（約数部分の各々はＬ１キャッシ
ュ内にあるデータ・ユニットのサイズに等しい）を排他
的に所有する処の、複数のＣＰＵを多重的に表わすこと
ができる。しかし、これはかなりのオーバーヘッドを必
要とするにも拘わらず、これに見合ったシステム性能の
十分な向上を得られないことがある。もし、このような
多重的な表示が望まれるのであれば、各々がＥＸ／ＲＯ
ビットを有する複数のＣＰＩＤフィールドを、ＸＩデイ
レクトリ・エントリの各々に設け、ＣＰＩＤフィールド
及びＥＸ／ＲＯビットの各対を、当該ＸＩデイレクトリ
・エントリに関連するデータ・ユニットのそれぞれの約
数部分に関連づけることができる。

【００３６】本発明の第４の特徴は、ストア・スルー型
の複数のＬ１キャッシュと一のＸＩデイレクトリを一の
Ｌ２キャッシュとともに用いる本発明の一のバージョン
について、「条件付き読取専用」取出し要求の積極的な
読取専用取出しを行うことにある。「条件付き」型の取
出し要求とは、ストアされ又は単に取出されることが予
めコミットされていない処の、データ・ユニットの全て
の取出し要求である。殆どの要求は、ストアよりも取出
しを行うためのものである。従来技術は、「条件付き排
他的」取出しを用いることにより、既存の条件に依存し
て、取出されたデータ・ユニットをそのＥＸ所有権又は
ＲＯ所有権とともに戻すようにしているが、ＥＸ所有権
を与える方向にバイアスさせている。本発明は、従来技
術では条件付き排他的取出しとして処理されたものを、
積極的に読取専用取出しとして処理することに利点を見
出すものである。条件付き読取専用取出しとは、既存の
条件に依存して、取り出されたデータ・ユニットをその
ＲＯ所有権又はＥＸ所有権とともに戻すが、ＲＯ所有権
を与える方向にバイアスさせるというものであり、具体
的には、かかる要求がＸＩデイレクトリでミスしない限
り、又はＸＩデイレクトリが要求元ＣＰＵによる当該デ
ータ・ユニットのＥＸ所有権を表わさない限り、当該デ
ータ・ユニットをそのＲＯ所有権とともに戻す（従来技
術のシステムが、「条件付き排他的」取出し要求に応じ
て一のデータ・ユニットをＥＸ所有権とともに戻すの
は、ＸＩ信号に応じて当該データ・ユニットがＥＸ所有
権又はＲＯ所有権を有することが検出される場合であ
る）。この特徴は、ストア・スルー型のＬ１キャッシュ
を用いるシステムでは有利である。なぜなら、もしスト
ア・スルー型のＬ１キャッシュ内に置かれているＥＸ所
有権を有する一のデータ・ユニットが、その後にＲＯ所
有権に変更されるのであれば、如何なるキャスト・アウ
トも起こり得ないからである（これと対照的に、ストア
・イン型のＬ１キャッシュでは、従前のＥＸ所有権が維
持されている間に当該データ・ユニットが一のストア動
作の結果として変更されている状況で、「ＲＯ所有権へ
のデモート」と呼ばれるＸＩ動作がおこなわれる場合に
は、キャスト・アウトが生ずることになる）。

【００３７】

【実施例】図１及び図８の多重処理システムでは、Ｎ台
のＣＰＵの各々は、１つの専用キャッシュをそれぞれ備
えるように図示されているが、この専用キャッシュは１
つの命令キャッシュ及び１つのデータ・キャッシュから
成ることもある。データ・キャッシュだけがストア要求
を受取ることができる。命令キャッシュは読取専用であ
って、ＣＰＵがこれにストアすることはできない。

【００３８】ＣＰＵはその命令を専用の命令キャッシュ
からアクセスし、そのオペランド・データを専用のデー
タ・キャッシュからアクセスする。データ・キャッシュ
及び命令キャッシュは、これらに関連するＣＰＵが要求
したデータ・ユニットを取出すために用いられる。

【００３９】図１のシステムの場合、Ｌ１データ・キャ
ッシュの各々はストア・スルー（ＳＴ）型キャッシュで
あり、図１のシステムについては、これをＬ１キャッシ
ュと呼ぶ。もし、一の命令にストアが行われるのであれ
ば、かかるストアはＬ２キャッシュ内にあるこの命令の
データ・ユニットにおいてだけ行われ、そして当該デー
タ・ユニットが読取専用のデータ・ユニットとして要求
元ＣＰＵの命令キャッシュに取出される。

【００４０】命令キャッシュは、読取専用であるからス
トア要求を受取らないが、（データ・キャッシュと同様
に）ＸＩ信号についてはこれを受取る。一の命令キャッ
シュ内にある一のデータ・ユニットのＥＸ所有権を、任
意のデータ・キャッシュが必要とする場合、当該命令キ
ャッシュに対するＸＩ信号が、（データ・キャッシュと
同様に）当該命令キャッシュ内にある当該データ・ユニ
ットの無効化を制御する。また、任意のデータ・キャッ
シュが排他的に所有している一のデータ・ユニットを一
の命令キャッシュが取出そうとする場合には、当該デー
タ・キャッシュに対するＸＩ信号が生ぜられて、当該デ
ータ・キャッシュ内でＲＯ所有権への変更が行われるこ
とがある。

【００４１】図１のシステムはＬ２キャッシュを備えて
いるが、図８のシステムはＬ２キャッシュを備えていな
い。従って、Ｌ１キャッシュの次の記憶階層レベルは、
図１のシステムではＬ２キャッシュであるが、図８のシ
ステムではＬ３メイン・メモリである。図１及び図８の
ＸＩデイレクトリは、任意のＬ１キャッシュでミスする
取出し要求によってアクセスされる。

【００４２】図１のＸＩデイレクトリは、Ｌ２デイレク
トリとしても機能し、そのため任意のＬ１キャッシュで
ミスする取出し要求を受取るとともに、各ＣＰＵからの
全てのストア要求を受取る。ストア・コマンドは、取出
し要求のようには所有権の変更を制御しない。なぜな
ら、任意のデータ・ユニットへストアを行うには、一の
取出し要求によって該当するキャッシュから当該データ
・ユニットを取得した後に、当該データ・ユニットを対
象とするストア・コマンドを発行しなければならないか
らである。

【００４３】図１のシステムにおいて、もし一のＣＰＵ
要求がＸＩデイレクトリ内で検出されなければ、ＸＩデ
イレクトリは「ＸＩミス」を生成する。図１のシステム
の場合、この「ＸＩミス」はＬ２ミスでもあるから、要
求されたアドレスがＬ３メイン・メモリに送信され、か
くて要求されたデータ・ユニットがＬ３メイン・メモリ
から取出されてメモリ・バスを介してＬ２キャッシュ
に、さらにはこの要求を発行した要求元ＣＰＵのＬ１キ
ャッシュに送信される。Ｌ１キャッシュ内にあるデータ
・ユニット（以下「Ｌ１データ・ユニット」という）
は、当該データ・ユニットを包含する処の、Ｌ２キャッ
シュ内にあるデータ・ユニット（以下「Ｌ２データ・ユ
ニット」という）と同じサイズでなくてもよい。かく
て、Ｌ１データ・ユニットの各々は、Ｌ２データ・ユニ
ットの約数か、又はＬ２データ・ユニットと同じサイズ
とすることができる。

【００４４】一旦、かかるデータ・ユニットがＬ１キャ
ッシュ及びＬ２キャッシュに取出されると、マークされ
たデータ・バイトを当該データ・ユニットにストアする
ためのコマンドが発行され、このストア動作が完了され
る。このように、全てのストア・コマンドに先行する一
の取出し要求は、必要とするデータ・ユニットをＬ１キ
ャッシュ及びＬ２キャッシュの双方において取得するた
めのものである。

【００４５】ＸＩデイレクトリの構成要素である優先順
位回路は、Ｌ２キャッシュに対する全ての要求、即ち全
てのＣＰＵ及び全てのＩ／Ｏ装置からの取出し要求及び
ストア・コマンドを受取る。この優先順位回路は、ＸＩ
デイレクトリをアクセスするために、一度に１つの要求
又はコマンドを選択する。選択された要求又はコマンド
内の上位アドレス・フィールドは、ＸＩデイレクトリ内
の一の列（コングルエンス・クラス）を選択し、そして
一のアドレス部分と一致すると、割当てられた任意のＸ
Ｉデイレクトリ・エントリ及び関連するＬ２キャッシュ
内のデータ・ユニットの位置が検出される。これらの事
項は、セット・アソシアティブ型のキャッシュにおいて
周知であるから、本明細書ではその詳細を省略する。本
明細書において、Ｌ１キャッシュ及びＬ２キャッシュの
各々は、４ウェイのセット・アソシアティブ型キャッシ
ュであると想定する。

【００４６】図８のシステムでは、Ｌ１キャッシュから
の各要求はＬ３メイン・メモリの制御装置に送信され、
そこでＬ２キャッシュに要求が行われるのと同様に処理
される。Ｌ３メイン・メモリ内にある各データ・ユニッ
ト（以下「Ｌ３データ・ユニット」という）のサイズ
は、前述のＬ２データ・ユニットと同じサイズ、即ちＬ
１データ・ユニットのサイズの倍数とすることができ
る。

【００４７】ＸＩデイレクトリ・エントリの各々が図２
に示す複数のフィールドをそれぞれ保持するのに対し、
Ｌ１デイレクトリ・エントリの各々は図３に示す複数の
フィールドをそれぞれ保持する。ＸＩデイレクトリ・エ
ントリの各々が保持するＣＰＵ識別子（ＣＰＩＤ）フィ
ールドは、例えば３ビットを有する。これらのビットが
組合わせ的に表わす一の値（例えば、１ないし６のどれ
か）は、Ｌ２キャッシュ及びＬ３メイン・メモリ内にあ
る関連するデータ・ユニットの現在の排他的所有者であ
る処の、システム内の１つのＣＰＵを識別することがで
きる。このＣＰＩＤフィールドが表わす値０は、Ｌ２キ
ャッシュ及びＬ３メイン・メモリ内にある関連するデー
タ・ユニットのＲＯ所有権を表わす。

【００４８】現要求が、それに該当するＸＩデイレクト
リ・エントリを検出しない場合は、ＸＩミスが起きる。
この場合、ＸＩデイレクトリの置換制御部は、この現要
求がアドレスしているセット・アソシアティブ列内の一
のエントリ（現在のＬＲＵエントリ）を割当てる。ミス
した要求は、要求済みのデータ・ユニットを取出すため
に、Ｌ３メイン・メモリに送信される。

【００４９】図１のシステムにおいて、もし要求された
アドレスがＸＩデイレクトリ内のアドレスされた列で検
出されなければ、通常の置換制御部が、各セット・アソ
シアティブ列（コングルエンス・クラス）ごとに一の置
換エントリを割振る。この場合において、各列内の４つ
のセット・アソシアティブ・エントリのうち最も長く使
用されなかったエントリ（ＬＲＵエントリ）が、Ｌ３メ
イン・メモリから取出されねばならない要求済みの一の
データ・ユニットに割振るために、この列において次に
割当て可能な候補エントリとなる。一般に、この候補エ
ントリは現に無効なエントリであるが、もし無効なエン
トリが存在しなければ、各列内の４つのエントリからＬ
ＲＵエントリが選択される。

【００５０】要求済みの一のデータ・ユニットをＬ３メ
イン・メモリから取得し且つこれをＬ２キャッシュ内の
新たに割振られた一のエントリに関連するキャッシュ・
スロット（一のキャッシュ・データ・アレイ内にある関
連するスロット）にストアする前に、（ＸＩデイレクト
リ・エントリの現内容により表わされる）当該スロット
内に存在する全ての古いデータ・ユニットが変更済みで
あるか否かを決定するために、当該ＸＩデイレクトリ・
エントリを検査しなければならない。こうするため、新
たに要求されたデータ・ユニットを表わすように当該Ｘ
Ｉデイレクトリ・エントリの内容を変更する前に、当該
ＸＩデイレクトリ・エントリ内にある変更（ＣＨ）ビッ
トの状態を検査する。もし、この古いデータ・ユニット
が（その変更ビットによって示されるように）変更済み
であれば、これは古いデータ・ユニットの最新のバージ
ョンであるから、新たに要求されたデータ・ユニットを
Ｌ２キャッシュ内の関連する位置にストアする前に、Ｌ
３メイン・メモリ内の同じアドレスにキャスト・アウト
しなければならない。

【００５１】図１のＬ２キャッシュは、図示のように４
つのＩＴＲＬＶ（インターリーブ）セクションを用いて
内部的にインターリーブされている。これらのセクショ
ンの各々は、Ｌ３メイン・メモリへ至る別個のバスをそ
れぞれ有する。同様に、Ｌ３メイン・メモリも、Ｌ３記
憶制御装置に接続された４つのＩＴＲＬＶ（インターリ
ーブ）セクションから成るように図示されている。しか
し、たとえＬ２データ・ユニットとＬ３データ・ユニッ
トが同じサイズであったとしても、Ｌ３メイン・メモリ
を構成するインターリーブ・セクションのサイズを、Ｌ
２キャッシュを構成するインターリーブ・セクションの
それと同じにする必要はない。例えば、Ｌ３データ・ユ
ニットの各々を、Ｌ３メイン・メモリを構成する４つの
インターリーブ・セクションのうち任意のセクションに
保持させることができる。他方、（Ｌ３データ・ユニッ
トと同じサイズを有する）Ｌ２データ・ユニットの各々
を、Ｌ２キャッシュを構成する４つのインターリーブ・
セクションに保持させることができるからである。但
し、この場合において、Ｌ２キャッシュを構成する各イ
ンターリーブ・セクションが、Ｌ２データ・ユニットの
四分の一ずつをそれぞれ保持するものとする。Ｌ２デー
タ・ユニットの各々を、Ｌ２キャッシュを構成する４つ
のインターリーブ・セクション内で順次にアクセスする
には、当該Ｌ２データ・ユニットのうち、アクセスされ
ているＬ２要求のバイト・アドレスに対応する約数部分
を有するインターリーブ・セクションでアクセスを開始
すればよい。しかし、Ｌ２キャッシュを構成するインタ
ーリーブ・セクションのサイズとして、Ｌ２データ・ユ
ニットのサイズの任意の約数を用いることができる。

【００５２】図１０のシステムも、図１のシステムと実
質的に同じように動作する。しかし、図１０のシステム
が、複数のＬ２データ・ユニットをＸＩデイレクトリで
同時に処理可能であるのに対し、図１のシステムは、Ｌ
２データ・ユニットの各々がＬ２キャッシュ内で４ウェ
イにインターリーブされているとしても、一度に唯１つ
のＬ２データ・ユニットしか処理可能であるに過ぎな
い。図１０のＸＩデイレクトリは、アドレスに応じて互
いに異なる複数のハードウェア・セクション（０ないし
Ｒ）に分割されていて、これらの異なるセクションを複
数の要求が並行してアクセスできるようになっている。
ＸＩデイレクトリを構成するセクションの数は、２の倍
数であることが望ましい。各セクションが、それ自身の
アドレス・サブセット内にある一の要求をアクセスする
と同時に、他のセクションは、それぞれのアドレス・サ
ブセット内にある他の要求をアクセスすることができ
る。ＸＩデイレクトリ・セクションの各々に関連して設
けられた優先順位回路セクション０ないしＲは、全ての
ＣＰＵ及びＩ／Ｏ装置によって供給されている全ての要
求アドレスに加えて、メモリ・システム内で内部的に供
給されている全ての要求アドレスを受取る。各優先順位
回路セクションは、受取ったこれらの要求アドレスをフ
ィルタして、一度に１つの要求アドレスをその関連する
ＸＩデイレクトリ・セクションに引渡す。かかるフィル
タリングは、優先順位選択プロセスの間に、それぞれに
割当てられた要求アドレス・サブセットにおいて一のア
ドレスを選択し且つ引渡すことによって行われる。

【００５３】図１０に示すＸＩデイレクトリ・セクショ
ンの各々が、それぞれに関連するＬ２キャッシュ・セク
ションを有する場合、Ｌ２キャッシュ・セクションの各
々は、関連する優先順位回路セクションから出力された
アドレスによりアドレス可能なＬ２データ・ユニットを
保持するようになっている。もし、Ｌ２キャッシュがこ
のシステム内で使用されなければ、複数のセクションに
分割された図１０のＸＩデイレクトリは、図１０のシス
テムがその異なるセクションで複数のＸＩ信号を並列に
処理し、従って幾つかのケースについてはシステム性能
をかなり改善することができる点を除くと、基本的には
図８のシステムのように動作する。

【００５４】このように、図１及び図８には、本発明を
包含し得る多重処理システムが概略的に示されている。
各システムはＮ台のＣＰＵを含み、各ＣＰＵはそれ専用
のストア・スルー型のＬ１キャッシュ及びこのＬ１キャ
ッシュに付随するＬ１デイレクトリを有する。各ＣＰＵ
は、要求されたデータがそのＬ１キャッシュ内で使用可
能であることを表わすＬ１ヒットを得る限り、そのＬ１
キャッシュ内で取出し要求をアクセスする。前述のよう
に、図８のシステムは、Ｌ２キャッシュを有さない。

【００５５】要求されたデータがそのＬ１キャッシュ内
で使用可能でなければ、Ｌ１ミスに応じて、次の記憶階
層レベルに取出し要求が与えられる。当該次の記憶階層
レベルは、図１のシステムではＬ２キャッシュであり、
図８のシステムではＬ３メイン・メモリである。この場
合、取出し要求は、要求レジスタ（ＲＥＱ １〜ＲＥＱ
Ｎ）のうちミスした要求元ＣＰＵに関連する要求レジ
スタに入れられる。当該ＣＰＵ要求は、要求されたデー
タ・ユニットのメイン・メモリ・アドレスと、当該デー
タ・ユニットについて要求されている所有権の型（ＥＸ
所有権か又はＲＯ所有権のどちらか）とを含んでいる。

【００５６】一のデータ・ユニットがＬ２キャッシュか
ら一のＣＰＵのＬ１キャッシュに取出された後、当該Ｃ
ＰＵは、当該データ・ユニットにデータをストアするた
めのストア・コマンドを作成することができる。通常の
場合、ストア・コマンドは、Ｌ１キャッシュ又はＬ２キ
ャッシュ内の当該データ・ユニットに全体として重ね書
きしないで、（例えば、多数のバイトを含むことがあ
る）当該データ・ユニットに対し、マークされた変更バ
イトだけを書込む。このような書込み方法、即ち所定の
ストア・コマンドが変更すべき一のデータ・ユニットの
部分を表わすために、このストア・コマンド内のマーカ
・ビットを用いるという書込み方法は、この技術分野で
は周知である。Ｌ２キャッシュへの書込みは、前述と同
じように行うか、又は当該データ・ユニットがＬ１キャ
ッシュに書込まれた直後に、当該データ・ユニットの全
体をＬ１キャッシュからＬ２キャッシュにコピーするこ
とによって行うことができる。

【００５７】また、Ｉ／Ｏ要求レジスタ（ＲＥＱ Ｋ）
は、メモリに対する全てのＩ／Ｏ要求を受取る。図１の
システムでは、かかるＩ／Ｏ要求はＬ２キャッシュをア
クセスするようになっている。なぜなら、データ・ユニ
ットの最新のバージョンがＬ２キャッシュに存在する場
合、これをＩ／Ｏ要求によって変更することができるか
らである。もし、Ｉ／Ｏ要求に該当するデータ・ユニッ
トがＬ２キャッシュ内になければ、当該データ・ユニッ
トをＬ２キャッシュ内でアクセスせずに、これをＬ３メ
イン・メモリ内でアクセスする。

【００５８】要求レジスタ（ＲＥＱ １〜ＲＥＱ Ｋ）
は、これらが保持する要求をＸＩデイレクトリの優先順
位回路にそれぞれ供給する。これらの要求は、当該優先
順位回路によって機械サイクル又はサブサイクル単位で
順序付けられ、一度に１つの要求がＸＩデイレクトリに
供給されて、これをアクセスするために用いられる。

【００５９】図５には、ＸＩデイレクトリ２０２に関連
する複数のハードウェア制御部が示されている。ＸＩデ
イレクトリ２０２は、図１の実施例がＸＩデイレクトリ
・エントリの各々にＥＸ／ＲＯビットを必要としない点
を除けば、図１又は図８のＸＩデイレクトリと同様のも
のとすることができる。Ｌ１レジスタ２０１は、図１又
は図８の要求レジスタ（ＲＥＱ １〜ＲＥＱ Ｎ）のど
れかに相当し、絶対アドレス・フィールドと、３ビット
のコマンド・フィールド（ビット０：２）と、ＣＰＩＤ
フィールドとを有する。この絶対アドレス・フィールド
は、要求されたデータ・ユニットのメイン・メモリ・ア
ドレスを保持する。ＣＰＩＤフィールドは、要求元ＣＰ
ＵのＣＰＩＤ（ＣＰＵ識別子）を保持し、７台までのＣ
ＰＵをサポートするように３ビット（０：２）の長さを
持っている。３ビットのコマンド・フィールドは、４種
類のコマンド、即ち読取専用要求、排他的要求、条件付
き読取専用（条件付き共有）要求及び「ＥＸ所有権への
プロモート」要求のどれかを与える。

【００６０】ヒット／ミス・ロジック２０６は、現に要
求されているデータ・ユニットが、図１及び図８のＸＩ
デイレクトリ内で表わされているか否かを指示する。Ｘ
Ｉヒットが生ずるのは、かかるデータ・ユニットが完全
に表わされていて、ＸＩデイレクトリ又は関連するデー
タ・ストア内で所有権を変更する必要なしに、アクセス
を行うことができる場合である。他方、ＸＩミスが生ず
るのは、かかるデータ・ユニットが表わされておらず、
そのため少なくともアクセスされたＸＩデイレクトリ・
エントリにおいて、所有権の表示を変更することが必要
となる場合である。

【００６１】図１のシステムでは、ヒット／ミス・ロジ
ック２０６によって活動化される取出し制御部２２１
は、ＸＩヒットに応じて、要求されたデータ・ユニット
をＬ２キャッシュ内でアクセスさせ、ＸＩミスに応じ
て、要求をＬ３メイン・メモリに送って要求されたデー
タ・ユニットのアクセスを行わせる。他方、図８のシス
テムでは、ヒット／ミス・ロジック２０６によって活動
化される取出し制御部２２１は、ＸＩヒット及びＸＩミ
スの両方について要求されたデータ・ユニットをＬ３メ
イン・メモリ内でアクセスさせる。

【００６２】例えば、ＸＩデイレクトリ２０２で表わさ
れたデータ・ユニットをキャスト・アウトし且つ他のデ
ータ・ユニットを取出す場合のように、アクセスされた
ＸＩデイレクトリ・エントリ又はＬ２キャッシュ・エン
トリの内容を完全に変更することが必要であれば、次の
記憶階層レベルをアクセスしなければならない。

【００６３】ＸＩ生成制御部２１１（図４に詳細に示
す）は、アクセスされたＸＩデイレクトリ・エントリ内
にあるＣＰＩＤフィールドからＸＩ信号を生成するとと
もに、当該ＣＰＩＤフィールドによって識別されたＣＰ
ＵにＸＩ信号を送信するためにそれぞれのＣＰＵへ至る
ＸＩバス２１２Ａ〜２１２Ｎを選択する。図１及び図８
のシステムでは、（個別的な）特定のＸＩ信号が、選択
されたＸＩバスを介して前記ＣＰＩＤフィールドによっ
て識別されたＣＰＵにだけ送信される。特定のＸＩ信号
の各々は、一の要求元の識別子（ＩＤタグ）及び一のＸ
Ｉアドレスを有する。後者のＸＩアドレスは、前記ＣＰ
ＩＤフィールドによって識別されたＣＰＵのＬ１キャッ
シュ内で無効化すべきデータ・ユニットのアドレスであ
るか、又はその所有権を変更すべきデータ・ユニットの
メイン・メモリ・アドレス（又は表示）である。図１の
実施例においてだけ、包括的なＸＩ信号が、全てのＸＩ
バスを介して全てのＣＰＵに送信される。

【００６４】ＸＩ応答制御部２３１（図４に詳細に示
す）は、特定のＸＩ信号に応答する処の、前記ＣＰＩＤ
フィールドによって識別されたＣＰＵからのＸＩ応答信
号を受取る。このＸＩ応答信号は、先にＸＩデイレクト
リ内で所有権の衝突を検出させ且つこのＸＩ信号を生ぜ
しめる基となった（他のＣＰＵ、Ｉ／Ｏ又はキャスト・
アウトからの）一のアクセス要求の処理を、ＸＩデイレ
クトリの諸制御部が完了し得るタイミングを制御する。
この場合、ＳＣＥは、アクセスされたＸＩデイレクトリ
・エントリ内にある所有権の表示を変更することができ
る。これは、当該ＸＩデイレクトリ・エントリ内にある
所有権の表示の変更だけを必要とするか、又はキャスト
・アウト要求の場合には、新たにアクセスされた一のデ
ータ・ユニットを表わすように、当該ＸＩデイレクトリ
・エントリ内に完全に新しい内容を書込むことを必要と
することもある。

【００６５】例外的な一のＸＩ応答信号が表わし得る事
項には、一のＸＩ信号を受信したＣＰＵがその要求時に
一のデータ・ユニットの所有権を引渡すことができず、
そのためＳＣＥ内の諸制御部が当該ＸＩ信号の再送を必
要とするという事項、又は当該ＣＰＵが当該データ・ユ
ニットの所有権を引渡した時点で当該ＣＰＵ内でマーク
されていた部分にストアを遂行するべく当該データ・ユ
ニットの所有権を取戻すことを必要とするという事項が
ある。

【００６６】図５には、図８の実施例をサポートするよ
うにＳＣＥ内に設けられる待ち状態ベクトル（ＷＳＶ）
制御部２６１が示されている。ＷＳＶは、システム内の
ＣＰＵにそれぞれ対応する８ビットから成る。対応する
ＣＰＵが待ち状態に入ると、当該ＣＰＵはそのＷＳＶビ
ットをオン状態にセットし、当該ＣＰＵが待ち状態から
離れると、当該ＣＰＵはそのＷＳＶビットをオフ状態に
リセットする。しかし、この待ち状態の表示がこれに対
応するＣＰＵの真の状態を表わさないことがある短時間
のウィンドウを回避するために、ＷＳＶ制御部２６１と
それぞれのＣＰＵの間では、一の要求／応答プロトコル
が用いられる。

【００６７】図４は、図１及び図８の各ＣＰＵ及びＳＣ
Ｅ内に設けられるハードウェア・パイプラインを示して
いる。図４のストア・パイプラインは、任意のＣＰＵか
らのストア・コマンドを、Ｌ２キャッシュに接続するた
めのものである。図４で用いられている「ＣＰｘ」とい
う表記は、ＳＣＥからのＸＩ信号を現に受信しつつある
Ｎ台のＣＰＵのうち任意のものを表わす。

【００６８】各ＣＰＵからのストア・コマンドは、その
Ｌ１キャッシュ及びＬ２キャッシュの両方でストア動作
を行わせる。Ｌ１キャッシュ内のストア動作は、通常の
ものでよい。図４のストア・キュー２６は、そのＣＰｘ
からストア・コマンドをＦＩＦＯ順に受取り、これらの
ストア・コマンドを図４のストア・スタック２７に送信
する。ストア・スタック２７は、Ｌ２キャッシュ及びＬ
３メイン・メモリ用の制御装置であるＳＣＥ内に配置さ
れており、その内部にある最も古いストア・コマンドを
Ｌ２キャッシュの優先順位回路に出力して、ＸＩデイレ
クトリ及びＬ２キャッシュ内のアクセスを行わしめる。
ストア・キュー２６及びストア・スタック２７内にある
ストア・コマンドの各々は、単一のストア動作用のアド
レス及びデータを保持している。

【００６９】ストア・スタック２７内にある複数のスト
ア・コマンドの処理順序を表わすＦＩＦＯ順は、インポ
インタ（ＩＮＰＴＲ）レジスタ及びアウトポインタ（Ｏ
ＵＴＰＴＲ）レジスタによって維持される。インポイン
タ・レジスタは、ストア・キュー２６からの次のストア
・コマンドを受取るべきストア・スタック２７内の現エ
ントリを指定する。アウトポインタ・レジスタは、Ｌ２
キャッシュに出力すべきストア・スタック２７内の最も
古いストア・コマンドを指定する。インポインタ・レジ
スタは、ストア・スタック２７内の現エントリに一のス
トア・コマンドが受取られるたびに増分され、アウトポ
インタ・レジスタは、ストア・スタック２７から一のス
トア・コマンドが出力されるたびに増分される。インポ
インタ・レジスタとアウトポインタ・レジスタとは、ス
トア・スタック２７が次のエントリのスペースを決して
切らさないように、どちらもストア・スタック２７内で
循環する。この型のスタック・ポインタ制御は、通常の
ものである。

【００７０】ＣＰｚ、ＣＯＲｎ及びＩＯｙ要求コマンド
・レジスタ１ｚ、１ｎ及び１ｙは、Ｌ１キャッシュに対
するＣＰＵ取出し要求、Ｌ２キャッシュに対するＬＲＵ
置換要求及びＬ２キャッシュに対するＩ／Ｏ要求をそれ
ぞれ受取る。各要求コマンド（即ち、要求元）は、要求
されたデータ・ユニットのメイン・メモリ・アドレス
（又はその表示）及び要求された所有権の型（ＥＸ所有
権又はＲＯ所有権）を、要求レジスタに入れる。レジス
タ１ｚ、１ｎ及び１ｙは、異なる型の要求レジスタを表
わす。この実施例では、そのうちの１つのレジスタだけ
が、任意の時点でＬ２キャッシュへの要求を行ってい
る。これらのレジスタのうち１つのレジスタがＬ２キャ
ッシュの優先順位回路によって一の時点で選択され、こ
れにより現アクセス・サイクルの間に一のＸＩデイレク
トリ・エントリ及び関連するデータ・ユニットを保持す
る一のＬ２キャッシュ・スロットをアクセスするために
用いられる。

【００７１】かくて、ＣＰｚ要求レジスタ１ｚは、Ｌ２
キャッシュに対する任意のＣＰＵ要求を受取る処の、任
意のＬ２要求レジスタを表わす。添字「ｚ」はそのＣＰ
Ｕが要求元ＣＰＵであることを表わし、他の添字「ｘ」
は一のＸＩ信号を受信しつつある任意のＣＰＵを表わす
のに用いる。

【００７２】ＣＯＲｎ（キャスト・アウト）レジスタ１
ｎは、Ｌ２キャッシュに対する現キャスト・アウト要求
を受取る複数のキャスト・アウト要求レジスタのうち１
つを表わす。添字「ｎ」は、キャスト・アウト・アドレ
スを受取るようにＬ２キャッシュの置換制御部（図示せ
ず）によって割当てられた、複数のキャスト・アウト・
レジスタのうちの１つを表わす。一のＣＰＵ要求がＸＩ
デイレクトリでヒットしない（即ちミスする）場合、一
のＬ２キャッシュ・エントリの内容を、通常の方法で置
換することができる。

【００７３】ＩＯｙレジスタ１ｙは、複数レジスタのう
ちＸＩデイレクトリに対するその現Ｉ／Ｏ要求としてＬ
２キャッシュの優先順位回路によって選択される任意の
レジスタを表わす。Ｌ２キャッシュ内でヒットするＩ／
Ｏ要求だけが、本実施例によって用いられる。他方、ヒ
ットしない（即ち、ＸＩデイレクトリ内でミスする）Ｉ
／Ｏ要求に該当するデータ・ユニットは、Ｌ２キャッシ
ュには取出されないが、次にＬ３メイン・メモリ内で通
常の方法でアクセスされる。

【００７４】レジスタ１ｚ、１ｎ又は１ｙのうちのどれ
が現に選択されていようとも、そのアドレスは、比較回
路２８に供給される。また、ストア・スタック２７内に
ある全てのストア・コマンドのアドレスが比較回路２８
に並列に供給されるから、比較回路２８は、ストア・ス
タック２７に保持されている全てのストア・コマンドの
アドレスと、Ｌ２キャッシュに供給されている処の、現
に選択された要求アドレス（ＣＰｚ、ＣＯＲｎ又はＩＯ
ｙ）とを同時に比較する。

【００７５】ＳＣＥ内のアクセス回路２は、現にアクセ
スされたＸＩデイレクトリ・エントリ内にあるＣＰＩＤ
フィールドの値を検査する。もし、このＣＰＩＤフィー
ルドの値が１〜６の範囲にあれば、これは、現に選択さ
れたＸＩデイレクトリ・エントリに関連するデータ・ユ
ニットについて、当該ＣＰＩＤフィールドの値に対応す
るＣＰＵがＥＸ所有権を有することを表わす。他方、こ
のＣＰＩＤフィールドの値が０であれば、現に選択され
たＸＩデイレクトリ・エントリによって表わされたデー
タ・ユニットについて、ＲＯ所有権を検出したことにな
る。

【００７６】もし、ＥＸ所有権がアクセス回路２によっ
て検出されれば、これに応じて特定のＸＩ信号が生成さ
れて、前記ＣＰＩＤフィールドの値に対応する１つのＣ
Ｐｘにだけ送信される。この実施例では、１〜６の範囲
にある一のＣＰＩＤ値は、現に選択されたＸＩデイレク
トリ・エントリに関連するデータ・ユニットのＥＸ所有
権を有する処の、システム内の１つのＣＰＵを表わす。
他方、０に等しいＣＰＩＤ値は、当該データ・ユニット
がＲＯ所有権を有し、従って読取専用であることを表わ
す。

【００７７】アクセス回路２によって開始された特定の
ＸＩ信号は、前記アクセスされたＸＩデイレクトリ・エ
ントリ内にあるＣＰＩＤフィールドの値に対応するＣＰ
Ｕにだけ送信される。この特定のＸＩ信号は、その受信
ＣＰＵのＬ１キャッシュ内にある該当するデータ・ユニ
ットのメイン・メモリ・アドレス（又はその表示）と、
ＸＩ信号の型（特定又は包括的）を表わす標識と、この
Ｌ２要求コマンド（要求元）の識別子（ＩＤタグ）とを
含んでいるから、ＳＣＥは、受信したＸＩ応答信号につ
いてどの要求元が責任を負うかを決定することができ
る。また、ＸＩ信号の型を表わす標識は、アドレスされ
たデータ・ユニットを無効化すべきか、又はＲＯ所有権
に変更すべきかを表わす。ＳＣＥ内では、特定のＸＩ信
号を送信すると、ＸＩ応答待ちモード・ラッチ８が「Ｘ
Ｉ待ちモード」にセットされる。特定のＸＩ信号によっ
て生ぜられたこのＸＩ待ち状態は、当該ＸＩ信号を送信
したＸＩ要求元からのＸＩ応答信号をＳＣＥが受信する
ときに解消する。

【００７８】包括的なＸＩ信号は、要求元ＣＰＵを除く
全てのＣＰＵによって検出され、それぞれのＸＩキュー
の全てに挿入される。包括的なＸＩ信号が、要求元ＣＰ
Ｕを除く全てのＣＰＵに送信される場合、これを受信す
るＣＰＵは、アドレスされたデータ・ユニットがその内
部にあればこれを無効化するだけで、如何なるＸＩ応答
信号をも供給しない。任意のＣＰｘが一のＸＩ信号を受
信する場合、ＣＰｘによる全てのストア・コマンドの生
成が終了され、そして全ての現命令の実行が抑止される
から、ＣＰｘによる当該ＸＩ信号の処理完了時に、この
現命令を再実行しなければならない。ＸＩキュー２１
が、ＸＩ信号内の無効化アドレスを比較回路２２にゲー
トする場合、比較回路２２は、このＸＩ信号内の無効化
アドレスと、ＣＰｘのストア・キュー２６に現に置かれ
ている全てのアドレスとを並列に比較して、一致信号
（Ｈ）又は不一致信号（Ｇ）を生成する。ＸＩ信号内の
無効化アドレスは、ＣＰｘのＬ１キャッシュ内にあるエ
ントリのうちこの無効化アドレスに等しいアドレスを有
するエントリを無効化するのに用いられる。

【００７９】比較回路２２からの一致信号（Ｈ）は、ス
トア送信回路２３を活動化して、ストア・キュー２６内
にある任意のストア・コマンドを無効化アドレスにマー
クする。次に、ストア送信回路２３は、ＸＩ応答回路２
４を活動化して、一のＸＩ応答信号をＳＣＥに送信さ
せ、かくてＳＣＥ内のＸＩ応答待ちモード・ラッチ８を
リセットしてＸＩ待ちモードを終了させる。

【００８０】他方、比較回路２２からの不一致信号
（Ｇ）は、ストア・キュー２６の内部に無効化アドレス
に関連するストア・コマンドが存在しないことを表わす
から、この不一致信号（Ｇ）は、ＸＩ応答回路２４を活
動化して、そのＸＩ応答信号をＳＣＥに送信させ、かく
てＳＣＥ内のＸＩ応答待ちモード・ラッチ８をリセット
してＸＩ待ちモードを終了させる。

【００８１】リセット状態にあるＸＩ応答待ちモード・
ラッチ８は、待ちモード終了信号を出力し、これを比較
回路２８に与えて、現在のＬ２要求アドレスを、ＣＰｘ
のストア・スタック２７内に現に置かれている全てのア
ドレスと、単一サイクルの並列比較動作の間に比較させ
る。比較回路２８からＡＮＤゲート２９へ与えられる一
致信号（Ｃ）は、インポインタ・レジスタの内容を、イ
ンポインタ捕捉レジスタ１０に入力させる。このレジス
タ１０は、現ＣＰＵストア・コマンドの入力に使用可能
な、ストア・スタック２７内の現位置を捕捉する。この
ようにして捕捉されたインポインタ・レジスタの値は、
ＣＰｘからの最後のストア・コマンドを保持し得る処
の、ＣＰｘのストア・スタック２７内にある最後の位置
を表わす。他方、アウトポインタ・レジスタの値は、Ｃ
Ｐｚからの最も古いストア・コマンドを保持するストア
・スタック２７内の位置を表わす。このアウトポインタ
・レジスタの値が増分されるのは、そのストア・コマン
ドを定常的に出力してＬ２キャッシュを更新するためで
ある。アウトポインタ・レジスタの値をこのように増分
すると、アウトポインタ・レジスタに保持されるポイン
タ・アドレスが循環されて、最後には前述のようにして
捕捉されたインポインタ・レジスタの値に等しくなる。

【００８２】ポインタ比較回路１５は、捕捉されたイン
ポインタ・レジスタの値と、Ｌ２キャッシュにストア・
コマンドを出力するためにアウトポインタ・レジスタが
増分されるときの値とを比較する。アウトポインタ・レ
ジスタの値がインポインタ・レジスタの値に一致しない
限り、ポインタ比較回路１５は、不一致信号（Ｄ）を供
給してストア完了モード・ラッチ１３をセットし、かく
てストア・スタック２７の出力動作がまだ完了されてい
ないことを指示する。最終的にアウトポインタ・レジス
タの値とインポインタ・レジスタの値とが一致すると、
ポインタ比較回路１５は、一致信号（Ｅ）を供給して、
ストア完了モード・ラッチ１３をリセットし、かくて全
ての可能なストア・コマンドがストア・スタック２７か
らＬ２キャッシュに出力されたことを指示する。

【００８３】アクセス回路２が、現にアクセスされたＬ
２キャッシュ・エントリについてＲＯ所有権が存在する
ことを検出したときに、ＣＰｚからの現ＣＰＵ要求がＥ
Ｘ所有権を要求していることがあり得る。ボックス４
は、ＣＰｚの現要求を検出し、これがＥＸ所有権又はＲ
Ｏ所有権のどちらを必要としているのかを決定する。も
し、ＣＰｚの要求がＥＸ所有権を必要としているのであ
れば、特定のＸＩ信号を通知した上で、ＣＰｚのＬ１デ
イレクトリのうち当該ＸＩ信号内のアドレスに関連する
有効なＬ１デイレクトリ・エントリ内のＥＸ／ＲＯビッ
トをオン（ＥＸ）状態にセットするとともに、他の全て
のＣＰＵにあるＬ１デイレクトリのうち当該ＸＩ信号内
のアドレスに関連する有効な全てのＬ１デイレクトリ・
エントリを全般的に無効化することが必要となる。

【００８４】全てのＩＯｙ要求を処理するに当たり、ア
クセス回路２は、包括的なＸＩ信号を送信するだけで、
任意のＣＰＵがＬ２キャッシュ内で任意のＩ／Ｏアクセ
スと干渉するのを阻止する。

【００８５】かくて、アクセス回路２からの包括的なＸ
Ｉ信号が用いられるのは、複数のＣＰＵのうち該当する
データ・ユニットを保持し得る任意のＣＰＵからのＸＩ
応答信号が、必要でないような場合である。なぜなら、
このような場合には、どのＣＰＵもストア・コマンドを
実行しておらず、従って高々Ｌ１キャッシュの無効化だ
けが必要となるに過ぎないからである。

【００８６】もし、比較回路２８から（ＣＰｘからのス
トア・コマンドがストア・スタック２７内に存在しない
ことを表わす）不一致信号が線１２に供給されるか、又
はアクセス回路２から線６に与えられる（ＲＯ所有権を
表わす）ＲＯ表示が現にアクセスされたＸＩデイレクト
リ・エントリ内に存在すれば、ボックス７、１６及び２
０のアクセス動作が用いられる。これらの全てのケース
では、現データ・ユニットのＲＯ所有権はストアが行わ
れることを禁止するから、未処理のストア・コマンドは
存在しないことになる。

【００８７】アクセスされたＸＩデイレクトリ・エント
リ内にある変更ビットは、キャスト・アウト制御の場合
に必要となるに過ぎず、従ってＣＯＲｎ要求についてだ
け検出される。ＣＰｚ要求及びＩＯｙ要求については、
キャスト・アウトは行われないが、その代わり、アクセ
スされたＸＩデイレクトリ・エントリに関連するデータ
・ユニットは、当該エントリ内の変更ビットの状態と無
関係に（従って、これを検出せずに）、ＣＰｚ要求及び
ＩＯｙ要求の要求元に送信される。かくて、変更アクセ
ス回路７は、ＣＯＲｎ要求についてのみ、現にアクセス
されたＸＩデイレクトリ・エントリ内にある変更ビット
を検出する。即ち、変更アクセス回路７は、ＣＰｚ要求
又はＩＯｙ要求については用いられない。

【００８８】しかし、ＣＯＲｎ要求の場合であっても、
もし変更ビットがオフ状態にあることを変更アクセス回
路７が検出すれば、（当該データ・ユニットはＬ３メイ
ン・メモリ内にあるものと同じであるから）キャスト・
アウトは不要であり、かくてデイレクトリ・エントリ更
新手段２０は、当該ＸＩデイレクトリ・エントリの内容
に、それぞれのＣＯＲｎ要求を生ぜしめたＣＰｚ要求か
らの情報を重ね書きして、当該ＸＩデイレクトリ・エン
トリを直ちに更新することができる。

【００８９】かくて、ＣＯＲｎ要求について、現在のＸ
Ｉデイレクトリ・エントリ内にある変更ビットがオン状
態にあることを変更アクセス回路７が検出すれば、キャ
ッシュ・データ・アクセス回路１６が必要となり、キャ
ッシュ・データ・アレイからこの要求に関連する更新済
みのデータ・ユニットをアクセスした後に、（キャスト
・アウト用の）当該データ・ユニットをスイッチ１７を
介して次の記憶階層レベルであるＬ３メイン・メモリに
送信する必要がある。ＣＰｚ要求又はＩＯｙ要求につい
ては、キャッシュ・データ・アクセス回路１６は、キャ
ッシュ・データ・アレイから、かかる要求に関連するデ
ータ・ユニットを直ちに取得し、ＣＰｚ要求の場合は当
該データ・ユニットをスイッチ１８を介してＣＰｚに送
信するか、又はＩＯｙ要求の場合は当該データ・ユニッ
トをスイッチ１９を介して要求元チャネルＩＯｙに送信
することができる。

【００９０】一のＣＯＲｎ要求に関連するデータ・ユニ
ットが変更済みでないことが検出される場合、デイレク
トリ・エントリ更新手段２０が、当該ＣＯＲｎ要求のた
めに直ちに用いられる。しかし、デイレクトリ・エント
リ更新手段２０が一のＣＰｚ要求のために用いられてい
るのであれば、デイレクトリ・エントリ更新手段２０に
よるＸＩデイレクトリ・エントリの内容の更新は、キャ
スト・アウトが完了するまで延期される（なぜなら、当
該キャスト・アウトが完了する前にシステム障害が生ず
る場合には、システム回復のために、当該ＸＩデイレク
トリ・エントリの最初の内容が必要となることがあるか
らである）。

【００９１】キャッシュ・データ・アクセス回路１６の
タイミング遅延は、ストア完了モード・ラッチ１３から
の出力Ｆによって制御される。この出力Ｆが得られるの
は、ストア完了モード・ラッチ１３がポインタ比較回路
１５からの一致信号（Ｅ）によってリセットされる場合
（即ち、インポインタ・レジスタの値とアウトポインタ
・レジスタの値が等しくなる場合）である。ポインタ比
較回路１５がその一致信号（Ｅ）を出力する時点で、要
求済みのデータ・ユニットについてストア・スタック２
７内に置かれている全てのＣＰｘストア・コマンドは、
Ｌ２キャッシュにフラッシュ・アウトされている筈であ
る。なぜなら、この時点で、アウトポインタ・レジスタ
の値は、ストア・スタック２７の出力動作用に捕捉され
たインポインタ・レジスタの開始値に再循環していて、
次にキャッシュ・データ・アクセス回路１６を開始させ
ることができるからである。

【００９２】流れ図：図６Ａ〜図６Ｄ、図７Ａ〜図７Ｅ 要求元ＣＰＵは、その取出しコマンドの各々において、
その取出し要求が排他的取出し、読取専用取出し又は条
件付き読取専用取出しのどれであるかを示す。Ｌ１デイ
レクトリ及びＸＩデイレクトリは、要求元ＣＰＵがどの
型の取出しコマンドを供給しているかに依存する方法
で、各要求を処理する。排他的取出しとは、要求元ＣＰ
ＵのＬ１キャッシュ内に、要求されたデータ・ユニット
をそのＥＸ所有権とともに取得するものである。読取専
用取出しとは、要求元ＣＰＵのＬ１キャッシュ内に、要
求されたデータ・ユニットをそのＲＯ所有権とともに取
得するものである。条件付き読取専用取出しとは、要求
元ＣＰＵのＬ１キャッシュ内に、要求されたデータ・ユ
ニットを、その要求の時点で存在する条件に依存して、
ＥＸ所有権又はＲＯ所有権とともに取得するものであ
る。

【００９３】図６Ａ〜図６Ｄ（以下「図６」と総称）の
実施例と図７Ａ〜図７Ｅ（以下「図７」と総称）の実施
例との間には、幾つかの原理的な相違が存在する。その
１つは、ＣＰＩＤフィールドの表示が異なることであ
る。図６の実施例では、ＣＰＩＤフィールド内の複数ビ
ットは単一の値を表わす。この値は、関連するデータ・
ユニットを排他的に所有している特定のＣＰＵを表わす
か、又は関連するデータ・ユニットの包括的なＲＯ所有
権を表わすようになっている。他方、図７の実施例で
は、ＣＰＩＤフィールド内の複数ビットの各々は、関連
するデータ・ユニットの特定のＣＰＵによるＥＸ所有権
及びＲＯ所有権をそれぞれ個別に表わすようになってい
る。このような相違が存在するため、図７の実施例は、
包括的なＸＩ信号を用いない。なぜなら、システム内の
各ＣＰＵが有する特定の所有権は、任意のデータ・ユニ
ットの全てのＲＯ所有権並びにそのＥＸ所有権について
知られているからである。図６の実施例は、そのＣＰＩ
Ｄフィールドが唯１つのＣＰＵしか識別できないという
制約を課されているために、包括的なＸＩ信号を用いる
必要がある。唯１つのＣＰＵを識別することは、ＣＰＵ
のＥＸ所有権を識別するには十分であるが、２つ以上の
ＣＰＵが同時に所有可能な任意のデータ・ユニットのＲ
Ｏ所有権を識別するには不十分である。

【００９４】「ＸＩ信号」の通知は、その受信ＣＰＵの
動作を中断させるが、ＸＩ信号内のアドレスに該当する
データ・ユニットのコピーを、それぞれのＬ１キャッシ
ュ内に有する各ＣＰＵにとって、「ＸＩ信号」の通知は
システム内のデータ・コヒーレンスを維持するために不
可欠である。図７の実施例では、「特定のＸＩ信号」に
よって、最も効率的なＸＩ信号の通知が行われる。他
方、図６の実施例で用いられる「包括的なＸＩ信号」の
不利点は、ＸＩ信号内のアドレスに該当するデータ・ユ
ニットを持たず、従ってＸＩ信号の通知によって影響さ
れるべきでないＣＰＵの動作を中断させることである。
多くの場合、一のシステムでは、ＸＩ信号内のアドレス
に該当するデータ・ユニットを有するＣＰＵよりも、か
かるデータ・ユニットを有さないＣＰＵの方が多い。

【００９５】図６及び図７のプロセスは、Ｌ１ミスを生
ずる異なる型のＣＰＵ取出し要求について、図１又は図
１０のシステムに適用される。図７のプロセスは、類似
する型の取出し要求を処理するために図６のプロセスで
利用される特徴に加えて、追加の特徴を含んでいる。本
明細書で記述した技術的背景に徴して、これらのプロセ
スの内容は概して自明である。図６及び図７の各々は、
ステップ３０１又は４０１に入ることによって、その取
出し要求をそれぞれ開始させる。ステップ３０１又は４
０１は、この現取出し要求が、当該要求のアドレスを用
いてアクセスされたＸＩデイレクトリ・エントリ（以下
「アクセスされたＸＩデイレクトリ・エントリ」と呼
ぶ）において、ＸＩヒット又はＸＩミスのどちらを生じ
させたかを決定する処理ステップを表わす。ＸＩヒット
が生ずるのは、要求元ＣＰＵが要求したアドレスと前記
アクセスされたＸＩデイレクトリ・エントリ内のアドレ
スとが一致し、しかも要求元ＣＰＵが要求した所有権と
前記アクセスされたＸＩデイレクトリ・エントリ内で表
わされている所有権とが一致する場合である。ＸＩヒッ
トが生ずると、ステップ３０１又は４０１から左側の経
路が取られ、ＸＩミスが生ずると、ステップ３０１又は
４０１から右側の経路が取られることになる。これらの
流れ図を比較すると、ＸＩヒットの経路は互いに実質的
に異なるが、ＸＩミスの経路は類似している。

【００９６】図６のプロセスが利用するもう１つの原理
は、Ｌ１デイレクトリ内で有効な全てのデータ・ユニッ
トが、ＸＩデイレクトリ（Ｌ２デイレクトリ）内でも有
効であることを必要としない、というものである。図７
のプロセスが利用する原理はこれとは異なっていて、Ｌ
１デイレクトリ内で有効な全てのデータ・ユニットが、
ＸＩデイレクトリ（Ｌ２デイレクトリ）内でも有効であ
ることを必要とする。図６の実施例では、最も長い間使
用されなかった（ＬＲＵ）Ｌ１データ・ユニットを、複
数のＣＰＵが連続して取出す（しかしストアしない）こ
とができるという利点を有するが、当該データ・ユニッ
トに対する後続の排他的取出し要求が生ぜられる場合
は、当該データ・ユニットに任意のストアが行われる前
に、包括的なＸＩ信号を全てのＣＰＵに通知せねばなら
ないという不利点を有する。図７の実施例は、最も長い
間使用されなかった（ＬＲＵ）Ｌ１データ・ユニット
を、複数のＣＰＵが連続して取出すことができないとい
う不利点を有するが、当該データ・ユニットに対する後
続の排他的取出し要求が生ぜられる場合であっても、Ｘ
Ｉ信号の通知を全く必要としないという利点を有する。
なぜなら、ＸＩデイレクトリ内で表わされていないデー
タ・ユニットは、どのＬ１キャッシュ内にも存在しない
からである。

【００９７】排他的取出し 図６Ａ及び図７Ａの各々は、ＸＩデイレクトリをＬ２デ
イレクトリとしても利用する図１又は図１０のシステム
において、ＸＩデイレクトリに対する排他的取出し要求
を実行する動作ステップをそれぞれ表わしている。排他
的取出しとは、要求元ＣＰＵに対し、一のデータ・ユニ
ットをそのＥＸ所有権とともに与えるための取出し要求
である。この排他的取出しが行われるのは、例えばシン
ク・オペランド用の一のデータ・ユニットをアクセスす
る取出し要求のように、取出されたデータ・ユニットに
対しストアが行われることを、要求元ＣＰＵが知ってい
る場合である。

【００９８】ステップ３０１がＸＩヒットを検出する
と、ステップ３０２で、ヒット経路に入る。他方、ステ
ップ３０１がＸＩミスを検出すれば、ステップ３３１及
び３３２で、ミス経路に入る。ステップ３３１は、この
ＸＩミスに応じてＸＩデイレクトリの置換手段を活動化
して、現要求によってアドレスされているセット・アソ
シアティブ列内の現ＬＲＵエントリを割当てる。他方、
ステップ３３２は、Ｌ３メイン・メモリをアクセスし
て、要求されたデータ・ユニットを取出す。

【００９９】図６Ａのヒット経路において、ステップ３
０２は、アクセスされたＸＩデイレクトリ・エントリ内
にあるＣＰＩＤフィールドを検査して、当該フィールド
の値がＲＯ状態を表わしているか否かを決定する。例え
ば、このＣＰＩＤフィールドは３ビットを有していて、
８つの異なる値０〜７を表わすことができる。７台のＣ
ＰＵから成るシステムを想定する場合、値０はＲＯ所有
権を表わすのに用いることができ、値１〜７はＣＰＵ１
〜７によるＥＸ所有権をそれぞれ表わすのに用いること
ができる。もし、検査されたＣＰＩＤフィールドの値が
０であれば、ステップ３０２の肯定出口が取られてステ
ップ３１１へ進む。ステップ３１１では、包括的なＸＩ
信号をＳＣＥ内で生成し、これを図５に示すＸＩバス２
１２の全てを介してシステム内の各ＣＰＵに設けられた
ＸＩキューに送信して、このＸＩ信号内のアドレスに対
応するデータ・ユニットが任意のＬ１キャッシュ内にあ
れば、当該データ・ユニットを無効化する。

【０１００】ステップ３１２は、アクセスされたＸＩデ
イレクトリ・エントリ内にあるＣＰＩＤフィールドを、
要求元ＣＰＵのＣＰＩＤ値にセットして、要求元ＣＰＵ
による関連するデータ・ユニットのＥＸ所有権を表わ
す。

【０１０１】ステップ３２１は、ＸＩデイレクトリ内の
アクセスされた列にある次の割当て可能なエントリを選
択するために、ＸＩデイレクトリのＬＲＵフィールドを
更新する。ステップ３２２は、Ｌ３メイン・メモリから
取出されたデータ・ユニットを、要求元ＣＰＵのＬ１キ
ャッシュ及びＬ２キャッシュに戻す。かくて、この排他
的取出し動作が完了する。

【０１０２】しかし、アクセスされたＸＩデイレクトリ
・エントリ内にあるＣＰＩＤフィールドの値が１〜７の
どれかであれば、要求されたデータ・ユニットのＥＸ所
有権を、他のＣＰＵが有することがある。この場合、ス
テップ３０２の否定出口が取られてステップ３０３に進
み、このＣＰＩＤフィールドの値が要求元ＣＰＵのＣＰ
ＩＤ値であるか否かを検査する。この実施例では、Ｌ１
データ・ユニットのサイズは、Ｌ３又はＬ２データ・ユ
ニットのサイズの約数である。しかし、アクセスされた
ＸＩデイレクトリ・エントリ内にあるＣＰＩＤフィール
ドは、当該エントリに関連するデータ・ユニットをその
Ｌ１キャッシュ内に保持するＣＰＵが、当該データ・ユ
ニットの全ての約数部分の所有者であることを表わす。
かくて、ステップ３０３で、要求元ＣＰＵのＣＰＩＤ値
が前記アクセスされたＸＩデイレクトリ・エントリ内に
あることが検出される場合には、要求元ＣＰＵが当該デ
ータ・ユニットを既に排他的に所有していること、しか
し要求元ＣＰＵのＬ１キャッシュがＬ３又はＬ２データ
・ユニットの要求された約数部分を有していないことが
判る。従って、この場合には当該データ・ユニットの所
有権を変更することは必要ないから、ステップ３２１に
入り、そこでＸＩデイレクトリ内のアクセスされた列の
ＬＲＵフィールドを更新する。次のステップ３２２は、
当該データ・ユニットの所要の約数部分を、Ｌ２キャッ
シュから要求元ＣＰＵのＬ１キャッシュに戻す。

【０１０３】しかし、ステップ３０３で、前記アクセス
されたＸＩデイレクトリ・エントリが、要求元ＣＰＵの
ＣＰＩＤ値と等しくない値１〜７を有することが判れ
ば、要求されたデータ・ユニットのＥＸ所有権を、他の
ＣＰＵが有することになる。ここで、ステップ３０３
は、当該データ・ユニットを現に所有する他のＣＰＵと
要求元ＣＰＵとの間にＸＩ衝突があることを決定する。
この場合、ステップ３０３の否定出口が取られてステッ
プ３０４へ進む。ステップ３０４では、ＳＣＥは特定の
ＸＩ信号を発行し、これをＸＩバス２１２のうち唯１つ
のバスを介して、前記アクセスされたＸＩデイレクトリ
・エントリ内にあるＣＰＩＤフィールドの値によって識
別されたＣＰＵに送信する。この特定のＸＩ信号は、当
該識別されたＣＰＵのＬ１キャッシュ内にあるデータ・
ユニットのうち前記ＸＩ信号内のアドレスに該当するデ
ータ・ユニットを無効化するために、当該識別されたＣ
ＰＵのＸＩキューに挿入される。

【０１０４】この特定のＸＩ信号を衝突ＣＰＵ（前記Ｃ
ＰＩＤフィールドの値に対応するＣＰＵ）が処理してい
る間、ステップ３０９は、無効化が行われて前記衝突は
もはや存在しなくなったという前記衝突ＣＰＵからのＸ
Ｉ応答信号を、ＳＣＥが待機していることを表わしてい
る。

【０１０５】次のステップ３１２は、前記アクセスされ
たＸＩデイレクトリ・エントリを更新するため、このエ
ントリ内にあるＣＰＩＤフィールドを、要求元ＣＰＵの
ＣＰＩＤ値にセットする。ステップ３２１は、当該ＸＩ
デイレクトリ・エントリに対する現アクセスを反映する
ように、ＸＩデイレクトリのＬＲＵフィールドを更新す
る。次いで、ステップ３２２は、Ｌ２キャッシュ内にあ
るＬ２データ・ユニットのうち要求された約数部分をア
クセスして、これを要求元ＣＰＵのＬ１キャッシュに送
信する。このようにして、排他的取出し動作が完了す
る。

【０１０６】図６Ａのミス経路は、ステップ３３１及び
３３２を同時に実行することを必要とする。ステップ３
３１で、現要求のためにＸＩデイレクトリのＬＲＵエン
トリを選択した後、ステップ３３３に入る。ステップ３
３３では、置換用に割当てられた当該ＬＲＵエントリ内
にある有効（Ｖ）ビットの状態を検査して、その更なる
検査が必要であるか否かを決定する。もし、この有効ビ
ットが無効状態にセットされていれば、ステップ３３３
の否定出口を介してステップ３５１へ進む。なぜなら、
この割当て済みのＬＲＵエントリが無効であれば、ＸＩ
デイレクトリに対する現要求を表わすように、この内容
を直ちに置換することができるからである。

【０１０７】ステップ３５１に入るのは、このＬＲＵエ
ントリの内容を置換することができるまで待機するため
であるが、当該ＬＲＵエントリの内容が無効であること
を表わすステップ３３３からステップ３５１に入る場合
は、当該ＬＲＵエントリの内容を直ちに置換することが
できる。

【０１０８】しかし、ステップ３３３が、このＬＲＵエ
ントリの内容が有効であることを検出すれば、その内容
は、（当該ＬＲＵエントリ内にあるＣＰＩＤフィールド
の値によって表わされるように）他のＣＰＵのＬ１キャ
ッシュ内にＥＸ所有権又はＲＯ所有権付きのコピーを有
し得る処の、当該ＬＲＵエントリに関連するデータ・ユ
ニット（以下「ＬＲＵデータ・ユニット」という）を表
わす。ここで留意すべきは、このＬＲＵデータ・ユニッ
トは、要求されたデータ・ユニットとは異なるデータ・
ユニットであって、これらを混同してはならない、とい
うことである。

【０１０９】次に、ステップ３３３の肯定出口からステ
ップ３４０に進み、そこで前記ＬＲＵエントリ内にある
ＣＰＩＤフィールドを検査して、適切なＸＩ信号（特定
のＸＩ信号又は包括的なＸＩ信号）を送信する。特定の
ＸＩ信号は、当該ＬＲＵエントリ内にある非０値のＣＰ
ＩＤフィールドによって識別された、ＥＸ所有権を有す
るＣＰＵに送信される。当該ＬＲＵエントリ内にあるＣ
ＰＩＤフィールドの値が０であることを検出すると、包
括的なＸＩ信号が、全てのＣＰＵに送信される（こうす
ることにより、このＬＲＵデータ・ユニットのＲＯ（共
有）コピーを、任意の数のＣＰＵが有することができ
る）。このＬＲＵデータ・ユニットをＲＯ所有権へデモ
ートすると、当該ＬＲＵデータ・ユニットが、ステップ
３５２において、Ｌ２キャッシュ内で後に置換されると
しても、当該ＬＲＵデータ・ユニットをＬ１キャッシュ
内に留まらせることが可能となる。このような動作は、
Ｌ１デイレクトリ内で有効な全てのデータ・ユニット
が、ＸＩデイレクトリ（Ｌ２デイレクトリ）内でも有効
であることを必要としない、という図６のプロセスが利
用する原理を反映したものである。他方、図７のプロセ
スが利用する原理は、Ｌ１デイレクトリ内で有効な全て
のデータ・ユニットが、ＸＩデイレクトリ（Ｌ２デイレ
クトリ）内でも有効であることを必要とする。図６の実
施例は、最も長い間使用されなかった（ＬＲＵ）Ｌ１デ
ータ・ユニットを、複数のＣＰＵが連続して取出す（し
かしストアしない）ことができるという利点を有する
が、当該データ・ユニットに対する後続の排他的取出し
要求が生ぜられる場合には、当該データ・ユニットに任
意のストアが行われる前に、包括的なＸＩ信号を全ての
ＣＰＵに通知せねばならないという不利点を有する。他
方、図７の実施例は、最も長い間使用されなかった（Ｌ
ＲＵ）Ｌ１データ・ユニットを、複数のＣＰＵが連続し
て取出すことができないという不利点を有するが、当該
データ・ユニットに対する後続の排他的取出し要求が生
ぜられる場合であっても、ＸＩ信号の通知を全く必要と
しないという利点を有する。というのは、当該データ・
ユニットはＬ２キャッシュ内には存在せず、従ってどの
Ｌ１キャッシュ内にも存在しないからである。

【０１１０】次のステップ３４２は、ＸＩデイレクトリ
のＬＲＵエントリ内にある変更ビットの状態を検査し
て、当該エントリに関連するＬＲＵデータ・ユニットが
変更されているか否かを決定する。もし、このＬＲＵデ
ータ・ユニットが変更されていなければ、当該ＬＲＵデ
ータ・ユニットと全く同じコピーがＬ３メイン・メモリ
内に現に存在し、従ってそのキャスト・アウトは必要で
はないから、ステップ３４２の否定出口が取られてステ
ップ３５１に進む。ステップ３５１では、前記ＬＲＵエ
ントリを直ちに置換することができるから、これに続い
て、直ちにステップ３５２に入りこれを実行する。

【０１１１】しかし、ステップ３４２が、前記ＬＲＵエ
ントリ内にある変更ビットがオン状態にあることを検出
すると、その肯定出口が取られてステップ３４３に進
み、そこで当該ＬＲＵエントリに関連するＬＲＵデータ
・ユニットをＬ２キャッシュからＬ３メイン・メモリへ
キャスト・アウトする。なぜなら、このＬＲＵデータ・
ユニットは、唯一の更新済みバージョンであって、現に
要求されたデータ・ユニットの情報で重ね書きすること
によって当該ＬＲＵデータ・ユニットの内容が破棄され
る前に、これをＬ３メイン・メモリにキャスト・アウト
しなければならないからである。

【０１１２】次のステップ３５１は、キャスト・アウト
動作が失敗したときの潜在的な回復動作を可能にするＬ
ＲＵ情報が不要になるまで、ＸＩデイレクトリのＬＲＵ
エントリ内に、新しい要求に関する情報を書込むことを
延期させる。最後に、ステップ３５２を実行して、取出
されたデータ・ユニットをＬ２キャッシュへストアし、
当該データ・ユニット用のＸＩデイレクトリ・エントリ
であるＬＲＵエントリに新しい要求元ＣＰＵのＣＰＩＤ
値を（以前の内容に重ね書きして）書込むとともに、Ｘ
Ｉデイレクトリ及びＬ１デイレクトリにある新しい要求
のエントリを有効にするために有効ビットをオン状態に
セットする。

【０１１３】ステップ３０１が通知するＸＩミスは、要
求されたデータ・ユニットが前記アクセスされたＸＩデ
イレクトリ・エントリ内で表わされていないこと、従っ
て任意のＣＰＵによる要求されたデータ・ユニットの所
有権が表わされていないこと（即ち、この実施例では、
要求されたデータ・ユニットがＬ２キャッシュ内に存在
しないこと）を指示する。ステップ３３２を始端とする
並列経路は、ステップ３３１を始端とする経路の実行と
並行して、要求されたデータ・ユニットをＬ３メイン・
メモリから取出すとともに、その他の動作を実行する。
即ち、ステップ３３２は、Ｌ３メイン・メモリに取出し
要求を送信するが、ステップ３３８は、他の全てのＣＰ
Ｕに包括的なＸＩ信号を送信して、それらのＬ１キャッ
シュ内にある（当該ＸＩ信号内のアドレスに対応する）
要求されたデータ・ユニットのコピーを無効化させる。
これに続き、ステップ３５１及び３５２が実行されて、
取出したデータ・ユニットをＬ２キャッシュの関連する
エントリに挿入させるとともに、ＸＩデイレクトリ内に
ある当該要求のエントリを完成させる。

【０１１４】ステップ３３７は、要求されたデータを用
いて要求元ＣＰＵができるだけ早くその処理を開始する
ことができるように、Ｌ３メイン・メモリで取出しが行
われると直ちに動作して、要求されたデータ・ユニット
の約数部分を、Ｌ３メイン・メモリからバイパス経路を
介して要求元ＣＰＵのＬ１キャッシュに送信する。

【０１１５】図７Ａに示されている実施例の排他的取出
しステップは、図６Ａに示されている実施例のそれと似
ているが、同じではない。それらの基本的な相違は、Ｌ
１デイレクトリ内で有効な全てのデータ・ユニットがＸ
Ｉデイレクトリ（Ｌ２デイレクトリ）内でも有効である
という、図７のプロセスが利用する前述の原理に基づく
ものである。この原理を実現するには、Ｌ２キャッシュ
内にある一のデータ・ユニットを無効化する際に、当該
データ・ユニットを、全てのＬ１デイレクトリ内でも無
効化することが必要となる。図６Ａで行われているよう
に、Ｌ１キャッシュ内にある一のデータ・ユニットをＲ
Ｏ所有権にデモート（変更）するとともに、Ｌ２キャッ
シュ内にある当該データ・ユニットを無効化すること
は、図７Ａの原理に違反するのである。

【０１１６】図７Ａで用いる参照番号が全て数字４で始
まるのに対し、図６Ａで用いる参照番号は全て数字３で
始まる。図６Ａと図７Ａの双方に示されている参照番号
の右側の２つの数字が互いに同じであれば、そのステッ
プは、図６Ａと図７Ａで同じ動作をする。しかし、これ
らの図面に示されている参照番号の右側の２つの数字が
互いに同じであっても、それに続いて添字が付されてい
れば、異なる原理が適用される。

【０１１７】従って、図７Ａのステップ４４０Ａ及び図
６Ａのステップ３４０の後には、無効化の結果としてＬ
２キャッシュからＬＲＵデータ・ユニットがそれぞれ除
去されるとしても、図７Ａのステップ４４０Ａが、Ｌ１
デイレクトリ内にあるＬＲＵデータ・ユニットの全ての
コピーを無効化するのに対し、図６Ａのステップ３４０
は、当該データ・ユニットをＲＯ所有権にデモートする
のである。

【０１１８】図７Ａは、図６Ａのミス経路にあるステッ
プ３３８と同等のステップを有さない。図７ＡのＸＩミ
スは、要求されたデータ・ユニットがＬ２キャッシュ内
で使用不能であることを保証し、そして図７Ａのプロセ
スが利用する原理の下では、全てのＬ１キャッシュが当
該データ・ユニットの如何なる約数部分をも有さないこ
とを保証する。

【０１１９】図７Ａのヒット経路は、図６には存在しな
い新しい特徴が設けられている点を除くと、図６Ａのヒ
ット経路に似ている。かかる新しい特徴は、ヒットした
ＸＩデイレクトリ・エントリ内にあるＥＸエージ・ビッ
トを使用したり（ステップ５０１）、要求元ＣＰＵの待
ち状態ビットを使用すること（ステップ５０２）を含ん
でいる。

【０１２０】図７Ａのヒット経路はステップ４０２Ａで
開始し、そこでアクセスされたＸＩデイレクトリ・エン
トリ内にあるＥＸ／ＲＯビットの状態を検査する。

【０１２１】ステップ４０２Ａが、アクセスされたＸＩ
デイレクトリ・エントリ内にあるＥＸ／ＲＯビットがオ
ン（ＥＸ）状態にあることを検出すれば、その肯定出口
が取られてステップ４０３Ａへ進む。ステップ４０３Ａ
は、アクセスされたＸＩデイレクトリ・エントリ内にあ
る、要求元ＣＰＵに割当てられたＣＰＩＤビットをアク
セスしこれを検査する。もし、この要求元ＣＰＵに対応
するＣＰＩＤビットがオフ状態にあれば、要求元ＣＰＵ
のＬ１キャッシュは、要求されたデータ・ユニットのど
の約数部分も有していない。かくて、ステップ４０３Ａ
の否定出口が取られてステップ５０１へ進み、アクセス
されたＸＩデイレクトリ・エントリ内にあるＥＸエージ
・ビットの状態を検査する。もし、このＥＸエージ・ビ
ットがオン状態にあれば、これは、どのＣＰＵのＬ１キ
ャッシュにも、前記アクセスされたＸＩデイレクトリ・
エントリに関連するデータ・ユニットが現に存在しない
こと、そしてＸＩ信号を通知するというオーバーヘッド
なしに、要求元ＣＰＵが当該データ・ユニットを取得し
得ることを表わす。次にステップ４２１Ａに入り、前記
アクセスされたＸＩデイレクトリ・エントリ内にあるＥ
Ｘエージ・ビットをオフ状態にし、このアクセスを反映
するようにＸＩデイレクトリのＬＲＵフィールドを更新
し、要求元ＣＰＵに対応するＣＰＩＤビットをオン状態
にし、他の各ＣＰＵに対応するＣＰＩＤビットをオフ状
態にするとともに、ＥＸ／ＲＯビットをオン（ＥＸ）状
態にセットする。次いで、ステップ４２２は、当該デー
タ・ユニットの要求された約数部分を、要求元ＣＰＵの
Ｌ１キャッシュに送信する。

【０１２２】図７Ｅは、一のＸＩデイレクトリ・エント
リ内にあるＥＸエージ・ビットをセットするプロセスを
示す。最初のステップ４６０は、Ｌ１デイレクトリの置
換手段による信号通知動作を表わしており、ＸＩデイレ
クトリに関連するＥＸエージング制御に対し、このＬ１
キャッシュからエージング・アウトされている（恐らく
は、このＬ１キャッシュ内で置き換えられる）一のデー
タ・ユニットのアドレスを通知する。次のステップ４６
１は、アドレスされたデータ・ユニットについて存在す
るＥＸ／ＲＯビットの状態を、ＥＸエージング制御が検
出することを表わす。もし、ＥＸエージング制御が、ア
クセスされたＸＩデイレクトリ・エントリ内にあるＥＸ
／ＲＯビットがオフ（ＲＯ）状態にあることを検出すれ
ば、ステップ４６１の否定出口が取られてステップ４６
３へ進む。ステップ４６３では、ＥＸエージング制御
は、エージング・アウトを通知したＣＰＵのＣＰＩＤビ
ットをオフ状態にするから、このＣＰＩＤビットは、当
該ＣＰＵのＬ１キャッシュがアドレスされたデータ・ユ
ニットをもはや有さないことを表わす。

【０１２３】もし、ＥＸエージング制御が、アクセスさ
れたＸＩデイレクトリ・エントリ内にあるＥＸ／ＲＯビ
ットがオン（ＥＸ）状態にあることを検出すれば、ステ
ップ４６１の肯定出口が取られてステップ４６２へ進
む。ステップ４６２では、ＥＸエージング制御は、当該
ＸＩデイレクトリ・エントリ内にあるＥＸエージ・ビッ
トをオン状態にし、そのＣＰＩＤビットはオン状態のま
まに留まる。かくて、このＥＸエージ・ビットがオン状
態になる場合、前記エージング・アウトを行ったＣＰＵ
に対応するＣＰＩＤビットはオン状態のままに留まり、
他のＣＰＵのＬ１キャッシュがＬ２データ・ユニット又
はその約数部分の１つを取出すまでオフ状態にならな
い。

【０１２４】ステップ４６０は、任意の約数部分がＬ１
キャッシュからエージング・アウトされた後は、そのデ
ータ・ユニットが排他的又は読取専用的に所有されてい
たかに拘わらず、全ての約数部分がこのＬ１キャッシュ
内でもはや使用できなくなる場合を表わす。もし、排他
的に所有された一のデータ・ユニットが任意のＬ１キャ
ッシュからエージング・アウトされ且つそのＬ２データ
・ユニットの一の約数部分がこのＬ１キャッシュに残さ
れているのであれば、このＬ１又はＬ２データ・ユニッ
トのどちらも、他の任意のＣＰＵによるアクセスのため
に使用することができない。もし、エージング・アウト
された約数部分のデータ・ユニットが読取専用的に所有
され且つそれがＬ１キャッシュに残されたＬ２データ・
ユニットの一の約数部分を有するならば、ステップ４６
３において、そのＣＰＩＤビットはオフ状態にされな
い。例えば、排他的な一の約数部分をエージング・アウ
トする際、同じＬ１キャッシュ内に他の任意の約数部分
が残っていれば、このＬ２データ・ユニット及びＬ１キ
ャッシュ内にある任意の約数部分を、ＲＯ所有権に変更
するか、又はそれらを無効化することができる。なぜな
ら、エージング・アウト・プロセスが、他の任意の約数
部分をアクセスする可能性は殆ど存在しないからであ
る。

【０１２５】前述のプロセスを制御する一の方法は、同
じＬ２データ・ユニットの他の任意の約数部分について
Ｌ１キャッシュを検査するため、このＬ２データ・ユニ
ットのアドレスを用いて他の任意の約数部分を探索する
ことである。更にもう１つの方法は、ＸＩデイレクトリ
の制御部から１又は複数の無効化信号を送信させて、こ
のＬ１キャッシュ内に存在し得る全ての約数部分をアド
レスすることである。

【０１２６】ステップ４０２Ａが、アクセスされたＸＩ
デイレクトリ・エントリ内にあるＥＸ／ＲＯビットがオ
フ（ＲＯ）状態にあることを検出する場合、当該ＸＩデ
イレクトリ・エントリに関連するデータ・ユニットの任
意の約数部分のコピーを、他のＣＰＵが有することがあ
り得るので、ステップ４０２Ａの否定出口が取られてス
テップ４１４Ａへ進む。ステップ４１４Ａは、（他のＣ
ＰＵに対応する）ＣＰＩＤビットを検査して、他のＣＰ
Ｕのうち当該データ・ユニットのコピーを有するＣＰＵ
を決定するとともに、オン状態にあることを検出したＣ
ＰＩＤビットに対応するＣＰＵにだけ、特定のＸＩ信号
を送信する。次いで、ステップ４２１Ａ及び４２２に入
り、そこで前述の動作を実行する。ステップ４２１Ａ
は、前のステップ４１４Ａで他のＣＰＵに送信した特定
のＸＩ信号から生ずるＸＩ応答信号を待たずに、実行す
ることができる。

【０１２７】もし、ステップ４０３Ａで、要求元ＣＰＵ
のＣＰＩＤビットがオンであることを検出すれば、この
要求元ＣＰＵは要求されたデータ・ユニットの一の約数
部分を有するが、当該約数部分は、現に要求されている
約数部分ではない。というのは、もしこの要求された約
数部分が要求元ＣＰＵのＬ１キャッシュ内にあれば、Ｘ
Ｉデイレクトリに対し現要求がなされていなかったから
である。この場合、ＸＩ信号を通知することに係るオー
バーヘッドは必要ではなく、ステップ４０３Ａの肯定出
口が取られてステップ４２１Ａ及び４２２へ進み、そこ
で前述の動作が実行される。

【０１２８】しかし、ステップ５０１で、アクセスされ
たＸＩデイレクトリ・エントリ内にあるＥＸエージ・ビ
ットがオフ状態にあることを検出すれば、他のＣＰＵの
Ｌ１キャッシュ内に要求されたデータ・ユニットが存在
し得るから、ステップ５０１の否定出口が取られてステ
ップ４０６Ａへ進む。ステップ４０６Ａは、ステップ４
１４ＡのようにＣＰＩＤビットを検査する。しかし、前
のステップ４０２Ａ及び４０３Ａが、他のＣＰＵがＥＸ
所有権を有することを表わすから、他のＣＰＵに対応す
る唯１つのＣＰＩＤビットだけがオン状態にあることを
検出する。ステップ４０６Ａは、（オン状態にあるＣＰ
ＩＤビットに対応する）他のＣＰＵに特定のＸＩ信号を
送信して、要求されたデータ・ユニットのコピーを無効
化する。次いで、ステップ５０２に入る。

【０１２９】ステップ５０２は、要求元ＣＰＵに関連す
る「待ち状態ビット」の状態を検査する。ＣＰＵの各々
は、ＸＩデイレクトリの諸制御部に関連する一の待ち状
態ビットを有し、これが待ち状態又は動作状態のどちら
にあるかを表わすために、それぞれの待ち状態ビットを
セット又はリセットする。待ち状態にある一のＣＰＵ
は、原則的に、ＥＸ所有権又はＲＯ所有権とともにデー
タ・ユニットを有する必要がない。但し、当該ＣＰＵが
後に待ち状態から動作状態に移行するときの、データ・
ユニットの再取出しを省略するために、当該データ・ユ
ニットを有する場合を除く。多くの場合、ＣＰＵは待ち
状態で相当の時間を消費することが判っている。

【０１３０】本発明に関連して認識された知見は、待ち
状態にある他のＣＰＵによって排他的に所有されている
一のデータ・ユニットを、要求元ＣＰＵが取得すること
ができ、しかもそうするに当たり、ステップ４０６Ａの
間に他のＣＰＵに送信された特定のＸＩ信号から生ずる
ＸＩ応答信号を待機する必要がない、ということであ
る。このような動作を行うため、特定のＸＩ信号を受信
したＣＰＵの待ち状態ビットがオン状態にあるとき、ス
テップ５０２の肯定出口が取られてステップ４２１Ａへ
進む。

【０１３１】もし、ステップ５０２が、特定のＸＩ信号
を受信したＣＰＵの待ち状態ビットがオフ状態にあるこ
とを検出すれば、要求元ＣＰＵはステップ４０９に入
り、そこでステップ４０６Ａの間に他のＣＰＵに送信さ
れた特定のＸＩ信号から生ずるＸＩ応答信号を待機しな
ければならない。

【０１３２】本発明は、前述の待ち状態動作にいくらか
似た動作を、異なるＰＲ／ＳＭ（プロセッサ資源／シス
テム管理）区画へのＣＰＵスイッチングに関しても提供
することができる。ＰＲ／ＳＭは、システム／３７０系
のデータ処理システムで利用するためにＩＢＭ社により
提供されている市販のプログラムであり、米国特許第４
８４３５４１号明細書に記述されている。ＰＲ／ＳＭ
は、データ処理システムのメモリ、Ｉ／Ｏ及びＣＰＵ資
源を、複数の論理区画に分割して、各論理区画がそれ自
身のオペレーティング・システムをそれぞれ所有し、し
かも任意の論理区画内で実行中のオペレーティング・シ
ステムが他の論理区画内で実行中のオペレーティング・
システムに干渉しないようにすることができる。複数の
論理区画の間で、一のＣＰＵを時分割式に共有すること
ができる。

【０１３３】本発明に関連して認識された他の知見は、
ＰＲ／ＳＭにより異なる論理区画にスイッチされた他の
ＣＰＵがＥＸ所有権を有している一のデータ・ユニット
を、要求元ＣＰＵが一層短い時間で取得することができ
る、ということである。このことは、待ち状態にある他
のＣＰＵがＥＸ所有権を有しているデータ・ユニット
を、一層短い時間で取得することに類似している。これ
らの両方のケースにおいて、要求元ＣＰＵは、一のデー
タ・ユニットのＥＸ所有権を有している一のＣＰＵへＸ
Ｉ信号を送信した後、当該ＣＰＵからのＸＩ応答信号を
待機せずに、当該データ・ユニットを直ちに取得するこ
とができる。こうするためには、システム内の各ＣＰＵ
ごとに１組のＰＲ／ＳＭ区画標識ビット（図５参照）を
設けて、当該ＣＰＵが割当てられている現論理区画を指
示することが必要である。例えば、７つまでの論理区画
を有するシステムでは、各ＣＰＵごとに３ビットを割当
てるようにすれば、２進コード値１〜７により現論理区
画の番号として７つの中の１つを表わしたり、又は２進
コード値０により論理区画が現に割当てられていないこ
とを表わすことができる。

【０１３４】各ＣＰＵは、それぞれの待ち状態ビットの
セッティングを維持しなければならないのと全く同様
に、それぞれのＰＲ／ＳＭ区画標識ビットのセッティン
グを維持して正しいコードを維持しなければならない。

【０１３５】従って、図７Ａにおいて、ＰＲ／ＳＭシス
テム内の一の要求元ＣＰＵがステップ５０２を実行し
て、ＸＩ信号を受信する（オン状態のＣＰＩＤビットに
対応する）他のＣＰＵの待ち状態ビットがオンであるか
否かを検査する場合、要求元ＣＰＵは、当該他のＣＰＵ
が待ち状態にないことを条件として、更にステップ５０
３を実行する。ステップ５０３は、当該他のＣＰＵが、
要求元ＣＰＵと異なるＰＲ／ＳＭ論理区画内にあるか否
かを検査する。もし、当該他のＣＰＵが異なる論理区画
内にあれば、要求元ＣＰＵは、当該他のＣＰＵがＸＩ応
答信号を送信するのを待機しないで、要求されたデータ
を直ちに取得してこれを使用することができる。

【０１３６】読取専用取出し 図６Ｂ及び図７Ｂの各々は、ＸＩデイレクトリをＬ２デ
イレクトリとしても用いる図１又は図１０のシステムに
おいて、ＸＩデイレクトリに対する読取専用取出し要求
を実行するための動作ステップをそれぞれ表わしてい
る。読取専用取出しは、要求されたデータ・ユニットの
コピーのＲＯ所有権を、要求元ＣＰＵに与える取出し要
求である。読取専用取出しが要求されるのは、（例え
ば、ソース・オペランドをアクセスするか、又はアドレ
ス変換テーブル内のデータ・ユニットをアクセスする取
出し要求のように）要求されたデータ・ユニットにスト
アが行われないことを一のＣＰＵが知っている場合であ
る。

【０１３７】読取専用取出しを示す図６Ｂのミス経路
は、排他的取出しを示す図６Ａのミス経路と基本的に同
じであるが、前者では、ステップ３５２の代わりにステ
ップ３５２Ａを用い、そしてステップ３３８を用いない
ことが異なる。ステップ３５２とステップ３５２Ａとの
間の主な相違点は、ステップ３５２では、ＣＰＩＤフィ
ールドを要求元ＣＰＵのＣＰＩＤ値にセットしてそのＥ
Ｘ所有権を表わすのに対し、ステップ３５２Ａでは、Ｃ
ＰＩＤフィールドをＲＯ所有権の値（０）にセットする
ことにある。図６Ｂでステップ３３８を使用しないの
は、要求されたデータ・ユニットが要求元ＣＰＵのＬ１
キャッシュ内で検出されなかったので、これをＸＩ信号
により無効化する必要がないからである（注：もし、要
求されたデータ・ユニットのＥＸ所有権を、要求元ＣＰ
Ｕが有していたならば、ヒット経路のステップ３０４Ａ
で、要求元ＣＰＵのＬ１キャッシュ内にある当該データ
・ユニットのコピーがＲＯ所有権にデモートされる）。

【０１３８】読取専用取出しを示す図６Ｂのヒット経路
は、排他的取出しを示す図６Ａのヒット経路に似ている
が、前者では、ステップ３０４及び３１２に代えてステ
ップ３０４Ａ及び３１２Ａを用い、ステップ３１１を用
いないことが異なる。ステップ３０４と３０４Ａとの間
の相違点は、ステップ３０４では、所有権を終了（即
ち、無効化）させているのに対し、ステップ３０４Ａで
は、ＲＯ所有権へのデモートを実行することにある。そ
して、ステップ３１２とステップ３１２Ａとの間の相違
点は、ステップ３１２では、ＣＰＩＤフィールドを要求
元ＣＰＵのＣＰＩＤ値にセットするのに対し、ステップ
３１２Ａでは、ＣＰＩＤフィールドをＲＯ所有権を表わ
す値０にセットすることにある。

【０１３９】図６Ｂでステップ３１１を用いないのは、
図６Ｂでは、要求されたデータ・ユニットの任意の読取
専用コピーが、読取専用取出しのために他の各ＣＰＵの
Ｌ１キャッシュ内に残されるのに対し、図６Ａでは、排
他的取出しのために要求されたデータ・ユニットを無効
化することが必要となるからである。

【０１４０】読取専用取出しを示す図７Ｂのミス経路
は、排他的取出しを示す図７Ａのミス経路と基本的に同
じであるが、前者では、ステップ４５２Ａに代えてステ
ップ４５２Ｂを用いることが異なる。ステップ４５２Ａ
と４５２Ｂとの間の主な相違点は、ステップ４５２Ｂで
は、ＥＸ／ＲＯビットをリセットしてＲＯ所有権を表わ
すのに対し、ステップ４５２Ａでは、このＥＸ／ＲＯビ
ットをオン（ＥＸ）状態にセットすることにある。

【０１４１】読取専用取出しを示す図７Ｂのヒット経路
は、排他的取出しを示す図７Ａのヒット経路に似ている
が、前者では、ステップ４０６Ａに代えてステップ４０
６Ｂを用い、ステップ４１４Ａを用いないことが異な
る。ステップ４０６Ａとステップ４０６Ｂとの間の相違
点は、ステップ４０６Ｂでは、ＥＸ所有権を有する他の
ＣＰＵのＬ１キャッシュ内で所有権を終了させる代わり
に、ＲＯ所有権へのデモート（即ち、無効化の代わり
に、ＲＯ所有権へのデモート）を実行することにある。

【０１４２】図７Ｂでステップ４１４Ａを用いないの
は、図７Ｂでは、要求されたデータ・ユニットの任意の
読取専用コピーが、読取専用取出しのために他の各ＣＰ
ＵのＬ１キャッシュ内に残されるのに対し、図７Ａで
は、排他的取出しのために要求されたデータ・ユニット
を無効化することが必要となるからである。

【０１４３】条件付き読取専用取出し 図６Ｃ及び図７Ｃの各々は、図１及び図１０のシステム
において、ＸＩデイレクトリに対する条件付き読取専用
取出し要求を実行するための動作ステップをそれぞれ表
わしている。条件付き読取専用取出しとは、図６Ｃ又は
図７Ｃのプロセスに示されている既存の条件に依存し
て、一のデータ・ユニットのＲＯ所有権又はＥＸ所有権
のどちらかを要求元ＣＰＵに与えるが、ＲＯ所有権を与
える方向にバイアスさせる、というものである。

【０１４４】条件付き読取専用取出しを示す図６Ｃのミ
ス経路は、排他的取出しを示す図６Ａのミス経路と同じ
であり、この排他的取出しの場合は、要求されたデータ
・ユニットがＥＸ所有権とともにＬ１キャッシュ内に与
えられる、条件付き読取専用取出しを示す図６Ｃのヒッ
ト経路は、読取専用取出しを示す図６Ｂのヒット経路と
似ているが、前者では、ステップ３０３からの肯定出口
が、要求元ＣＰＵの現存するＥＸ所有権を変更しない
で、Ｌ２キャッシュ内にあるＥＸ所有権を有するデータ
・ユニットの異なる約数部分を要求元ＣＰＵのＬ１キャ
ッシュに取出すことが異なる。

【０１４５】条件付き読取専用取出しを示す図７Ｃのミ
ス経路は、排他的取出しを示す図７Ａのミス経路と同じ
である。

【０１４６】条件付き読取専用取出しを示す図７Ｃのヒ
ット経路は、ステップ４０３Ｂとステップ５０１からの
肯定出口とを除くと、読取専用取出しを示す図７Ｂのヒ
ット経路に似ている。図７Ｃのステップ４０３Ｂ又はス
テップ５０１のどちらも、要求元ＣＰＵの現存するＥＸ
所有権を変更しないし、要求された約数部分を、関連す
るＬ２データ・ユニットについて示されたＥＸ所有権と
ともに要求元ＣＰＵのＬ１キャッシュに取出さない。

【０１４７】ＥＸ所有権へのプロモート 任意のＣＰＵがそのＬ１キャッシュ内にＲＯ所有権付き
の一のデータ・ユニットを有する場合、当該ＣＰＵは、
その所有権をＥＸ所有権に変更するコマンドを発行する
ことができる。本明細書では、このコマンドを、「ＥＸ
所有権へのプロモート」と呼ぶ。図６Ｄ及び図７Ｄの各
々は、図１又は図１０のＸＩデイレクトリ内で、又は要
求元ＣＰＵのＬ１キャッシュ内で、一のデータ・ユニッ
トの所有権をＲＯ所有権からＥＸ所有権に変更するため
に、本明細書で記述する本発明の種々の実施例に関連し
て、「ＥＸ所有権へのプロモート」コマンドによって用
いられる動作ステップをそれぞれ表わしている。

【０１４８】図６の実施例が利用する原理に起因して、
要求されたデータ・ユニットの一部（約数部分）がＬ１
キャッシュ内に存在する場合であっても、当該データ・
ユニットが、Ｌ２キャッシュ内に存在しないことがあり
得る。従って、「ＥＸ所有権へのプロモート」コマンド
が、この実施例のＸＩデイレクトリ内でミスすること
も、ヒットすることもあり得るのである。しかし、図７
の実施例では、「ＥＸ所有権へのプロモート」コマンド
が、ＸＩデイレクトリ内でミスすることはあり得ない。
なぜなら、図７の実施例が利用する原理は、有効な全て
のＬ１データ・ユニットが、Ｌ２キャッシュ内に存在す
ることを必要とするからである。

【０１４９】ＥＸ所有権へのプロモートを示す図６Ｄの
ミス経路は、如何なるデータ・ユニットもＬ１キャッシ
ュに送信されないことを除けば、排他的取出しを示す図
６Ａのミス経路に似ている。その代わり、図６Ｄでは、
ステップ３３２からステップ３２１及び３２３に進む。
ステップ３２３は、ＸＩデイレクトリの制御部から要求
元ＣＰＵへ確認信号を送信して、要求元ＣＰＵのＬ１デ
イレクトリ内にある所有権の表示をＥＸ所有権に変更す
ることを表わす。かくて、要求元ＣＰＵは、今やそのデ
ータ・ユニットを排他的に使用することができ、ひいて
は当該データ・ユニットへのストアも行えることを知る
のである。

【０１５０】ＥＸ所有権へのプロモートを示す図６Ｄの
ヒット経路は、ステップ３０２を用いて、アクセスされ
たＸＩデイレクトリ・エントリ内にあるＣＰＩＤフィー
ルドの値を検査する。もし、このＣＰＩＤフィールドが
ＲＯ所有権を表わす値を有するならば、ステップ３０２
の肯定出口が取られてステップ３１１に進み、そこで包
括的なＸＩ信号を全てのＣＰＵに送信する。なぜなら、
任意又は全てのＣＰＵが、そのＬ１キャッシュ内にＲＯ
所有権付きのコピーを有することがあり得るからであ
る。この場合、ＸＩ応答信号は必要ない。次のステップ
３１２は、このＸＩデイレクトリ・エントリ内にあるＣ
ＰＩＤフィールドを、要求元ＣＰＵのＣＰＩＤ値にセッ
トする。ステップ３１２からステップ３２１に入り、次
のステップ３２３では、一の確認信号を要求元ＣＰＵに
送信して、そのＬ１デイレクトリ内にある所有権の表示
をＥＸ所有権に変更させる。かくて、要求元ＣＰＵは、
今やそのＬ１キャッシュ内にある当該データ・ユニット
を排他的に使用することができることを知るのである。

【０１５１】図７Ｄに示されている「ＥＸ所有権へのプ
ロモート」コマンドの処理は、ずっと簡単である。なぜ
なら、図７の実施例が利用する原理は、ＸＩデイレクト
リのミスを許さないからである。従って、図７Ｄには、
ヒット経路だけが示されているに過ぎない。このヒット
経路のステップ４１１Ａは、それぞれのＣＰＩＤビット
がオン状態にセットされているＣＰＵの各々にだけ、特
定のＸＩ信号を送信する。なぜなら、システム内のこれ
らのＣＰＵだけが、該当するデータ・ユニットのコピー
を有し得るからである。次のステップ４１２Ａは、ＣＰ
ＩＤフィールド内にある要求元ＣＰＵのＣＰＩＤビット
をオン状態にセットし、そしてアクセスされたＸＩデイ
レクトリ・エントリ内にあるＥＸ／ＲＯビットをオン
（ＥＸ）状態にセットする。最後のステップ４２３は、
要求元ＣＰＵに対し、そのキャッシュ・エントリをＥＸ
状態にセットするように通知する。従って、要求元ＣＰ
Ｕは、当該データ・ユニットを排他的に使用することが
できるようになる。

【０１５２】図１１Ａ〜図１１Ｅのプロセス このプロセスは、これがＬ２キャッシュを使用しない
（図８参照）ことを除けば、図６及び図７を参照して説
明したプロセスに似ている。ＸＩデイレクトリ・エント
リの各々には、各ＣＰＵに対応するＣＰＩＤビット及び
ＥＸ／ＲＯビットが設けられているので（図９参照）、
排他的要求及び読取専用要求の両方について特定のＸＩ
信号を使用することができる。

【０１５３】排他的取出し、読取専用取出し、条件付き
読取専用取出し、及びＥＸ所有権へのプロモート要求を
示す図１１Ａ〜図１１Ｅのステップと図６及び図７のス
テップとは、それぞれの参照番号の右寄りの２つの数字
が等しければ、互いに類似している。

【図面の簡単な説明】

【図１】ＣＰＵ専用のストア・スルー型Ｌ１キャッシ
ュ、Ｌ２キャッシュ及びこのＬ２キャッシュに関連する
ＸＩデイレクトリを含む、多重処理システムの１つの形
式を示す図である。

【図２】図１のＸＩデイレクトリ内にある各エントリの
形式を示す図である。

【図３】図１の各Ｌ１キャッシュに付随して設けられた
Ｌ１デイレクトリ内にある各エントリの形式を示す図で
ある。

【図４】図１の各ＣＰＵ並びにＸＩデイレクトリ及びＬ
２キャッシュを含むＳＣＥ（システム記憶制御装置）内
に設けられたＸＩハードウェアを示す図である。

【図５】図１のシステムのＳＣＥ内に設けられた種々の
ハードウェア制御部を示す図である。

【図６Ａ】図１又は図１０のシステム上で実行される、
本発明に従った排他的取出し要求を処理するプロセスの
流れ図である。

【図６Ｂ】図１又は図１０のシステム上で実行される、
本発明に従った読取専用取り出し要求を処理するプロセ
スの流れ図である。

【図６Ｃ】図１又は図１０のシステム上で実行される、
本発明に従った条件付き読取専用取り出し要求を処理す
るプロセスの流れ図である。

【図６Ｄ】図１又は図１０のシステム上で実行される、
本発明に従った「ＥＸ所有権へのプロモート」要求を処
理するプロセスの流れ図である。

【図７Ａ】図１又は図１０のシステム上で実行される、
本発明に従った排他的取出し要求を処理する他のプロセ
スの流れ図である。

【図７Ｂ】図１又は図１０のシステム上で実行される、
本発明に従った読取専用取り出し要求を処理する他のプ
ロセスの流れ図である。

【図７Ｃ】図１又は図１０のシステム上で実行される、
本発明に従った条件付き読取専用取り出し要求を処理す
る他のプロセスの流れ図である。

【図７Ｄ】図１又は図１０のシステム上で実行される、
本発明に従ったＥＸ所有権へのプロモート要求を処理す
る他のプロセスの流れ図である。

【図７Ｅ】図１又は図１０のシステム上で実行される、
本発明に従ったＸＩデイレクトリのエントリ内にＥＸエ
ージ・ビットをセットするプロセスの流れ図である。

【図８】ＣＰＵ専用のストア・イン型Ｌ１キャッシュ及
びＸＩデイレクトリを含み、Ｌ２キャッシュを含まな
い、多重処理システムの他の形式を示す図である。

【図９】図８のＸＩデイレクトリ内にある各エントリの
形式を示す図である。

【図１０】ＣＰＵ専用のストア・スルー型Ｌ１キャッシ
ュ、複数のセクションから成るＬ２キャッシュ及びこの
Ｌ２キャッシュに関連するＸＩデイレクトリを含む、多
重処理システムの他の形式を示す図である。

【図１１Ａ】図８のシステム上で実行される、本発明に
従った排他的取出し要求を処理するプロセスの流れ図で
ある。

【図１１Ｂ】図８のシステム上で実行される、本発明に
従った読取専用取り出し要求を処理するプロセスの流れ
図である。

【図１１Ｃ】図８のシステム上で実行される、本発明に
従った条件付き読取専用取り出し要求を処理するプロセ
スの流れ図である。

【図１１Ｄ】図８のシステム上で実行される、本発明に
従ったＥＸ所有権へのプロモート要求を処理するプロセ
スの流れ図である。

【図１１Ｅ】図８のシステム上で実行される、本発明に
従ったＬ１キャッシュからのキャスト・アウト又はデー
タ・ユニットのエージング・アウトを処理するプロセス
の流れ図である。

フロントページの続き (72)発明者 ミカエル・イグナトウスキー アメリカ合衆国12571、ニューヨーク州レ ッド・フック、オーリッチ・ロード、アー ルアール３ ボツクス 204 (72)発明者 マッシュー・アンソニー・クリゴウスキー アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、タマラッ ク・ドライブ 11番地 (72)発明者 リシン・リウ アメリカ合衆国10570、ニューヨーク州プ レザントビル、ディアフィールド・レー ン・ノース、196番地 (72)発明者 ドナルド・ワルター・プライス アメリカ合衆国12449、レーク・カトリン、 ドリス・レーン 57番地 (72)発明者 ウィリアム・キング・ロディジャー アメリカ合衆国01776、マサチューセッツ 州サブバリー、モース・ロード 193番地 (72)発明者 グレゴリー・サリアー アメリカ合衆国12498、ニューヨーク州ウ ッドストック、サウッド・レーン ８番地 (72)発明者 イー−ミン・チン アメリカ合衆国12518、ニューヨーク州コ ーンウォール、ルート・ダブリュー 400 番地 (72)発明者 ミカエル・ポール・ウィット アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、ロードン・ドライブ 11− 12番地

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれ専用のＣＰＵキャッシュを有す
   る複数のＣＰＵと、前記複数のＣＰＵによって共有され
   且つ前記複数のＣＰＵキャッシュにそれぞれ取出すこと
   ができる複数のデータ・ユニットを保持する補助メモリ
   とを含む多重処理処理システムにおいて、 複数のエントリを有し且つ前記複数のＣＰＵキャッシュ
   に対する要求を受取るコヒーレンス・デイレクトリが設
   けられ、 前記コヒーレンス・デイレクトリの各エントリは、当該
   エントリに関連するデータ・ユニットの前記補助メモリ
   内のアドレス表示を保持するアドレス・フィールドと、
   前記複数のＣＰＵのうち当該関連するデータ・ユニット
   の排他的所有権を有する１つのＣＰＵを識別するための
   ＣＰＵ識別子フィールドとを含み、 更に、一のデータ・ユニットの排他的所有権を変更する
   一の要求が前記コヒーレンス・デイレクトリで受取られ
   るとき、前記コヒーレンス・デイレクトリ内の複数のエ
   ントリのうち当該要求に応じてアクセスされる一のエン
   トリ内のＣＰＵ識別子フィールドによって識別される一
   のＣＰＵに対しクロス無効化信号を供給して、当該ＣＰ
   Ｕが有している当該エントリに関連するデータ・ユニッ
   トの排他的所有権を終了させる手段が設けられて成る 多重処理処理システムのコヒーレンス手段。
2. 【請求項２】 それぞれ専用のＣＰＵキャッシュを有す
   る複数のＣＰＵと、前記複数のＣＰＵによって共有され
   且つ前記複数のＣＰＵキャッシュに取出すことができる
   複数のデータ・ユニットを保持する補助メモリとを含む
   多重処理システムにおいて、 前記複数のＣＰＵキャッシュに付随して複数のエントリ
   を有する複数のＣＰＵデイレクトリがそれぞれ設けら
   れ、 前記各ＣＰＵデイレクトリ内の各エントリは、当該エン
   トリが当該ＣＰＵデイレクトリに対応するＣＰＵキャッ
   シュ内のデータ・ユニットを表わすか否かに応じて有効
   状態又は無効状態にセットされる有効フィールドと、当
   該データ・ユニットの排他的所有権又は共有所有権のど
   ちらかを表わすようにセットされる排他的フィールドと
   を有し、 複数のエントリを有するコヒーレンス・デイレクトリが
   設けられ、 前記コヒーレンス・デイレクトリの各エントリは、当該
   エントリの有効状態又は無効状態を表わすようにセット
   される有効フィールドと、当該エントリに関連するデー
   タ・ユニットの前記補助メモリ内のアドレス表示を保持
   するアドレス・フィールドと、当該有効フィールドが有
   効状態にセットされているとき、当該関連するデータ・
   ユニットの所有権を有するＣＰＵを識別するためのＣＰ
   Ｕ識別子フィールドとを有しており、 更に、一のデータ・ユニットの所有権を変更する一の要
   求が生ぜられるとき、前記コヒーレンス・デイレクトリ
   内の複数のエントリのうち当該要求に応じてアクセスさ
   れる一のエントリ内のＣＰＵ識別子フィールドによって
   当該エントリに関連するデータ・ユニットの排他的所有
   権を有するものとして識別される一のＣＰＵに対し、ク
   ロス無効化信号を供給する手段が設けられて成る 多重処理システムのコヒーレンス手段。
3. 【請求項３】 前記ＣＰＵ識別子フィールドが、 前記複数のＣＰＵのうち前記関連するデータ・ユニット
   の排他的所有権を有する任意のＣＰＵを個別的に識別す
   る特定の値を保持するか、又は前記関連するデータ・ユ
   ニットの共有所有権を全てのＣＰＵが有し得ることを包
   括的に表わす他の値を保持するようにした 請求項１又は請求項２記載の多重処理システムのコヒー
   レンス手段。
4. 【請求項４】 前記ＣＰＵ識別子フィールドが、 前記複数のＣＰＵにそれぞれ対応する複数のＣＰＵ識別
   子ビットを有し、当該ＣＰＵ識別子ビットの各々は、対
   応するＣＰＵが前記関連するデータ・ユニットの所有権
   を有するか否かを表わすようにオン状態又はオフ状態に
   それぞれセットされ、 更に、前記コヒーレンス・デイレクトリの各エントリ
   が、排他的フィールドを有し、当該排他的フィールド
   は、前記複数のＣＰＵ識別子ビットによって前記関連す
   るデータ・ユニットの所有権を有するものとして表わさ
   れたＣＰＵのうち１つのＣＰＵだけが排他的所有権を有
   し且つ任意の数のＣＰＵが共有所有権を有するように、
   当該ＣＰＵの各々ごとに排他的所有権又は共有所有権の
   どちらかを表わすべくセットされるようにした 請求項１又は請求項２記載の多重処理システムのコヒー
   レンス手段。
5. 【請求項５】 前記補助メモリが、 前記複数のＣＰＵキャッシュに取出すことができる複数
   のデータ・ユニットを保持する共有キャッシュと、前記
   共有キャッシュに取出すことができる複数のデータ・ユ
   ニットを保持するメイン・メモリとから成り、 前記コヒーレンス・デイレクトリが、前記共有キャッシ
   ュ用のデイレクトリとして利用されるようにした 請求項１又は請求項２記載のコヒーレンス手段。
6. 【請求項６】 それぞれ専用のＣＰＵキャッシュを有す
   る複数のＣＰＵと、前記複数のＣＰＵによって共有され
   且つ前記複数のＣＰＵキャッシュにそれぞれ取出すこと
   ができる複数のデータ・ユニットを保持する補助メモリ
   とを含む多重処理処理システムにおいて、 前記システム内のデータのコヒーレンスを制御するため
   に、前記複数のＣＰＵキャッシュに接続された複数のエ
   ントリを有するコヒーレンス・デイレクトリ手段が設け
   られ、 前記コヒーレンス・デイレクトリの各エントリは、当該
   エントリの有効状態又は無効状態を表わすようにセット
   される有効フィールドと、当該エントリに関連するデー
   タ・ユニットの前記補助メモリ内のアドレス表示を保持
   するアドレス・フィールドと、当該有効フィールドが有
   効状態を表わすようにセットされているとき、当該関連
   するデータ・ユニットの所有権を有するＣＰＵを識別す
   るためのＣＰＵ識別子フィールドと、当該ＣＰＵ識別子
   フィールドによって識別された一のＣＰＵが当該関連す
   るデータ・ユニットの書込権限を有する場合には、その
   排他的所有権状態を表わし、１つ以上のＣＰＵが当該関
   連するデータ・ユニットの読取専用権限だけを有する場
   合には、その共有所有権状態を表わすようにセットされ
   る排他的フィールドとを有し、 更に、他のＣＰＵが一のデータ・ユニットの排他的所有
   権を要求するとき、前記コヒーレンス・デイレクトリ内
   にある複数のエントリのうち当該要求に応じてアクセス
   される一のエントリ内にあるＣＰＵ識別子フィールドに
   よって識別される一のＣＰＵに対しクロス無効化信号を
   供給して、当該ＣＰＵが有している当該エントリに関連
   するデータ・ユニットの所有権を終了させる手段が設け
   られて成る 多重処理システムのコヒーレンス手段。
7. 【請求項７】 それぞれ専用のＣＰＵキャッシュを有す
   る複数のＣＰＵと、前記複数のＣＰＵによって共有され
   且つ前記複数のＣＰＵキャッシュにそれぞれ取出すこと
   ができる複数のデータ・ユニットを保持する補助メモリ
   とを含む多重処理処理システムにおいて、 前記複数のＣＰＵキャッシュに付随して複数のエントリ
   を有する複数のＣＰＵデイレクトリがそれぞれ設けら
   れ、 前記各ＣＰＵデイレクトリ内の各エントリは、当該エン
   トリが当該ＣＰＵデイレクトリに対応するＣＰＵキャッ
   シュ内のデータ・ユニットを表わすとき、当該データ・
   ユニットの排他的所有権を表わすようにセットされる排
   他的フィールドを有し、 前記複数のＣＰＵからの要求を受取るための複数のエン
   トリを有するコヒーレンス・デイレクトリが設けられ、 前記コヒーレンス・デイレクトリの各エントリは、当該
   エントリに関連するデータ・ユニットの前記補助メモリ
   内のアドレス表示を保持するアドレス・フィールドと、
   前記複数のＣＰＵのうち当該関連するデータ・ユニット
   の排他的所有権を有する１つのＣＰＵを識別するための
   ＣＰＵ識別子フィールドとを有し、 一のデータ・ユニットの排他的所有権を変更する一の要
   求が前記コヒーレンス・デイレクトリで受取られると
   き、前記コヒーレンス・デイレクトリ内の複数のエント
   リのうち当該要求に応じてアクセスされる一のエントリ
   内にあるＣＰＵ識別子フィールドによって識別される一
   のＣＰＵにだけ特定のクロス無効化信号を供給して、当
   該ＣＰＵが有している当該エントリに関連するデータ・
   ユニットの排他的所有権を終了させる手段が設けられ、 更に、前記特定のクロス無効化信号を受取るＣＰＵが前
   記関連するデータ・ユニットの排他的所有権を放棄する
   ことを表わすクロス無効化応答信号を通知するための手
   段が、前記複数のＣＰＵの各々に設けられて成る、 多重処理システムのコヒーレンス手段。