JPH0775302B2 - ｎ次フイルタの構成方法 - Google Patents
ｎ次フイルタの構成方法Info
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- JPH0775302B2 JPH0775302B2 JP60073892A JP7389285A JPH0775302B2 JP H0775302 B2 JPH0775302 B2 JP H0775302B2 JP 60073892 A JP60073892 A JP 60073892A JP 7389285 A JP7389285 A JP 7389285A JP H0775302 B2 JPH0775302 B2 JP H0775302B2
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Networks Using Active Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例 Ｇ−1.基本原理 Ｇ−2.2次フィルタの構成方法 Ｇ−3.n次フィルタの構成方法 H.発明の効果 A.産業上の利用分野 本発明は、任意のｎ次フィルタの構成方法に関し、特
に、スイッチド・キャパシタ・フィルタに適用して好ま
しいｎ次フィルタの構成方法に関する。
に、スイッチド・キャパシタ・フィルタに適用して好ま
しいｎ次フィルタの構成方法に関する。
B.発明の概要 本発明は、任意のｎ次の伝達関数にて表現される伝達特
性を有するｎ次フィルタの構成方法において、 このｎ次の伝達関数を、出力電圧を含むｎ個の状態電圧
に関するｎ元１次連立方程式で表される状態方程式に展
開し、この状態方程式に対応するフィルタ回路を構成す
るとともに、 このときの状態方程式の各係数については、フィルタ回
路をハードウェア構成可能とする範囲内でありかつ各状
態電圧が出力電圧の最大値以下となる範囲内で可変設定
することにより、 任意のｎ次の伝達関数に応じたｎ次フィルタを適度な特
性を満足させながら容易に構成可能とするものである。
性を有するｎ次フィルタの構成方法において、 このｎ次の伝達関数を、出力電圧を含むｎ個の状態電圧
に関するｎ元１次連立方程式で表される状態方程式に展
開し、この状態方程式に対応するフィルタ回路を構成す
るとともに、 このときの状態方程式の各係数については、フィルタ回
路をハードウェア構成可能とする範囲内でありかつ各状
態電圧が出力電圧の最大値以下となる範囲内で可変設定
することにより、 任意のｎ次の伝達関数に応じたｎ次フィルタを適度な特
性を満足させながら容易に構成可能とするものである。
C.従来の技術 一般にフィルタ回路としては、コイルおよびコンデンサ
を用いて成るいわゆるLCフィルタが古くより知られてい
るが、サイズが大きく、コストも嵩むことより、近年に
おいては、フィルタのIC化（集積回路化）が進められて
いる。
を用いて成るいわゆるLCフィルタが古くより知られてい
るが、サイズが大きく、コストも嵩むことより、近年に
おいては、フィルタのIC化（集積回路化）が進められて
いる。
このようなフィルタをIC化する方法としては、ジャイレ
ータ、アクティブ・フィルタ、デジタル・フィルタ、ス
イッチド・キャパシタ・フィルタ等による構成が検討さ
れているが、特に、スイッチド・キャパシタ・フィルタ
は、例えばMOSトランジスタを用いたモノリシックICに
よる実現可能性が高く、電気的特性に優れ、適用分野も
広く、経済性にも優れている等の利点があり、注目され
ている。
ータ、アクティブ・フィルタ、デジタル・フィルタ、ス
イッチド・キャパシタ・フィルタ等による構成が検討さ
れているが、特に、スイッチド・キャパシタ・フィルタ
は、例えばMOSトランジスタを用いたモノリシックICに
よる実現可能性が高く、電気的特性に優れ、適用分野も
広く、経済性にも優れている等の利点があり、注目され
ている。
D.発明が解決しようとする問題点 ところで、スイッチド・キャパシタ・フィルタの構成方
法として現在知られているものは、リープフロッグ型の
ものや、バイ・クワッド型のもの等にすぎず、任意のｎ
次の伝達関数を実現するようなフィルタの構成方法は知
られていない。
法として現在知られているものは、リープフロッグ型の
ものや、バイ・クワッド型のもの等にすぎず、任意のｎ
次の伝達関数を実現するようなフィルタの構成方法は知
られていない。
特に、ビデオ信号帯のフィルタを構成しようとする場合
においては、リープフロッグ型のものは再現帯域の40倍
程度もの高速のスイッチングを要し、また、バイ・クワ
ッド型のものは、係数をいかに決定するかの方法が知ら
れておらず、このため係数に偏りが生じ、場合によって
は実現不可能または安定性を欠くような不具合を生じ得
る。
においては、リープフロッグ型のものは再現帯域の40倍
程度もの高速のスイッチングを要し、また、バイ・クワ
ッド型のものは、係数をいかに決定するかの方法が知ら
れておらず、このため係数に偏りが生じ、場合によって
は実現不可能または安定性を欠くような不具合を生じ得
る。
本発明は、このような従来の実情に鑑み、任意のｎ次の
伝達関数に対応するｎ次フィルタの構成方法を提供する
ことを目的とする。また、本発明の他の目的は、ｎ次フ
ィルタの係数の決定を容易かつ合理的に行い得るような
ｎ次フィルタの構成方法を提供することである。
伝達関数に対応するｎ次フィルタの構成方法を提供する
ことを目的とする。また、本発明の他の目的は、ｎ次フ
ィルタの係数の決定を容易かつ合理的に行い得るような
ｎ次フィルタの構成方法を提供することである。
E.問題点を解決するための手段 上述の問題点を解決するために、本発明に係るｎ次フィ
ルタの構成方法は、任意のｎ次の伝達関数Ｈ（ｚ）とし
て、 にて示される伝達特性を有するｎ次フィルタの構成方法
において、 上記ｎ次の伝達関数Ｈ（ｚ）を、最終出力電圧を含むｎ
個の状態電圧V1〜Vnについてのｎ元１次の連立状態方程
式 の形式に展開し、 上記状態方程式の各係数a11〜an2の組と、b11〜bnnの組
とを変数として、一方の係数の組をフィルタ回路がハー
ドウェアで構成可能な係数の上限値と下限値との範囲内
で変化させ、 このときの上記範囲内となる上記一方の係数の組につい
て、上記伝達関数の各係数α0〜αn、β0〜βnに基づい
て他方の係数の組を算出し、 算出された上記他方の係数の組が上記係数の上限値と下
限値との範囲内にあるか否かを判別し、 上記各状態電圧V1〜Vnが最終的に得られる出力電圧の最
大値以下となる上記各a11〜an2、b11〜bnnの組を決定
し、 これらの決定された各係数を有する上記連立状態方程式
に対応するフィルタ回路を構成することを特徴としてい
る。
ルタの構成方法は、任意のｎ次の伝達関数Ｈ（ｚ）とし
て、 にて示される伝達特性を有するｎ次フィルタの構成方法
において、 上記ｎ次の伝達関数Ｈ（ｚ）を、最終出力電圧を含むｎ
個の状態電圧V1〜Vnについてのｎ元１次の連立状態方程
式 の形式に展開し、 上記状態方程式の各係数a11〜an2の組と、b11〜bnnの組
とを変数として、一方の係数の組をフィルタ回路がハー
ドウェアで構成可能な係数の上限値と下限値との範囲内
で変化させ、 このときの上記範囲内となる上記一方の係数の組につい
て、上記伝達関数の各係数α0〜αn、β0〜βnに基づい
て他方の係数の組を算出し、 算出された上記他方の係数の組が上記係数の上限値と下
限値との範囲内にあるか否かを判別し、 上記各状態電圧V1〜Vnが最終的に得られる出力電圧の最
大値以下となる上記各a11〜an2、b11〜bnnの組を決定
し、 これらの決定された各係数を有する上記連立状態方程式
に対応するフィルタ回路を構成することを特徴としてい
る。
F.作用 ｎ次フィルタの特性を示すｎ次の伝達関数Ｈ（ｚ）を、
ｎ個の状態電圧V1〜Vnに関するｎ元１次の連立状態方程
式に展開することにより、容易に具体的なフィルタ回路
を構成でき、また、連立状態方程式の各係数a11〜an2，
b11〜bnnとして最適のものを容易に得ることができる。
ｎ個の状態電圧V1〜Vnに関するｎ元１次の連立状態方程
式に展開することにより、容易に具体的なフィルタ回路
を構成でき、また、連立状態方程式の各係数a11〜an2，
b11〜bnnとして最適のものを容易に得ることができる。
G.実施例 Ｇ−1.基本原理 先ず、本発明のｎ次フィルタの構成方法の基本原理につ
いて説明する。
いて説明する。
一般に、ディジタル・フィルタにおいては、過去のｎ個
の入力を線型結合して出力する構成が知られているが、
スイッチド・キャパシタのようなアナログ的に演算を行
うフィルタにおいては、信号保存能力が乏しい等の理由
から、過去の長いデータを用いる方法は不適当である。
そこで、ｎ次の伝達関数を実現するフィルタの場合に、
フィルタ回路のｎ個の内部状態電圧V1〜Vnの組と入力電
圧VIとを用い、フィルタ回路の現在の状態に対応して各
電圧がV1(N-1)〜Vn(N-1)，VI(N-1)となっているとき、
入力VI(N)が到来することに応じて各状態電圧がV1(N)〜
Vn(N)に変化するような、いわゆる１次の状態法を採用
する。この方法によれば、１単位時間前の入力電圧VIお
よび内部状態電圧V1〜Vnの状態によってのみ、次の状態
が決定され、１単位時間（１クロック周期）分の信号保
存で済むため、アナログ演算を本質とするスイッチド・
キャパシタ・フィルタ等に用いて最適である。なお、こ
の方法によりディジタル・フィルタを構成して出力電圧
V0については、上記内部状態電圧V1〜Vnのいずれか１つ
又はそれ以上を取り出して出力とすればよい。さらに、
この方法によりディジタル・フィルタを構成できること
は勿論である。
の入力を線型結合して出力する構成が知られているが、
スイッチド・キャパシタのようなアナログ的に演算を行
うフィルタにおいては、信号保存能力が乏しい等の理由
から、過去の長いデータを用いる方法は不適当である。
そこで、ｎ次の伝達関数を実現するフィルタの場合に、
フィルタ回路のｎ個の内部状態電圧V1〜Vnの組と入力電
圧VIとを用い、フィルタ回路の現在の状態に対応して各
電圧がV1(N-1)〜Vn(N-1)，VI(N-1)となっているとき、
入力VI(N)が到来することに応じて各状態電圧がV1(N)〜
Vn(N)に変化するような、いわゆる１次の状態法を採用
する。この方法によれば、１単位時間前の入力電圧VIお
よび内部状態電圧V1〜Vnの状態によってのみ、次の状態
が決定され、１単位時間（１クロック周期）分の信号保
存で済むため、アナログ演算を本質とするスイッチド・
キャパシタ・フィルタ等に用いて最適である。なお、こ
の方法によりディジタル・フィルタを構成して出力電圧
V0については、上記内部状態電圧V1〜Vnのいずれか１つ
又はそれ以上を取り出して出力とすればよい。さらに、
この方法によりディジタル・フィルタを構成できること
は勿論である。
Ｇ−2.2次フィルタの構成方法 このような１次の状態法の具体例として、任意の２次フ
ィルタを構成する方法について説明する。
ィルタを構成する方法について説明する。
いま、任意の２次の伝達関数Ｈ（ｚ）として、 が与えられ、この式の伝達関数を実現するような２次
フィルタを構成する場合に、該２次フィルタの２個の内
部状態電圧V1(z)，V2(z)について、 すなわち、 のような２元の１次連立状態方程式を得ることができ
る。このあるいは式における例えばV1(z)を出力電
圧V0(z)とする場合には、内部状態電圧V2(z)を消去して
出力電圧V0(z)（＝V1(z)）を求めると、 となる。この式を、Ｈ（ｚ）＝V0(z)VI(z)と変形して
上記式と比較対照することにより、 のように各係数α0〜β2とa11〜b22との間の対応関係が
得られる。なお、他方の内部状態電圧V2(z)は、V1(z)を
消去することにより、 と表すことができ、このV2(z)を出力電圧としてもよ
い。
フィルタを構成する場合に、該２次フィルタの２個の内
部状態電圧V1(z)，V2(z)について、 すなわち、 のような２元の１次連立状態方程式を得ることができ
る。このあるいは式における例えばV1(z)を出力電
圧V0(z)とする場合には、内部状態電圧V2(z)を消去して
出力電圧V0(z)（＝V1(z)）を求めると、 となる。この式を、Ｈ（ｚ）＝V0(z)VI(z)と変形して
上記式と比較対照することにより、 のように各係数α0〜β2とa11〜b22との間の対応関係が
得られる。なお、他方の内部状態電圧V2(z)は、V1(z)を
消去することにより、 と表すことができ、このV2(z)を出力電圧としてもよ
い。
これらの，式により、V1とV2とは同一の極（ポー
ル）を有していることがわかる。ここで、上記式の右
辺第１項の係数a11〜a22で構成されるマトリクスをＡマ
トリクスまたは入力マトリクスと称し、右辺第２項の係
数b11〜b22で構成されるマトリクスをＢマトリクスまた
はポール・マトリクスと称す。零点は、これらのA,B両
マトリクス要素の結合によって作られている。
ル）を有していることがわかる。ここで、上記式の右
辺第１項の係数a11〜a22で構成されるマトリクスをＡマ
トリクスまたは入力マトリクスと称し、右辺第２項の係
数b11〜b22で構成されるマトリクスをＢマトリクスまた
はポール・マトリクスと称す。零点は、これらのA,B両
マトリクス要素の結合によって作られている。
ここで、あるいは′式は、第１図のような状態図と
等価であり、この状態図はそのまま具体的な回路構成に
対応させることができる。
等価であり、この状態図はそのまま具体的な回路構成に
対応させることができる。
すなわち、この第１図において、各電圧V1，V2（一方を
出力電圧V0として取り出す）は、係数b11，b22によって
自己減衰を行い、現実の回路においては、自己フィード
バックを行うオペ・アンプ（演算増幅器）で構成され
る。係数b12，b21は、各電圧V1，V2の相互結合を示し、
互いに他のオペ・アンプへのフィードバックとして作用
するいわゆるリープフロッグ回路にて構成される。係数
a11〜a22は、各電圧V1，V2に対する入力電圧V1の寄与を
示すものである。
出力電圧V0として取り出す）は、係数b11，b22によって
自己減衰を行い、現実の回路においては、自己フィード
バックを行うオペ・アンプ（演算増幅器）で構成され
る。係数b12，b21は、各電圧V1，V2の相互結合を示し、
互いに他のオペ・アンプへのフィードバックとして作用
するいわゆるリープフロッグ回路にて構成される。係数
a11〜a22は、各電圧V1，V2に対する入力電圧V1の寄与を
示すものである。
次に、上記式あるいは′式の連立状態方程式におけ
る各係数a11〜b22を、予め与えられた上記式の伝達関
数の各係数α0〜β2に基いて決定する方法について説明
する。
る各係数a11〜b22を、予め与えられた上記式の伝達関
数の各係数α0〜β2に基いて決定する方法について説明
する。
先ず、状態方程式の各係数a11〜b22は、フィルタ回路を
現実に構成可能とするためのハードウェア上の制約があ
ることより、その絶対値は最大値Maと最小値Miとの範囲
内に存在することが必要とされる。また、出力電圧以外
の内部状態電圧、例えばV2については、出力電圧V0の絶
対値の最大値をＰ（＝｜V0｜max）とするとき、V2の絶
対値の最大値をＰ以下（Ｐ≧｜V2｜max）とすることが
要求され、また、SN比を劣化させないために、下限値Ｑ
（｜V2｜max≧Ｑ）をある程度大きくすることが望まれ
る。
現実に構成可能とするためのハードウェア上の制約があ
ることより、その絶対値は最大値Maと最小値Miとの範囲
内に存在することが必要とされる。また、出力電圧以外
の内部状態電圧、例えばV2については、出力電圧V0の絶
対値の最大値をＰ（＝｜V0｜max）とするとき、V2の絶
対値の最大値をＰ以下（Ｐ≧｜V2｜max）とすることが
要求され、また、SN比を劣化させないために、下限値Ｑ
（｜V2｜max≧Ｑ）をある程度大きくすることが望まれ
る。
さらに、上記式からも明らかなように、係数a11はα0
そのものであり、係数a12，a21，a22が決定されれば残
りの係数b11〜b22は、 ただし、S0＝α0a22−a12a21 S1＝−α1a22＋α2a21＋a12a22 S2＝α0a2−α1a12＋a2 12 から一義的に決定される。したがって、具体的には係数
a12，a21，a22をそれぞれ独立の変数として、これらの
係数a12，a21，a22の組を種々変化させながら上述の各
条件を満足するような係数a11〜b22を求めればよい。
そのものであり、係数a12，a21，a22が決定されれば残
りの係数b11〜b22は、 ただし、S0＝α0a22−a12a21 S1＝−α1a22＋α2a21＋a12a22 S2＝α0a2−α1a12＋a2 12 から一義的に決定される。したがって、具体的には係数
a12，a21，a22をそれぞれ独立の変数として、これらの
係数a12，a21，a22の組を種々変化させながら上述の各
条件を満足するような係数a11〜b22を求めればよい。
ところで、このような各係数a11〜b22の設定は、コンピ
ュータ等を用いて自動的に行うことができ、その一例に
ついて第２図のフロー・チャートを参照しながら説明す
る。
ュータ等を用いて自動的に行うことができ、その一例に
ついて第２図のフロー・チャートを参照しながら説明す
る。
この第２図において、先ず、ステップ101において制御
変数Ｎを０とし、次にステップ102に進んで上記下限値
Ｑを設定する。最初の段階においては、SN比を大きくす
る要望から、この下限値Ｑを出力電圧の絶対値の最大値
Ｐ（＝｜V0｜max）に等しく（Ｑ＝Ｐ）設定しておき、
以降のステップにて条件を満足する係数a11〜b22の組が
得られない場合にのみ、後述するようにこのＱを小さく
してゆく。
変数Ｎを０とし、次にステップ102に進んで上記下限値
Ｑを設定する。最初の段階においては、SN比を大きくす
る要望から、この下限値Ｑを出力電圧の絶対値の最大値
Ｐ（＝｜V0｜max）に等しく（Ｑ＝Ｐ）設定しておき、
以降のステップにて条件を満足する係数a11〜b22の組が
得られない場合にのみ、後述するようにこのＱを小さく
してゆく。
次のステップ103においては、上述したように係数a12，
a21，a22について、これらの各絶対値｜a12|,|a21|,|a
22｜が上限値Maと下限値Miとの間の範囲内に存在するよ
うにして変化させる。このときの変化の形態、すなわち
係数a12，a21，a22の組の種類は、各係数の単位変化量
（変化ステップ）を予め定めておくことにより、有限と
なり、所定の順序に従ってこれら複数種類の係数の組を
選択して次のステップ104に進む。このステップ104にお
いては、上記有限の変化形態、すなわち係数a12，a21，
a22の可能な組み合せのすべてを選択し終えた（可変完
了した）か否かを判別し、YESのときはステップ105に、
NOのときはステップ106に進む。
a21，a22について、これらの各絶対値｜a12|,|a21|,|a
22｜が上限値Maと下限値Miとの間の範囲内に存在するよ
うにして変化させる。このときの変化の形態、すなわち
係数a12，a21，a22の組の種類は、各係数の単位変化量
（変化ステップ）を予め定めておくことにより、有限と
なり、所定の順序に従ってこれら複数種類の係数の組を
選択して次のステップ104に進む。このステップ104にお
いては、上記有限の変化形態、すなわち係数a12，a21，
a22の可能な組み合せのすべてを選択し終えた（可変完
了した）か否かを判別し、YESのときはステップ105に、
NOのときはステップ106に進む。
ステップ106においては、選択された係数a12，a21，a22
および上記伝達関数の係数α0〜β2に基いて、上記式
より、残りの係数b11〜b22を算出し決定する。そして、
次のステップ107において、これらの係数b11〜b22の絶
対値が上記上限値Ma、下限値Miの範囲内にあるか否か
（Ma≧｜b11|,|b12|,|b21|,|b22｜≧Mi）を判別し、NO
のときは上記ステップ103に戻って係数a12，a21，a22の
組を他のものに変化させ、YESのときは次のステップ108
に進む。
および上記伝達関数の係数α0〜β2に基いて、上記式
より、残りの係数b11〜b22を算出し決定する。そして、
次のステップ107において、これらの係数b11〜b22の絶
対値が上記上限値Ma、下限値Miの範囲内にあるか否か
（Ma≧｜b11|,|b12|,|b21|,|b22｜≧Mi）を判別し、NO
のときは上記ステップ103に戻って係数a12，a21，a22の
組を他のものに変化させ、YESのときは次のステップ108
に進む。
このステップ108においては、内部状態電圧V2を上記
式により算出し、その絶対値の最大値｜V2｜maxを決定
する。そして、次のステップ109に進んで、この｜V2｜
maxが上記上限値Ｐ（＝｜V0｜max）以下で下限値Ｑ以上
の範囲内にあるか否かを判別し、NOのときは上記ステッ
プ103に戻り、YESのときは次のステップ110に進む。
式により算出し、その絶対値の最大値｜V2｜maxを決定
する。そして、次のステップ109に進んで、この｜V2｜
maxが上記上限値Ｐ（＝｜V0｜max）以下で下限値Ｑ以上
の範囲内にあるか否かを判別し、NOのときは上記ステッ
プ103に戻り、YESのときは次のステップ110に進む。
ステップ110においては、制御変数Ｎをインクリメント
（Ｎ＝Ｎ＋１）し、次のステップ111に進んで、決定さ
れた各係数a11〜b22のうちの最大の係数をKmax(N)、最
大の係数をKmin(N)として記憶した後、上記ステップ103
に戻る。
（Ｎ＝Ｎ＋１）し、次のステップ111に進んで、決定さ
れた各係数a11〜b22のうちの最大の係数をKmax(N)、最
大の係数をKmin(N)として記憶した後、上記ステップ103
に戻る。
このようにして、係数a12，a21，a22がそれぞれ順次変
化して、可能な組み合せのすべてが選択される（可変完
了する）と、ステップ104にてYESと判断されてステップ
105に進み、このステップ105においては、上記制御変数
Ｎが０か否かの判別がなされる。すなわち、YES（Ｎ＝
０）のときには、上述のような条件を満足する係数a11
〜b22の組が得られなかったことに対応し、ステップ112
に進んで上記下限値Ｑを小さくした後、上記ステップ10
3に進む。このとき、ステップ103においては、各係数a
12，a21，a22の可変動作を再び最初から行い、全ての可
能な組み合せについて上述したステップ111までの動作
を繰り返し実行する。また、ステップ105においてNO
（Ｎ≠０）と判断されたときには、上述のような条件を
満足する係数a11〜b22の組が少なくとも１組以上得られ
たことに対応し、次のステップ113に進んで、得られた
係数の組のうち、それぞれの組の係数の最大値Kmax(N)
と最小値Kmin(N)との差が最も小さくなる組を最適のフ
ィルタ係数の組として決定する。
化して、可能な組み合せのすべてが選択される（可変完
了する）と、ステップ104にてYESと判断されてステップ
105に進み、このステップ105においては、上記制御変数
Ｎが０か否かの判別がなされる。すなわち、YES（Ｎ＝
０）のときには、上述のような条件を満足する係数a11
〜b22の組が得られなかったことに対応し、ステップ112
に進んで上記下限値Ｑを小さくした後、上記ステップ10
3に進む。このとき、ステップ103においては、各係数a
12，a21，a22の可変動作を再び最初から行い、全ての可
能な組み合せについて上述したステップ111までの動作
を繰り返し実行する。また、ステップ105においてNO
（Ｎ≠０）と判断されたときには、上述のような条件を
満足する係数a11〜b22の組が少なくとも１組以上得られ
たことに対応し、次のステップ113に進んで、得られた
係数の組のうち、それぞれの組の係数の最大値Kmax(N)
と最小値Kmin(N)との差が最も小さくなる組を最適のフ
ィルタ係数の組として決定する。
したがって、上記Ｑの値の初期値をＰ（＝｜V0｜max）
とし、ハードウェアで実現可能な係数a12，a21，a22の
組のすべてについて調べながら、徐々にＱの値を小さく
しているため、比較的大きなＱの値でフィルタ係数の決
定が行え、SN比の高い大ダイナミックレンジのフィルタ
を得ることができる。
とし、ハードウェアで実現可能な係数a12，a21，a22の
組のすべてについて調べながら、徐々にＱの値を小さく
しているため、比較的大きなＱの値でフィルタ係数の決
定が行え、SN比の高い大ダイナミックレンジのフィルタ
を得ることができる。
以上のようにして決定された最適の係数a11〜b22を有す
る２元の１次連立状態方程式にて表現された２次のフィ
ルタ回路は、上述した第１図の状態図に基いて容易にハ
ードウェアで構成することができる。
る２元の１次連立状態方程式にて表現された２次のフィ
ルタ回路は、上述した第１図の状態図に基いて容易にハ
ードウェアで構成することができる。
ここで一例として、上記フィルタ回路に対応する連立状
態方程式に基いて、スイッチド・キャパシタ・フィルタ
をCMOS（相補型MOS）回路にて現実に構成する場合につ
いて説明する。
態方程式に基いて、スイッチド・キャパシタ・フィルタ
をCMOS（相補型MOS）回路にて現実に構成する場合につ
いて説明する。
スイッチド・キャパシタ・フィルタの実現においては、
演算増幅器（オペ・アンプ）と、トランスミッション・
ゲートと、コンデンサが必要である。この他、フィルタ
単独で構成する場合には、クロック・ノイズ除去、入力
クランプ回路、クロック成形回路、ポスト／プリ・フィ
ルタおよび出力回路等が必要であるが、本発明の要旨に
は直接的な関係を持たないため、説明を省略する。
演算増幅器（オペ・アンプ）と、トランスミッション・
ゲートと、コンデンサが必要である。この他、フィルタ
単独で構成する場合には、クロック・ノイズ除去、入力
クランプ回路、クロック成形回路、ポスト／プリ・フィ
ルタおよび出力回路等が必要であるが、本発明の要旨に
は直接的な関係を持たないため、説明を省略する。
すなわち、第１図の状態図に基いて、第３図に示すよう
なスイッチド・キャパシタ・フィルタを構成することが
できる。
なスイッチド・キャパシタ・フィルタを構成することが
できる。
この第３図において、CMOSオペ・アンプ11,12は、それ
ぞれ完全差動型の構成となし、クロックの干渉を避けて
いる。これらのオペ・アンプ11,12の帰還路（フィード
バック・ループ）中に挿入接続されたコンデンサC0は、
いわゆる基底コンデンサであり、スイッチング制御され
るコンデンサC1等（いわゆる電荷転送コンデンサ）との
比C1／C0等により、上記係数a11等が決定される。入力
電圧VIは、上記完全差動型オペ・アンプに対応して、非
反転入力電圧VIと反転入力電圧VI′とをそれぞれ入力端
子1,2に供給している。また、第３図中の回路ブロック1
3は、上記式の右辺第１項の係数マトリクス（入力マ
トリクス）に対応し、回路ブロック14は、同式の右辺第
２項の係数マトリクス（ポール・マトリクス）に対応し
ている。
ぞれ完全差動型の構成となし、クロックの干渉を避けて
いる。これらのオペ・アンプ11,12の帰還路（フィード
バック・ループ）中に挿入接続されたコンデンサC0は、
いわゆる基底コンデンサであり、スイッチング制御され
るコンデンサC1等（いわゆる電荷転送コンデンサ）との
比C1／C0等により、上記係数a11等が決定される。入力
電圧VIは、上記完全差動型オペ・アンプに対応して、非
反転入力電圧VIと反転入力電圧VI′とをそれぞれ入力端
子1,2に供給している。また、第３図中の回路ブロック1
3は、上記式の右辺第１項の係数マトリクス（入力マ
トリクス）に対応し、回路ブロック14は、同式の右辺第
２項の係数マトリクス（ポール・マトリクス）に対応し
ている。
ここで、係数a11〜b22をスイッチド・キャパシタ・フィ
ルタの回路内で実現するためには、トランスミッション
・ゲートおよび電荷転送コンデンサCTが必要とされ、こ
のコンデンサCTと上記オペ・アンプのフィードバック・
ループに挿入接続された基底コンデンサC0との比、すな
わちCT／C0により上記各係数a11〜b22が決定されるわけ
である。この場合の電荷転送コンデンサCTが第３図中の
各コンデンサC1〜C10に相当する。ただし、上記入力マ
トリクスにおけるa12z-1またはa22z-1のように、入力VI
に対して単位時間（１クロック周期）の遅れが必要とさ
れるものについては、それぞれ２個の電荷転送コンデン
サC2，C3またはC7，C8を順次接続し、２回の転送により
信号電荷を１クロック分（１ビット）遅らせるように構
成している。この場合、現実に転送される電荷量は1/2
となるため、C2／C0，C3／C0については係数a12の２倍
である2a12に対応させ、C7／C0，C8／C0については2a22
に対応させている。また、各オペ・アンプ11,12からの
出力は、上記内部状態電圧V1，V2に相当するものである
が、入力VIに対して１クロック分（１ビット）の遅れを
有しているため、上記ポール・マトリクスのb11z-1，b
21z-1，b22z-1を実現するための電荷転送コンデンサと
しては、それぞれ１個ずつのコンデンサC4，C5，C9，C
10を用いている。ただし、前述した自己フィードバック
については、オペ・アンプの反転出力を非反転入力に、
非反転出力を反転入力にそれぞれ帰還する構成を用いて
いることより、係数b11については１−b11をC4／C0に対
応させ、係数b22については１−b22をC9／C0に対応させ
ている。
ルタの回路内で実現するためには、トランスミッション
・ゲートおよび電荷転送コンデンサCTが必要とされ、こ
のコンデンサCTと上記オペ・アンプのフィードバック・
ループに挿入接続された基底コンデンサC0との比、すな
わちCT／C0により上記各係数a11〜b22が決定されるわけ
である。この場合の電荷転送コンデンサCTが第３図中の
各コンデンサC1〜C10に相当する。ただし、上記入力マ
トリクスにおけるa12z-1またはa22z-1のように、入力VI
に対して単位時間（１クロック周期）の遅れが必要とさ
れるものについては、それぞれ２個の電荷転送コンデン
サC2，C3またはC7，C8を順次接続し、２回の転送により
信号電荷を１クロック分（１ビット）遅らせるように構
成している。この場合、現実に転送される電荷量は1/2
となるため、C2／C0，C3／C0については係数a12の２倍
である2a12に対応させ、C7／C0，C8／C0については2a22
に対応させている。また、各オペ・アンプ11,12からの
出力は、上記内部状態電圧V1，V2に相当するものである
が、入力VIに対して１クロック分（１ビット）の遅れを
有しているため、上記ポール・マトリクスのb11z-1，b
21z-1，b22z-1を実現するための電荷転送コンデンサと
しては、それぞれ１個ずつのコンデンサC4，C5，C9，C
10を用いている。ただし、前述した自己フィードバック
については、オペ・アンプの反転出力を非反転入力に、
非反転出力を反転入力にそれぞれ帰還する構成を用いて
いることより、係数b11については１−b11をC4／C0に対
応させ、係数b22については１−b22をC9／C0に対応させ
ている。
出力電圧V0としては、上記内部状態電圧V1，V2のいずれ
か一方を取り出せばよく、第３図の例においては、オペ
・アンプ12の反転出力端子からの出力電圧V2を出力端子
３より取り出して、フィルタ出力電圧としている。
か一方を取り出せばよく、第３図の例においては、オペ
・アンプ12の反転出力端子からの出力電圧V2を出力端子
３より取り出して、フィルタ出力電圧としている。
このような２次のフィルタ回路によれば、各オペ・アン
プ11,12には必ず自己帰還がかかっているため、安定し
た動作が行える。
プ11,12には必ず自己帰還がかかっているため、安定し
た動作が行える。
Ｇ−3.n次フィルタの構成方法 以上は、任意の２次フィルタ回路を１次状態法に基いて
構成する方法についての説明であったが、一般に、任意
のｎ次フィルタ回路についても、１次状態法に基いて同
様な方法により構成することができる。
構成する方法についての説明であったが、一般に、任意
のｎ次フィルタ回路についても、１次状態法に基いて同
様な方法により構成することができる。
すなわち、任意のｎ次の伝達関数Ｈ（ｚ）は、 と表すことができる。この式に対して、出力電圧V
0(z)を含む回路のｎ個の状態電圧V1(z)〜Vn(z)について
のｎ元１次の連立状態方程式 を得ることができる。これは、例えば状態電圧Vn(z)を
出力電圧V0(z)とする場合に、式よりV1(z)〜Vn-1(z)
を消去して、出力電圧V0(z)（＝Vn(z)）と入力電圧V
I(z)との関係を求めると、Ｈ（ｚ）＝V0(z)／VI(z)より
上記式に対応する式が得られ、各項の係数を比較する
ことで、式のαn〜α0，βn〜β0と式のa11〜an2，
b11〜bnnとの関係を得ることができる。
0(z)を含む回路のｎ個の状態電圧V1(z)〜Vn(z)について
のｎ元１次の連立状態方程式 を得ることができる。これは、例えば状態電圧Vn(z)を
出力電圧V0(z)とする場合に、式よりV1(z)〜Vn-1(z)
を消去して、出力電圧V0(z)（＝Vn(z)）と入力電圧V
I(z)との関係を求めると、Ｈ（ｚ）＝V0(z)／VI(z)より
上記式に対応する式が得られ、各項の係数を比較する
ことで、式のαn〜α0，βn〜β0と式のa11〜an2，
b11〜bnnとの関係を得ることができる。
また、式のｎ元１次の連立状態方程式は、前述した２
次フィルタの場合と同様に、第４図に示すような状態図
で表現することができ、この状態図は略そのままの形で
具体的な回路構成に対応させることができることは前述
したとおりである。
次フィルタの場合と同様に、第４図に示すような状態図
で表現することができ、この状態図は略そのままの形で
具体的な回路構成に対応させることができることは前述
したとおりである。
ここで、式の連立状態方程式および第４図の状態図の
意味を考察すると、先ず、任意の１次フィルタの伝達関
数Ｈ（ｚ）を、 のように表すとき、状態方程式は、 V0(z)＝〔a11a12z-1〕VI(z)＋b11z-1V0(z) …… となる。ただし、V0(z)は出力電圧、VI(z)は入力電圧で
ある。この式に対応する状態図は、第５図のようにな
る。第５図において、出力電圧V0は係数b11によって自
己減衰を行う。これは、いわゆるe-ktを意味している。
現実の回路においては、自己フィードバックを行うオペ
・アンプで構成することができる。また、入力電圧V
Iは、係数a11や遅延要素を含むa12z-1に対応するトラン
スミッション・ゲームを介して上記オペ・アンプに供給
され、出力電圧V0に寄与する。
意味を考察すると、先ず、任意の１次フィルタの伝達関
数Ｈ（ｚ）を、 のように表すとき、状態方程式は、 V0(z)＝〔a11a12z-1〕VI(z)＋b11z-1V0(z) …… となる。ただし、V0(z)は出力電圧、VI(z)は入力電圧で
ある。この式に対応する状態図は、第５図のようにな
る。第５図において、出力電圧V0は係数b11によって自
己減衰を行う。これは、いわゆるe-ktを意味している。
現実の回路においては、自己フィードバックを行うオペ
・アンプで構成することができる。また、入力電圧V
Iは、係数a11や遅延要素を含むa12z-1に対応するトラン
スミッション・ゲームを介して上記オペ・アンプに供給
され、出力電圧V0に寄与する。
そして、２次以上、一般にｎ次のフィルタを構成する場
合には、上記第５図の基本構成の出力電圧V0をｎ個の回
路内部状態電圧V1〜Vnに置き換えてｎ個用い、各状態電
圧V1〜Vn間での相互交換、いわゆるリープフロッグ的共
振（第４図の破線矢印参照）をそれぞれ行わせる。これ
は、現実の回路においては、上記オペ・アンプのうちの
それぞれ２個ずつの間で、遅延要素および係数を含むト
ランスミッション・ゲートを介する信号転送を行うこと
によって実現できる。
合には、上記第５図の基本構成の出力電圧V0をｎ個の回
路内部状態電圧V1〜Vnに置き換えてｎ個用い、各状態電
圧V1〜Vn間での相互交換、いわゆるリープフロッグ的共
振（第４図の破線矢印参照）をそれぞれ行わせる。これ
は、現実の回路においては、上記オペ・アンプのうちの
それぞれ２個ずつの間で、遅延要素および係数を含むト
ランスミッション・ゲートを介する信号転送を行うこと
によって実現できる。
また、上記式の連立状態方程式の各係数a11〜an2，b
11〜bnnについても、前述した２次フィルタの場合と同
様に、係数a12〜an2を変数として、これらの絶対値が前
記Ma以下、Mi以上の範囲内に入るようにして変化させ、
そのときの係数b11〜bnnの絶対値がMa以下、Mi以上の範
囲内にあるか否かを判断し、また、各内部状態電圧V1〜
Vnが適当な範囲内、すなわち前記Ｐ（＝｜V0｜max）以
下、Ｑ以上の範囲内にあるか否かを判断すればよい。さ
らに、これらの条件を満足する係数a11〜an2，b11〜bnn
の組が何組か得られたときには、同じ組の係数の最大値
と最小値との差が最も小さくなるような係数の組を選ん
で最適の係数とすればよい。
11〜bnnについても、前述した２次フィルタの場合と同
様に、係数a12〜an2を変数として、これらの絶対値が前
記Ma以下、Mi以上の範囲内に入るようにして変化させ、
そのときの係数b11〜bnnの絶対値がMa以下、Mi以上の範
囲内にあるか否かを判断し、また、各内部状態電圧V1〜
Vnが適当な範囲内、すなわち前記Ｐ（＝｜V0｜max）以
下、Ｑ以上の範囲内にあるか否かを判断すればよい。さ
らに、これらの条件を満足する係数a11〜an2，b11〜bnn
の組が何組か得られたときには、同じ組の係数の最大値
と最小値との差が最も小さくなるような係数の組を選ん
で最適の係数とすればよい。
なお、本発明は、上記実施例のみに限定されるものでは
なく、例えば具体的なフィルタ回路としては、スイッチ
ド・キャパシタ・フィルタの他にも、ディジタル・フィ
ルタ等の種々のフィルタ回路に本発明を適用できる。
なく、例えば具体的なフィルタ回路としては、スイッチ
ド・キャパシタ・フィルタの他にも、ディジタル・フィ
ルタ等の種々のフィルタ回路に本発明を適用できる。
H.発明の効果 本発明に係るｎ次フィルタの構成方法によれば、任意の
ｎ次の伝達関数を有するフィルタ回路を１次状態法によ
って確実に構成できる。また、フィルタの係数について
は、ハードウェアで実現可能な範囲内であり、かつ内部
状態電圧が適度な範囲内にあり、SN比が高く大ダイナミ
ック・レンジを実現でき、さらに、フィルタ係数の最大
値と最小値との差を最も小さくするような最適のものを
容易かつ合理的に選び出すことができる。
ｎ次の伝達関数を有するフィルタ回路を１次状態法によ
って確実に構成できる。また、フィルタの係数について
は、ハードウェアで実現可能な範囲内であり、かつ内部
状態電圧が適度な範囲内にあり、SN比が高く大ダイナミ
ック・レンジを実現でき、さらに、フィルタ係数の最大
値と最小値との差を最も小さくするような最適のものを
容易かつ合理的に選び出すことができる。
さらに、状態方程式からフィルタを構成する際は、コン
ピュータ等を用いて自動的かつ合理的に各係数a11〜
an2、b11〜bnnの組を求めることができる。
ピュータ等を用いて自動的かつ合理的に各係数a11〜
an2、b11〜bnnの組を求めることができる。
第１図は２次フィルタの伝達関数を２元１次の連立状態
方程式に展開したものに対応する状態図、第２図は２次
フィルタの連立状態方程式の最適係数を決定するための
フロー・チャート、第３図は２元１次の連立状態方程式
に基いて構成された２次のスイッチド・キャパシタ・フ
ィルタの具体例を示す回路図、第４図はｎ次フィルタの
伝達関数をｎ元１次の連立状態方程式に展開したものに
対応する状態図、第５図は１次フィルタに対応する状態
図である。 V1〜Vn……内部状態電圧 a11〜ann，b11〜bnn…係数 1,2……入力端子 ３……出力端子 11,12…オペ・アンプ 13……入力マトリクスに対応する回路ブロック 14……ポール・マトリクスに対応する回路ブロック
方程式に展開したものに対応する状態図、第２図は２次
フィルタの連立状態方程式の最適係数を決定するための
フロー・チャート、第３図は２元１次の連立状態方程式
に基いて構成された２次のスイッチド・キャパシタ・フ
ィルタの具体例を示す回路図、第４図はｎ次フィルタの
伝達関数をｎ元１次の連立状態方程式に展開したものに
対応する状態図、第５図は１次フィルタに対応する状態
図である。 V1〜Vn……内部状態電圧 a11〜ann，b11〜bnn…係数 1,2……入力端子 ３……出力端子 11,12…オペ・アンプ 13……入力マトリクスに対応する回路ブロック 14……ポール・マトリクスに対応する回路ブロック
フロントページの続き (56)参考文献 特開 昭53−87147（ＪＰ，Ａ) 特開 昭57−184320（ＪＰ，Ａ) 特開 昭61−69210（ＪＰ，Ａ) 特開 昭61−62226（ＪＰ，Ａ) 特開 昭61−62225（ＪＰ，Ａ) 電子通信学会論文誌’77／７ Ｖｏｌ. Ｊ60−Ａ Ｎｏ．７ Ｐ．661−668
Claims (1)
- 【請求項１】任意のｎ次の伝達関数Ｈ（ｚ）として、 にて示される伝達特性を有するｎ次フィルタの構成方法
において、 上記ｎ次の伝達関数Ｈ（ｚ）を、最終出力電圧を含むｎ
個の状態電圧V1〜Vnについてのｎ元１次の連立状態方程
式 の形式に展開し、 上記状態方程式の各係数a11〜an2の組と、b11〜bnnの組
とを変数として、一方の係数の組をフィルタ回路がハー
ドウェアで構成可能な係数の上限値と下限値との範囲内
で変化させ、 このときの上記範囲内となる上記一方の係数の組につい
て、上記伝達関数の各係数α0〜αn、β0〜βnに基づい
て他方の係数の組を算出し、 算出された上記他方の係数の組が上記係数の上限値と下
限値との範囲内にあるか否かを判別し、 上記各状態電圧V1〜Vnが最終的に得られる出力電圧の最
大値以下となる上記各a11〜an2、b11〜bnnの組を決定
し、 これらの決定された各係数を有する上記連立状態方程式
に対応するフィルタ回路を構成する ことを特徴とするｎ次フィルタの構成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073892A JPH0775302B2 (ja) | 1985-04-08 | 1985-04-08 | ｎ次フイルタの構成方法 |
| US06/846,192 US4803650A (en) | 1985-04-08 | 1986-03-31 | Method of configuring an n- th degree switched capacitor filter |
| EP86400755A EP0199631B1 (en) | 1985-04-08 | 1986-04-08 | Method of configuring n-th degree switched capacitor filter |
| DE8686400755T DE3685984T2 (de) | 1985-04-08 | 1986-04-08 | Ausfuehrungsverfahren eines n-grad-filters mit geschalteten kapazitaeten. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073892A JPH0775302B2 (ja) | 1985-04-08 | 1985-04-08 | ｎ次フイルタの構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232714A JPS61232714A (ja) | 1986-10-17 |
| JPH0775302B2 true JPH0775302B2 (ja) | 1995-08-09 |
Family
ID=13531307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60073892A Expired - Fee Related JPH0775302B2 (ja) | 1985-04-08 | 1985-04-08 | ｎ次フイルタの構成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4803650A (ja) |
| EP (1) | EP0199631B1 (ja) |
| JP (1) | JPH0775302B2 (ja) |
| DE (1) | DE3685984T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225214A (ja) * | 1988-03-04 | 1989-09-08 | Sony Corp | フィルタの設計方法 |
| JP2893683B2 (ja) * | 1988-03-04 | 1999-05-24 | ソニー株式会社 | フィルタの設計方法 |
| JPH01225215A (ja) * | 1988-03-04 | 1989-09-08 | Sony Corp | フィルタの設計方法 |
| US4922195A (en) * | 1988-12-19 | 1990-05-01 | Westinghouse Electric Corp. | Extraneous frequency detector |
| US5477481A (en) * | 1991-02-15 | 1995-12-19 | Crystal Semiconductor Corporation | Switched-capacitor integrator with chopper stabilization performed at the sampling rate |
| EP0532780B1 (de) * | 1991-09-18 | 1996-11-27 | Siemens Aktiengesellschaft | Integrierbare Schaltungsanordnung mit einem analogen Netzwerk |
| US5485416A (en) * | 1994-05-05 | 1996-01-16 | Ward; Calvin B. | Computational circuit based on capacitor arrays |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387147A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Digital filter |
| DE2840346C2 (de) * | 1978-09-15 | 1980-09-18 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Aus Schaltern, Kondensatoren und Verstärkern bestehendes Filter für elektrische Schwingungen |
| FR2460564A1 (fr) * | 1979-06-29 | 1981-01-23 | Commissariat Energie Atomique | Ensemble de filtrage par commutation |
| EP0024011B1 (de) * | 1979-08-09 | 1983-08-31 | Siemens Aktiengesellschaft | Elektrische Filterschaltung unter Verwendung von wenigstens einer simulierten Induktivität, die gesteuerte Schalter, Kondensatoren und Verstärker enthält |
| DE3001969C2 (de) * | 1980-01-21 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Elektrische Filterschaltung unter Verwendung von wenigstens einer simulierten Induktivität, die gesteuerte Schalter, Kondensatoren und Verstärker enthält |
| FR2499787A1 (fr) * | 1981-02-10 | 1982-08-13 | Thomson Csf | Filtre a capacites commutees et modem comportant de tels filtres |
| JPS57184320A (en) * | 1981-05-09 | 1982-11-13 | Nippon Hoso Kyokai <Nhk> | Adaptive transversal filter |
| US4633425A (en) * | 1981-10-13 | 1986-12-30 | Intel Corporation | Switched capacitor filter utilizing a differential input and output circuit |
| US4475170A (en) * | 1981-10-29 | 1984-10-02 | American Microsystems, Inc. | Programmable transversal filter |
| US4470126A (en) * | 1981-10-29 | 1984-09-04 | American Microsystems, Inc. | Programmable transversal filter |
| JPS6162225A (ja) * | 1984-09-04 | 1986-03-31 | Oki Electric Ind Co Ltd | デイジタルフイルタ |
| JPS6162226A (ja) * | 1984-09-04 | 1986-03-31 | Oki Electric Ind Co Ltd | デイジタルフイルタ |
| JPS6169210A (ja) * | 1984-09-04 | 1986-04-09 | Oki Electric Ind Co Ltd | デイジタルフイルタ |
-
1985
- 1985-04-08 JP JP60073892A patent/JPH0775302B2/ja not_active Expired - Fee Related
-
1986
- 1986-03-31 US US06/846,192 patent/US4803650A/en not_active Expired - Lifetime
- 1986-04-08 EP EP86400755A patent/EP0199631B1/en not_active Expired
- 1986-04-08 DE DE8686400755T patent/DE3685984T2/de not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会論文誌’７７／７Ｖｏｌ．Ｊ６０−ＡＮｏ．７Ｐ．６６１−６６８ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3685984T2 (de) | 1993-02-25 |
| US4803650A (en) | 1989-02-07 |
| EP0199631A2 (en) | 1986-10-29 |
| JPS61232714A (ja) | 1986-10-17 |
| EP0199631A3 (en) | 1988-05-04 |
| DE3685984D1 (de) | 1992-08-20 |
| EP0199631B1 (en) | 1992-07-15 |
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