JPH0776942B2 - マルチプロセッサ・システムおよびそのデータ伝送装置 - Google Patents
マルチプロセッサ・システムおよびそのデータ伝送装置Info
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- JPH0776942B2 JPH0776942B2 JP3116693A JP11669391A JPH0776942B2 JP H0776942 B2 JPH0776942 B2 JP H0776942B2 JP 3116693 A JP3116693 A JP 3116693A JP 11669391 A JP11669391 A JP 11669391A JP H0776942 B2 JPH0776942 B2 JP H0776942B2
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- Japan
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- cache
- data
- memory
- memories
- bus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、複数台のプロセッサ
がそれぞれプライベート・キャッシュを持ち、共有メモ
リ空間を共有する密結合型マルチプロセッサ・システム
に於て、複数キャッシュ間のデータの一致性を実現する
方式として、スヌープ・キャッシュ方式が用いられてい
る場合に、スヌープ・キャッシュ方式を維持した上で、
メモリ・バスの転送バンド幅を大幅に増大させる方式に
関する。
がそれぞれプライベート・キャッシュを持ち、共有メモ
リ空間を共有する密結合型マルチプロセッサ・システム
に於て、複数キャッシュ間のデータの一致性を実現する
方式として、スヌープ・キャッシュ方式が用いられてい
る場合に、スヌープ・キャッシュ方式を維持した上で、
メモリ・バスの転送バンド幅を大幅に増大させる方式に
関する。
【０００２】
【従来の技術】共有メモリ型のマルチプロセッサ・シス
テムでは、共有メモリへのアクセス競合がシステム性能
の向上を妨げる最大のボトル・ネックとなるが、これを
緩和する目的で、各プロセッサにプライベート・キャッ
シュを付加することにより、共有メモリに対する要求バ
ンド幅を低減させるという方法がよく用いられる。新た
に導入された複数キャッシュ間のデータの一致性制御の
方式としては、「スヌープ・キャッシュ」方式がよく知
られる。この方式では、それぞれのキャッシュが常に共
有バス（ここでは「共有バス」は複数の資源が接続さ
れ、それら資源が同時に共有している通信媒体を指
す。）上に発生するメモリ・アクセスを監視し、必要に
応じて該当キャッシュ・ブロックに対する適当な操作を
実行することによって複数キャッシュ間のデータの一致
性がハードウェアによって実現される。この方式は，簡
便に、しかも高速にデータ一致性制御が実現される点に
於て優れた方式であり、現在広く用いられている。しか
し、反面、共有バス結合に基礎を置いた「スヌープ・キ
ャッシュ」方式では、バス・ネックという本質的問題点
は解決されず、十数台規模の小規模並列システムまでし
か実用に供しないという欠点を有する。
テムでは、共有メモリへのアクセス競合がシステム性能
の向上を妨げる最大のボトル・ネックとなるが、これを
緩和する目的で、各プロセッサにプライベート・キャッ
シュを付加することにより、共有メモリに対する要求バ
ンド幅を低減させるという方法がよく用いられる。新た
に導入された複数キャッシュ間のデータの一致性制御の
方式としては、「スヌープ・キャッシュ」方式がよく知
られる。この方式では、それぞれのキャッシュが常に共
有バス（ここでは「共有バス」は複数の資源が接続さ
れ、それら資源が同時に共有している通信媒体を指
す。）上に発生するメモリ・アクセスを監視し、必要に
応じて該当キャッシュ・ブロックに対する適当な操作を
実行することによって複数キャッシュ間のデータの一致
性がハードウェアによって実現される。この方式は，簡
便に、しかも高速にデータ一致性制御が実現される点に
於て優れた方式であり、現在広く用いられている。しか
し、反面、共有バス結合に基礎を置いた「スヌープ・キ
ャッシュ」方式では、バス・ネックという本質的問題点
は解決されず、十数台規模の小規模並列システムまでし
か実用に供しないという欠点を有する。
【０００３】一方、バス・ネックの問題を本質的に解決
する方式としてインターコネクション・ネットワーク
（ここでは「インターコネクション・ネットワーク」は
複数の資源が接続され、それらの間を何らかのスイッチ
によって一対一また一対多に接続する通信媒体を指す）
の研究が古くから行われている。インターコネクション
・ネットワークで結合されたマルチプロセッサ・システ
ムでは、システムを構成するプロセッサの数の増加にし
たがって結合リンクの数も増加するので、プロセッサ台
数に比例した転送バンド幅が確保され、数百台規模の大
規模並列システムの実現が可能となる。しかし反面、各
プロセッサに付加されたプライベート・キャッシュにと
っては，他のプロセッサが行うメモリ・アクセスのすべ
てを監視することは不可能であり、「スヌープ・キャッ
シュ」方式が実現しているようなハードウェアによるデ
ータ一致性制御は、原理上、不可能である。そこで、ハ
ードウェアによる一致性制御は断念し、ソフトウェアに
よって一致性制御を行うのが一般的である。この方式で
は、同一メモリ・アドレスのコピーを複数キャッシュが
同時に保有することがないように、ソフトウェアによっ
てキャッシュが制御される。より具体的には、ソフトウ
ェア・プロトコルの制御の元に、適当時期にキャッシュ
中の該当コピーをソフトウェア命令によって無効化する
ことによって、一時点には、唯一、一つのキャッシュの
みがコピーを保有するように制御する。この方式の欠点
は、ソフトウェアに課する負荷の増大と、キャッシュの
使用がハードウェアによって動的に最適化されずに、ソ
フトウェアによって静的に無効化されることに伴う性能
の低下である。
する方式としてインターコネクション・ネットワーク
（ここでは「インターコネクション・ネットワーク」は
複数の資源が接続され、それらの間を何らかのスイッチ
によって一対一また一対多に接続する通信媒体を指す）
の研究が古くから行われている。インターコネクション
・ネットワークで結合されたマルチプロセッサ・システ
ムでは、システムを構成するプロセッサの数の増加にし
たがって結合リンクの数も増加するので、プロセッサ台
数に比例した転送バンド幅が確保され、数百台規模の大
規模並列システムの実現が可能となる。しかし反面、各
プロセッサに付加されたプライベート・キャッシュにと
っては，他のプロセッサが行うメモリ・アクセスのすべ
てを監視することは不可能であり、「スヌープ・キャッ
シュ」方式が実現しているようなハードウェアによるデ
ータ一致性制御は、原理上、不可能である。そこで、ハ
ードウェアによる一致性制御は断念し、ソフトウェアに
よって一致性制御を行うのが一般的である。この方式で
は、同一メモリ・アドレスのコピーを複数キャッシュが
同時に保有することがないように、ソフトウェアによっ
てキャッシュが制御される。より具体的には、ソフトウ
ェア・プロトコルの制御の元に、適当時期にキャッシュ
中の該当コピーをソフトウェア命令によって無効化する
ことによって、一時点には、唯一、一つのキャッシュの
みがコピーを保有するように制御する。この方式の欠点
は、ソフトウェアに課する負荷の増大と、キャッシュの
使用がハードウェアによって動的に最適化されずに、ソ
フトウェアによって静的に無効化されることに伴う性能
の低下である。
【０００４】最後にこの発明と関連する先行技術とし
て、スヌープ・バスとインターコネクション・ネットワ
ークを組み合わせる方式（Bhuyan,L.N.;Bao Chyn Liu;A
hmea,I."Analysis of MIN based multiprocessors with
private cache memories",Proceedings of the 1989 I
nternational Conference on Parallel Processing，１
９８９年８月８日〜１２日，51-58ページ．）について
概説する。この方式では、インターコネクション・ネッ
トワークの他にスヌープ・バスが付け加えられる。デー
タ一致性制御のためにキャッシュ間のコミュニケーショ
ンを必要とするメモリ・アクセスはスヌープ・バスを介
して処理され、キャッシュ間のコミュニケーションを必
要としない通常のメモリ・アクセスはインターコネクシ
ョン・ネットワークを介して処理される。キャッシュ間
のコミュニケーションが必要であるのかどうかを判断す
るために、各キャッシュにはシステム中のすべての共有
コピーの状態を記録したテーブルが付加される。この方
式では、転送バンド幅の上限は共有データのアクセスに
使用される共有バスあるいは、個有データのアクセスに
使用されるインターコネクション・ネットワークのどち
らか先に飽和した方で決定される。従って、この方式の
転送バンド幅の上限は、実行されるプログラムの性質に
大きく依存することになるが、常識的に考えて、キャッ
シュ・ミス率がかなり低くなるようにうまく設計された
スヌープ・キャッシュ方式のマルチプロセッサ・システ
ムでは、システム・バス上に発生するアクセス要求全体
のうちの数分の一がデータ一致性制御のためのキャッシ
ュ間コミュニケーションによって発生すると思われるの
で、この方式では，純粋な共有バス結合方式に比較して
高々数倍程度の転送バンド幅が実現されるだけである。
また、この方式では、共有バスを用いたアクセスが必要
であるのか、インターコネクション・ネットワークを用
いたアクセスのみで十分なのかを各キャッシュがローカ
ルに決定することを可能とするために、各キャッシュに
システム全体の状態を記述した管理テーブルが必要とな
る。さらに、制御機構としては、このテーブルを用いた
上で共有バスおよびインターコネクション・ネットワー
クを制御する機構が必要であり、制御機構が複雑にな
る。
て、スヌープ・バスとインターコネクション・ネットワ
ークを組み合わせる方式（Bhuyan,L.N.;Bao Chyn Liu;A
hmea,I."Analysis of MIN based multiprocessors with
private cache memories",Proceedings of the 1989 I
nternational Conference on Parallel Processing，１
９８９年８月８日〜１２日，51-58ページ．）について
概説する。この方式では、インターコネクション・ネッ
トワークの他にスヌープ・バスが付け加えられる。デー
タ一致性制御のためにキャッシュ間のコミュニケーショ
ンを必要とするメモリ・アクセスはスヌープ・バスを介
して処理され、キャッシュ間のコミュニケーションを必
要としない通常のメモリ・アクセスはインターコネクシ
ョン・ネットワークを介して処理される。キャッシュ間
のコミュニケーションが必要であるのかどうかを判断す
るために、各キャッシュにはシステム中のすべての共有
コピーの状態を記録したテーブルが付加される。この方
式では、転送バンド幅の上限は共有データのアクセスに
使用される共有バスあるいは、個有データのアクセスに
使用されるインターコネクション・ネットワークのどち
らか先に飽和した方で決定される。従って、この方式の
転送バンド幅の上限は、実行されるプログラムの性質に
大きく依存することになるが、常識的に考えて、キャッ
シュ・ミス率がかなり低くなるようにうまく設計された
スヌープ・キャッシュ方式のマルチプロセッサ・システ
ムでは、システム・バス上に発生するアクセス要求全体
のうちの数分の一がデータ一致性制御のためのキャッシ
ュ間コミュニケーションによって発生すると思われるの
で、この方式では，純粋な共有バス結合方式に比較して
高々数倍程度の転送バンド幅が実現されるだけである。
また、この方式では、共有バスを用いたアクセスが必要
であるのか、インターコネクション・ネットワークを用
いたアクセスのみで十分なのかを各キャッシュがローカ
ルに決定することを可能とするために、各キャッシュに
システム全体の状態を記述した管理テーブルが必要とな
る。さらに、制御機構としては、このテーブルを用いた
上で共有バスおよびインターコネクション・ネットワー
クを制御する機構が必要であり、制御機構が複雑にな
る。
【０００５】
【発明が解決しようとする課題】この発明は以上の事情
を考慮してなされたものであり、共有バス結合に基礎を
置いた「スヌープ・キャッシュ方式」のバス・ネック
を、インターコネクション・ネットワークで結合された
マルチプロセッサ・システムのようにソフトウェアによ
らずに、簡素なハードウェア（制御機構）によって解消
することを目的とする。
を考慮してなされたものであり、共有バス結合に基礎を
置いた「スヌープ・キャッシュ方式」のバス・ネック
を、インターコネクション・ネットワークで結合された
マルチプロセッサ・システムのようにソフトウェアによ
らずに、簡素なハードウェア（制御機構）によって解消
することを目的とする。
【０００６】
【課題を解決するための手段】図１は「スヌープ・キャ
ッシュ」方式のマルチプロセッサを示す。図１において
複数のプロセッサ１ａ・・１ｎはそれぞれのプライベー
ト・キャッシュ２ａ・・２ｎを介して共有バス３および
共有メモリ４に接続されている。各プライベート・キャ
ッシュ２ａ・・２ｎは共有バス３上に発生するメモリ・
アクセスを監視し、必要に応じて該当キャッシュ・ブロ
ックに対する適当な操作を実行することによって複数キ
ャッシュ間のデータの一致性を実現する。即ち、スヌー
プ・キャッシュ方式に必要なのは、共有バス上のアドレ
ス／コマンドをすべてのキャッシュが監視することと、
そのスヌープの順序がキャッシュ間のデータの一致性を
維持するのに必要十分なだけデータ転送の順序に反映さ
れること（バスではスヌープの順序でデータが転送され
るため暗黙のうちに実現されている。）であり、データ
・バス自体の監視は不要である。一方、最近の高速マイ
クロプロセッサでは６４バイト以上にも及ぶようなかな
り長いキャッシュ・ライン・サイズを用いることも希で
はないが、その場合、そのような長いキャッシュ・ライ
ンはビット幅に限度のあるシステム・バス上を複数のバ
ス・サイクルを使用して（例えば、８バイトｘ８サイク
ル）、ブロック転送される。即ち、バス・スヌープに必
要なアドレス／コマンド・サイクルは、１バス・サイク
ルないし２バス・サイクルという極めて短い期間である
にもかかわらず、長いキャッシュ・ラインを転送するか
なり長い期間、システム・バスが占有される。そこで、
この発明の方式では、上記の２つの事実を積極的に利用
して、バス・スヌープが必要なアドレス／コマンド・バ
スには共有バス結合を用い、バス・スヌープが不要なデ
ータ・バスにはインターコネクション・ネットワークで
結合されたマルチプル・データ・パスを用いる。ただし
このマルチプル・データ・パスは、スヌープの順序がキ
ャッシュ間のデータの一致性を維持するのに必要十分な
だけデータ転送の順序に反映されるものを用いる。本方
式によって、論理的には、スヌープ・キャッシュ方式を
そっくり踏襲したままで、転送バンド幅増大の目的で、
インターコネクション・ネットワークを使用することが
可能となる。
ッシュ」方式のマルチプロセッサを示す。図１において
複数のプロセッサ１ａ・・１ｎはそれぞれのプライベー
ト・キャッシュ２ａ・・２ｎを介して共有バス３および
共有メモリ４に接続されている。各プライベート・キャ
ッシュ２ａ・・２ｎは共有バス３上に発生するメモリ・
アクセスを監視し、必要に応じて該当キャッシュ・ブロ
ックに対する適当な操作を実行することによって複数キ
ャッシュ間のデータの一致性を実現する。即ち、スヌー
プ・キャッシュ方式に必要なのは、共有バス上のアドレ
ス／コマンドをすべてのキャッシュが監視することと、
そのスヌープの順序がキャッシュ間のデータの一致性を
維持するのに必要十分なだけデータ転送の順序に反映さ
れること（バスではスヌープの順序でデータが転送され
るため暗黙のうちに実現されている。）であり、データ
・バス自体の監視は不要である。一方、最近の高速マイ
クロプロセッサでは６４バイト以上にも及ぶようなかな
り長いキャッシュ・ライン・サイズを用いることも希で
はないが、その場合、そのような長いキャッシュ・ライ
ンはビット幅に限度のあるシステム・バス上を複数のバ
ス・サイクルを使用して（例えば、８バイトｘ８サイク
ル）、ブロック転送される。即ち、バス・スヌープに必
要なアドレス／コマンド・サイクルは、１バス・サイク
ルないし２バス・サイクルという極めて短い期間である
にもかかわらず、長いキャッシュ・ラインを転送するか
なり長い期間、システム・バスが占有される。そこで、
この発明の方式では、上記の２つの事実を積極的に利用
して、バス・スヌープが必要なアドレス／コマンド・バ
スには共有バス結合を用い、バス・スヌープが不要なデ
ータ・バスにはインターコネクション・ネットワークで
結合されたマルチプル・データ・パスを用いる。ただし
このマルチプル・データ・パスは、スヌープの順序がキ
ャッシュ間のデータの一致性を維持するのに必要十分な
だけデータ転送の順序に反映されるものを用いる。本方
式によって、論理的には、スヌープ・キャッシュ方式を
そっくり踏襲したままで、転送バンド幅増大の目的で、
インターコネクション・ネットワークを使用することが
可能となる。
【０００７】
【実施例】この発明の一実施例を図２および図３を参照
して以下に説明する。図２において各プロセッサ１ａ・
・１ｎに付加されているスヌープ・キャッシュ２ａ・・
２ｎは単一のアドレス／コマンド・バス５によって、互
いに結合される。このアドレス／コマンド・バス５によ
って、キャッシュ・コヒーレンシ制御のためのスヌープ
動作が維持される。一方、各スヌープ・キャッシュ２ａ
・・２ｎからのデータ・パス６ａ・・６ｎは、データ・
パス・スイッチ７とデータ・パス８ａ・・８ｍを経由し
て、複数のメモリ・モジュール９ａ・・９ｍにインター
リーブされた共有メモリ・システムに結合される。
して以下に説明する。図２において各プロセッサ１ａ・
・１ｎに付加されているスヌープ・キャッシュ２ａ・・
２ｎは単一のアドレス／コマンド・バス５によって、互
いに結合される。このアドレス／コマンド・バス５によ
って、キャッシュ・コヒーレンシ制御のためのスヌープ
動作が維持される。一方、各スヌープ・キャッシュ２ａ
・・２ｎからのデータ・パス６ａ・・６ｎは、データ・
パス・スイッチ７とデータ・パス８ａ・・８ｍを経由し
て、複数のメモリ・モジュール９ａ・・９ｍにインター
リーブされた共有メモリ・システムに結合される。
【０００８】図３は図２のｍ、ｎがそれぞれ８だった場
合、つまりプロセッサ１ａ・・１ｎ、メモリ・モジュー
ル９ａ・・９ｍがそれぞれ８台だった場合のデータ・パ
ス・スイッチ７の一例である。マルチプレクサ１０ａ・
・１０ｈはメモリ・モジュール９ａ・・９ｈのデータ・
パス８ａ・・８ｈを選択してスヌープ・キャッシュ２ａ
・・２ｈのデータ・パス６ａ・・６ｈに出力する。マル
チプレクサ１１ａ・・１１ｈはスヌープ・キャッシュ２
ａ・・２ｈのデータ・パス６ａ・・６ｈを選択してメモ
リ・モジュール９ａ・・９ｈのデータ・パス８ａ・・８
ｈに出力する。データ・パス・コントローラ１２はアド
レス／コマンド・バス５上のアドレス、コマンドに基づ
いてマルチプレクサ１０ａ・・１０ｈ、１１ａ・・１１
ｈをコントロールしてデータ転送に必要なデータ・パス
を確立する。
合、つまりプロセッサ１ａ・・１ｎ、メモリ・モジュー
ル９ａ・・９ｍがそれぞれ８台だった場合のデータ・パ
ス・スイッチ７の一例である。マルチプレクサ１０ａ・
・１０ｈはメモリ・モジュール９ａ・・９ｈのデータ・
パス８ａ・・８ｈを選択してスヌープ・キャッシュ２ａ
・・２ｈのデータ・パス６ａ・・６ｈに出力する。マル
チプレクサ１１ａ・・１１ｈはスヌープ・キャッシュ２
ａ・・２ｈのデータ・パス６ａ・・６ｈを選択してメモ
リ・モジュール９ａ・・９ｈのデータ・パス８ａ・・８
ｈに出力する。データ・パス・コントローラ１２はアド
レス／コマンド・バス５上のアドレス、コマンドに基づ
いてマルチプレクサ１０ａ・・１０ｈ、１１ａ・・１１
ｈをコントロールしてデータ転送に必要なデータ・パス
を確立する。
【０００９】次にキャッシュ−メモリ間、キャッシュ−
キャッシュ間のデータの転送方法について図２、図３を
用いて説明する。ここではキャッシュ・ライン長をデー
タ・バス幅の８倍とし、データをキャッシュ・ラインご
とにアドレスの若いものから順にメモリ・モジュール９
ａ、９ｂ、・・、９ｈ、９ａ・・にインターリーブして
置くものとする。たとえばｎ番目、（ｎ＋１）番目、・
・、（ｎ＋７）番目のキャッシュ・ラインを順にメモリ
・モジュール９ａ、９ｂ、・・、９ｈにストアする。こ
の場合アドレスの各部は以下のように用いられる。
キャッシュ間のデータの転送方法について図２、図３を
用いて説明する。ここではキャッシュ・ライン長をデー
タ・バス幅の８倍とし、データをキャッシュ・ラインご
とにアドレスの若いものから順にメモリ・モジュール９
ａ、９ｂ、・・、９ｈ、９ａ・・にインターリーブして
置くものとする。たとえばｎ番目、（ｎ＋１）番目、・
・、（ｎ＋７）番目のキャッシュ・ラインを順にメモリ
・モジュール９ａ、９ｂ、・・、９ｈにストアする。こ
の場合アドレスの各部は以下のように用いられる。
【００１０】Ａ）最下位の数ビットはデータ・バス幅の
データの各バイトを指定する。通常はバイト・イネーブ
ルとしてデコードされた形で転送される。 Ｂ）次の下位３ビットはデータ・バス幅のデータのキャ
ッシュ・ラインの中での位置を指定する。 Ｃ）次の下位３ビットは、キャッシュ・ラインの置かれ
ているメモリ・モジュールを指定する。 Ｄ）残りの上位ビットは、メモリ・モジュールの中での
キャッシュ・ラインの位置を指定する。 したがって最上位の所定の数ビットがマルチプレクサ１
０ａ・・１０ｈの切り換えに使用される。
データの各バイトを指定する。通常はバイト・イネーブ
ルとしてデコードされた形で転送される。 Ｂ）次の下位３ビットはデータ・バス幅のデータのキャ
ッシュ・ラインの中での位置を指定する。 Ｃ）次の下位３ビットは、キャッシュ・ラインの置かれ
ているメモリ・モジュールを指定する。 Ｄ）残りの上位ビットは、メモリ・モジュールの中での
キャッシュ・ラインの位置を指定する。 したがって最上位の所定の数ビットがマルチプレクサ１
０ａ・・１０ｈの切り換えに使用される。
【００１１】１）データをメモリからキャッシュに読み
込む場合 スヌープ・キャッシュ２ｄがメモリ・モジュール９ｄか
らデータを読み込む場合を考える。スヌープ・キャッシ
ュ２ｄがアドレス／コマンド・バス５上に出力したアド
レス／コマンドを読み込んで、データ・パス・コントロ
ーラ１２はマルチプレクサ１０ｄをコントロールしてデ
ータ・パス８ｄをデータ・パス６ｄに接続する。このデ
ータ・パス（図３では点線で示される。）を通じてメモ
リ・モジュール９ｄのデータが８バス・サイクルかけて
スヌープ・キャッシュ２ｄに読み込まれる。 ２）データをキャッシュからメモリに書き込む場合 スヌープ・キャッシュ２ａがメモリ・モジュール９ｄに
データを書き込む場合を考える。スヌープ・キャッシュ
２ａがアドレス／コマンド・バス５上に出力したアドレ
ス／コマンドを読み込んで、データ・パス・コントロー
ラ１２はマルチプレクサ１１ｄをコントロールしてデー
タ・パス６ａをデータ・パス８ｄに接続する。このデー
タ・パス（図３では鎖線で示される。）を通じてスヌー
プ・キャッシュ２ａのデータがメモリ・モジュール９ｄ
に８バス・サイクルかけて書き込まれる。 ３）キャッシュ−キャッシュ間のデータの転送 キャッシュ−キャッシュ間のデータの転送は、データを
キャッシュから対応するメモリ・モジュールに書き込ん
で、それを新たに読み込むことで行う。
込む場合 スヌープ・キャッシュ２ｄがメモリ・モジュール９ｄか
らデータを読み込む場合を考える。スヌープ・キャッシ
ュ２ｄがアドレス／コマンド・バス５上に出力したアド
レス／コマンドを読み込んで、データ・パス・コントロ
ーラ１２はマルチプレクサ１０ｄをコントロールしてデ
ータ・パス８ｄをデータ・パス６ｄに接続する。このデ
ータ・パス（図３では点線で示される。）を通じてメモ
リ・モジュール９ｄのデータが８バス・サイクルかけて
スヌープ・キャッシュ２ｄに読み込まれる。 ２）データをキャッシュからメモリに書き込む場合 スヌープ・キャッシュ２ａがメモリ・モジュール９ｄに
データを書き込む場合を考える。スヌープ・キャッシュ
２ａがアドレス／コマンド・バス５上に出力したアドレ
ス／コマンドを読み込んで、データ・パス・コントロー
ラ１２はマルチプレクサ１１ｄをコントロールしてデー
タ・パス６ａをデータ・パス８ｄに接続する。このデー
タ・パス（図３では鎖線で示される。）を通じてスヌー
プ・キャッシュ２ａのデータがメモリ・モジュール９ｄ
に８バス・サイクルかけて書き込まれる。 ３）キャッシュ−キャッシュ間のデータの転送 キャッシュ−キャッシュ間のデータの転送は、データを
キャッシュから対応するメモリ・モジュールに書き込ん
で、それを新たに読み込むことで行う。
【００１２】図４は、このような構成を用いて、メモリ
・アクセスおよびバス・スヌープがどのように多重化さ
れるかを示したタイミング・チャートである。横軸方向
はバス・サイクルを示しており、１から１０までのバス
・サイクルが例として示されている。この例では、バス
・サイクル１に於て、あるメモリ・アドレスに対してア
クセスが発生し、すべてのキャッシュでのスヌープ動作
自体はバス・サイクル１のみで終了したが、バス・サイ
クル２から９までの８バス・サイクルを使用して長いキ
ャッシュ・ラインがブロック転送されている様子を示し
ている。次のバス・サイクル２で異なるメモリ・モジュ
ールに対してアクセスが発生したならば、このための処
理はすぐに開始される。スヌープ動作はバス・サイクル
２のみで終了し、バス・サイクル３から１０までの８サ
イクルを使用してキャッシュ・ラインがメモリ・システ
ムから要求元キャッシュに転送される。以下、そのよう
な状況の繰り返しを示している。従って、実際の動作状
況では、アドレス／コマンド・バス上でのコンテンショ
ンとメモリ・モジュール上でのコンテンションの両方で
実効バンド幅が決定されるが、図４に示されたような理
想的な動作状況では、図の上に示された式のように、実
現可能なスヌープ・サイクルとキャッシュ・ライン・サ
イズでその理論的最大値が決定される。例として、スヌ
ープ・サイクルを４０ｎｓ（２５ＭＨｚ）と仮定し、デ
ータ・バス幅を８バイト、キャッシュ・ライン・サイズ
を６４バイトとすると、実現可能なバス・バンド幅の上
限は１．６Ｇバイト／秒である。ちなみに従来の「スヌ
ープ・キャッシュ」方式を用いた場合のタイミング・チ
ャートは図５のようになり同じ条件のもとでの実現可能
なバス・バンド幅の上限は２００Ｍバイト／秒となる。
・アクセスおよびバス・スヌープがどのように多重化さ
れるかを示したタイミング・チャートである。横軸方向
はバス・サイクルを示しており、１から１０までのバス
・サイクルが例として示されている。この例では、バス
・サイクル１に於て、あるメモリ・アドレスに対してア
クセスが発生し、すべてのキャッシュでのスヌープ動作
自体はバス・サイクル１のみで終了したが、バス・サイ
クル２から９までの８バス・サイクルを使用して長いキ
ャッシュ・ラインがブロック転送されている様子を示し
ている。次のバス・サイクル２で異なるメモリ・モジュ
ールに対してアクセスが発生したならば、このための処
理はすぐに開始される。スヌープ動作はバス・サイクル
２のみで終了し、バス・サイクル３から１０までの８サ
イクルを使用してキャッシュ・ラインがメモリ・システ
ムから要求元キャッシュに転送される。以下、そのよう
な状況の繰り返しを示している。従って、実際の動作状
況では、アドレス／コマンド・バス上でのコンテンショ
ンとメモリ・モジュール上でのコンテンションの両方で
実効バンド幅が決定されるが、図４に示されたような理
想的な動作状況では、図の上に示された式のように、実
現可能なスヌープ・サイクルとキャッシュ・ライン・サ
イズでその理論的最大値が決定される。例として、スヌ
ープ・サイクルを４０ｎｓ（２５ＭＨｚ）と仮定し、デ
ータ・バス幅を８バイト、キャッシュ・ライン・サイズ
を６４バイトとすると、実現可能なバス・バンド幅の上
限は１．６Ｇバイト／秒である。ちなみに従来の「スヌ
ープ・キャッシュ」方式を用いた場合のタイミング・チ
ャートは図５のようになり同じ条件のもとでの実現可能
なバス・バンド幅の上限は２００Ｍバイト／秒となる。
【００１３】
【代替例】代替例として、３つの例を挙げる。１つはデ
ータ・パス・スイッチとしてマルチプレクサ以外の各種
インターコネクション・ネットワークを用いるものであ
る。たとえばクロスバー、オメガ・ネットワークなどを
用いる。ただし前述のように、このマルチプル・データ
・パスは、スヌープの順序がキャッシュ間のデータの一
致性を維持するのに必要十分なだけデータ転送の順序に
反映されるものでなければならない。
ータ・パス・スイッチとしてマルチプレクサ以外の各種
インターコネクション・ネットワークを用いるものであ
る。たとえばクロスバー、オメガ・ネットワークなどを
用いる。ただし前述のように、このマルチプル・データ
・パスは、スヌープの順序がキャッシュ間のデータの一
致性を維持するのに必要十分なだけデータ転送の順序に
反映されるものでなければならない。
【００１４】２つめはキャッシュ−キャッシュ間のデー
タの転送を高速化するものである。図２、図３を用いて
説明する。スヌープ・キャッシュ２ａからスヌープ・キ
ャッシュ２ｄへメモリ・モジュール９ｄに対応するデー
タを転送する場合を考える。まずデータ・パス・コント
ローラ１２はマルチプレクサ１１ｄをコントロールして
データ・パス６ａをデータ・パス８ｄに接続する（図３
では鎖線で示される。）。同時にデータ・パス・コント
ローラ１２はマルチプレクサ１０ｄをコントロールして
データ・パス８ｄをデータ・パス６ｄに接続する（図３
では点線で示される。）。これでデータ・パス６ａがデ
ータ・パス６ｄに接続され、スヌープ・キャッシュ２ａ
からスヌープ・キャッシュ２ｄへメモリ・モジュール９
ｄに対応するデータを転送できる。この変更によって、
実現例で述べたキャッシュのデータをメモリ・モジュー
ルに書き込んだ後に読み込むことでキャッシュ−キャッ
シュ間のデータを転送する方法に比べ、２倍の速度でデ
ータを転送できる。
タの転送を高速化するものである。図２、図３を用いて
説明する。スヌープ・キャッシュ２ａからスヌープ・キ
ャッシュ２ｄへメモリ・モジュール９ｄに対応するデー
タを転送する場合を考える。まずデータ・パス・コント
ローラ１２はマルチプレクサ１１ｄをコントロールして
データ・パス６ａをデータ・パス８ｄに接続する（図３
では鎖線で示される。）。同時にデータ・パス・コント
ローラ１２はマルチプレクサ１０ｄをコントロールして
データ・パス８ｄをデータ・パス６ｄに接続する（図３
では点線で示される。）。これでデータ・パス６ａがデ
ータ・パス６ｄに接続され、スヌープ・キャッシュ２ａ
からスヌープ・キャッシュ２ｄへメモリ・モジュール９
ｄに対応するデータを転送できる。この変更によって、
実現例で述べたキャッシュのデータをメモリ・モジュー
ルに書き込んだ後に読み込むことでキャッシュ−キャッ
シュ間のデータを転送する方法に比べ、２倍の速度でデ
ータを転送できる。
【００１５】最後はキャッシュ・ラインのメモリ・モジ
ュールへの対応付けを変えるものである。ここでもキャ
ッシュ・ライン長をデータ・バス幅の８倍とするが、１
つのキャッシュ・ラインを構成する８つのデータ・バス
幅のデータをアドレスの若いものから順にメモリ・モジ
ュール９ａ、９ｂ、・・、９ｈにインターリーブして置
くものとする。たとえば１つのキャッシュ・ラインのデ
ータ・バス幅のデータＤ１、Ｄ２、・・Ｄ７を順にメモ
リ・モジュール９ａ、９ｂ、・・、９ｈにストアする。
このときのアドレスは以下のように用いられる。
ュールへの対応付けを変えるものである。ここでもキャ
ッシュ・ライン長をデータ・バス幅の８倍とするが、１
つのキャッシュ・ラインを構成する８つのデータ・バス
幅のデータをアドレスの若いものから順にメモリ・モジ
ュール９ａ、９ｂ、・・、９ｈにインターリーブして置
くものとする。たとえば１つのキャッシュ・ラインのデ
ータ・バス幅のデータＤ１、Ｄ２、・・Ｄ７を順にメモ
リ・モジュール９ａ、９ｂ、・・、９ｈにストアする。
このときのアドレスは以下のように用いられる。
【００１６】Ａ）最下位の数ビットはデータ・バス幅の
データの各バイトを指定する。通常はバイト・イネーブ
ルとしてデコードされた形で転送される。 Ｂ）次の下位３ビットはデータ・バス幅のデータの置か
れているメモリ・モジュールを指定する。それと同時に
データ・バス幅のデータのキャッシュ・ラインの中での
位置を指定する。 Ｃ）残りの上位ビットは、メモリ・モジュールの中での
キャッシュ・ラインの位置を指定する。
データの各バイトを指定する。通常はバイト・イネーブ
ルとしてデコードされた形で転送される。 Ｂ）次の下位３ビットはデータ・バス幅のデータの置か
れているメモリ・モジュールを指定する。それと同時に
データ・バス幅のデータのキャッシュ・ラインの中での
位置を指定する。 Ｃ）残りの上位ビットは、メモリ・モジュールの中での
キャッシュ・ラインの位置を指定する。
【００１７】この場合のキャッシュ−メモリ間、キャッ
シュ−キャッシュ間のデータの転送方法について図２、
図６を用いて説明する。図６は図３と同じものだが、点
線、鎖線になっているデータ・パスが異なる。
シュ−キャッシュ間のデータの転送方法について図２、
図６を用いて説明する。図６は図３と同じものだが、点
線、鎖線になっているデータ・パスが異なる。
【００１８】１）データをメモリからキャッシュに読み
込む場合 データは常にすべてのメモリ・モジュールから読み込ま
れる。スヌープ・キャッシュ２ｄがデータを読み込む場
合を考える。スヌープ・キャッシュ２ｄがアドレス／コ
マンド・バス５上に出力したアドレス／コマンドを読み
込んで、データ・パス・コントローラ１２はマルチプレ
クサ１０ｄをコントロールして、まずデータ・パス８ａ
をデータ・パス６ｄに接続する。このデータ・パス（図
６では点線で示されるパスのうち一番左にあるものであ
る。）を通じてメモリ・モジュール９ａのデータがスヌ
ープ・キャッシュ２ｄに読み込まれる。次のバス・サイ
クルではデータ・パス・コントローラ１２はマルチプレ
クサ１０ｄをコントロールしてデータ・パス８ｂをデー
タ・パス６ｄに接続し、このデータ・パス（図６では点
線で示されるパスのうち左から二番目にあるものであ
る。）を通じてメモリ・モジュール９ｂのデータがスヌ
ープ・キャッシュ２ｄに読み込まれる。同様にしてメモ
リ・モジュール９ｃから９ｈのデータがスヌープ・キャ
ッシュ２ｄに読み込まれる。
込む場合 データは常にすべてのメモリ・モジュールから読み込ま
れる。スヌープ・キャッシュ２ｄがデータを読み込む場
合を考える。スヌープ・キャッシュ２ｄがアドレス／コ
マンド・バス５上に出力したアドレス／コマンドを読み
込んで、データ・パス・コントローラ１２はマルチプレ
クサ１０ｄをコントロールして、まずデータ・パス８ａ
をデータ・パス６ｄに接続する。このデータ・パス（図
６では点線で示されるパスのうち一番左にあるものであ
る。）を通じてメモリ・モジュール９ａのデータがスヌ
ープ・キャッシュ２ｄに読み込まれる。次のバス・サイ
クルではデータ・パス・コントローラ１２はマルチプレ
クサ１０ｄをコントロールしてデータ・パス８ｂをデー
タ・パス６ｄに接続し、このデータ・パス（図６では点
線で示されるパスのうち左から二番目にあるものであ
る。）を通じてメモリ・モジュール９ｂのデータがスヌ
ープ・キャッシュ２ｄに読み込まれる。同様にしてメモ
リ・モジュール９ｃから９ｈのデータがスヌープ・キャ
ッシュ２ｄに読み込まれる。
【００１９】２）データをキャッシュからメモリに書き
込む場合 データは常にすべてのメモリ・モジュールに書き込まれ
る。スヌープ・キャッシュ２ａがデータを書き込む場合
を考える。スヌープ・キャッシュ２ａがアドレス／コマ
ンド・バス５上に出力したアドレス／コマンドを読み込
んで、データ・パス・コントローラ１２はマルチプレク
サ１１ａをコントロールして、まずデータ・パス６ａを
データ・パス８ａに接続する。このデータ・パス（図６
では鎖線で示されるパスのうち一番左にあるものであ
る。）を通じてスヌープ・キャッシュ２ａのデータがメ
モリ・モジュール９ａに書き込まれる。次のバス・サイ
クルではデータ・パス・コントローラ１２は前のサイク
ルの接続を解除し、マルチプレクサ１１ｂをコントロー
ルしてデータ・パス６ａをデータ・パス８ｂに接続し、
このデータ・パス（図６では鎖線で示されるパスのうち
左から二番目にあるものである。）を通じてスヌープ・
キャッシュ２ａのデータがメモリ・モジュール９ｂに書
き込まれる。同様にしてスヌープ・キャッシュ２ａのデ
ータがメモリ・モジュール９ｃから９ｈに書き込まれ
る。
込む場合 データは常にすべてのメモリ・モジュールに書き込まれ
る。スヌープ・キャッシュ２ａがデータを書き込む場合
を考える。スヌープ・キャッシュ２ａがアドレス／コマ
ンド・バス５上に出力したアドレス／コマンドを読み込
んで、データ・パス・コントローラ１２はマルチプレク
サ１１ａをコントロールして、まずデータ・パス６ａを
データ・パス８ａに接続する。このデータ・パス（図６
では鎖線で示されるパスのうち一番左にあるものであ
る。）を通じてスヌープ・キャッシュ２ａのデータがメ
モリ・モジュール９ａに書き込まれる。次のバス・サイ
クルではデータ・パス・コントローラ１２は前のサイク
ルの接続を解除し、マルチプレクサ１１ｂをコントロー
ルしてデータ・パス６ａをデータ・パス８ｂに接続し、
このデータ・パス（図６では鎖線で示されるパスのうち
左から二番目にあるものである。）を通じてスヌープ・
キャッシュ２ａのデータがメモリ・モジュール９ｂに書
き込まれる。同様にしてスヌープ・キャッシュ２ａのデ
ータがメモリ・モジュール９ｃから９ｈに書き込まれ
る。
【００２０】３）キャッシュ−キャッシュ間のデータの
転送 キャッシュ−キャッシュ間のデータの転送は、データを
キャッシュから対応するメモリ・モジュールに書き込ん
で、それを新たに読み込むことで行える。なお、この方
式ではデータを書き込み始めたバス・サイクルの次のサ
イクルからデータを読み込み始めることができる。また
代替例の２つめのように書き込みのデータ・パスと読み
込みのデータパスを同時に確立して行うこともできる。
転送 キャッシュ−キャッシュ間のデータの転送は、データを
キャッシュから対応するメモリ・モジュールに書き込ん
で、それを新たに読み込むことで行える。なお、この方
式ではデータを書き込み始めたバス・サイクルの次のサ
イクルからデータを読み込み始めることができる。また
代替例の２つめのように書き込みのデータ・パスと読み
込みのデータパスを同時に確立して行うこともできる。
【００２１】この手法を用いると、実現例のように、現
在継続されているメモリ・アクセスと、次に開始しよう
とするメモリ・アクセスがメモリ・モジュールで競合す
ることがなく、平均的なバス・バンド幅が増大するとい
う利点がある。ただしバス・サイクルと同じアクセス・
タイムのメモリが必要となるため、現在の半導体メモリ
を利用する場合メモリ・システムが非常に高価なものと
なるという欠点がある。
在継続されているメモリ・アクセスと、次に開始しよう
とするメモリ・アクセスがメモリ・モジュールで競合す
ることがなく、平均的なバス・バンド幅が増大するとい
う利点がある。ただしバス・サイクルと同じアクセス・
タイムのメモリが必要となるため、現在の半導体メモリ
を利用する場合メモリ・システムが非常に高価なものと
なるという欠点がある。
【００２２】
【発明の効果】この発明は、複数台のプロセッサがそれ
ぞれプライベート・キャッシュを持ち、共有メモリ空間
を共有する密結合型マルチプロセッサ・システムに於
て、複数キャッシュ間のデータの一致性を実現する方式
として、スヌープ・キャッシュ方式が用いられている場
合に、スヌープ・キャッシュ方式を維持した上で、転送
バンド幅増大の目的でインターコネクション・ネットワ
ークを使用することを可能にし、メモリ・バスの転送バ
ンド幅を大幅に増大できるようになる。
ぞれプライベート・キャッシュを持ち、共有メモリ空間
を共有する密結合型マルチプロセッサ・システムに於
て、複数キャッシュ間のデータの一致性を実現する方式
として、スヌープ・キャッシュ方式が用いられている場
合に、スヌープ・キャッシュ方式を維持した上で、転送
バンド幅増大の目的でインターコネクション・ネットワ
ークを使用することを可能にし、メモリ・バスの転送バ
ンド幅を大幅に増大できるようになる。
【図１】スヌープ・キャッシュを有する共通バス・共通
メモリ型マルチプロセッサの一般的な構成を示すブロッ
ク図である。
メモリ型マルチプロセッサの一般的な構成を示すブロッ
ク図である。
【図２】この発明の実施例を示すブロック図である。
【図３】実施例に用いるデータ・パス・スイッチの一例
を示すブロック図である。
を示すブロック図である。
【図４】実施例のメモリ・アクセスおよびバス・スヌー
プのタイミング・チャートである。
プのタイミング・チャートである。
【図５】一般的なスヌープ・キャッシュ方式のマルチプ
ロセッサのメモリ・アクセスおよびバス・スヌープのタ
イミング・チャートである。
ロセッサのメモリ・アクセスおよびバス・スヌープのタ
イミング・チャートである。
【図６】代替例の動作を説明するためのデータ・パス・
スイッチのブロック図である。
スイッチのブロック図である。
【符合の説明】１ａ・・１ｎ・・プロセッサ、２ａ・・
２ｎ・・プライベート・キャッシュ、３・・共有バス、
４・・共有メモリ、５・・アドレス／コマンド・バス、
６ａ・・６ｎ・・データ・パス、７・・データ・パス・
スイッチ、８ａ・・８ｍ・・データ・パス、９ａ・・９
ｍ・・メモリ・モジュール、１０ａ・・１０ｈ・・マル
チプレクサ、１１ａ・・１１ｈ・・マルチプレクサ、１
２・・データ・パス・コントローラ。
２ｎ・・プライベート・キャッシュ、３・・共有バス、
４・・共有メモリ、５・・アドレス／コマンド・バス、
６ａ・・６ｎ・・データ・パス、７・・データ・パス・
スイッチ、８ａ・・８ｍ・・データ・パス、９ａ・・９
ｍ・・メモリ・モジュール、１０ａ・・１０ｈ・・マル
チプレクサ、１１ａ・・１１ｈ・・マルチプレクサ、１
２・・データ・パス・コントローラ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−140841（ＪＰ，Ａ) 特開 平２−294762（ＪＰ，Ａ) 特開 平２−186456（ＪＰ，Ａ) 特開 平２−238534（ＪＰ，Ａ)
Claims (6)
- 【請求項１】複数のプロセッサと、 複数のモジュールに分割された主メモリと、 上記プロセッサの各々に設けられたキャッシュ・メモリ
と、 伝送データのアドレス情報に基づいて上記キャッシュ・
メモリの各々と上記モジュールの各々との間を選択的に
結合し、データ情報を転送するためのインターコネクシ
ョン・ネットワーク構造と、 上記アドレス情報を上記キャッシュ・メモリの各々に伝
送するために上記キャッシュ・メモリの各々に結合され
る共有バス構造とを有し、 上記キャッシュ・メモリの各々が上記共有バス構造を介
して伝送されるアドレス情報を監視して所望の記憶デー
タ一貫性手続きを行うことと、上記データ情報が上記共
有バス構造を介して転送されないことを特徴とするマル
チプロセッサ・システム。 - 【請求項２】上記主メモリはアドレスの大きさに応じて
上記モジュールに分割されている請求項１記載のマルチ
プロセッサ・システム。 - 【請求項３】上記メモリは、上記キャッシュ・メモリの
伝送単位の各セグメントを対応する上記モジュールに分
配する態様で上記モジュールに分割される請求項１記載
のマルチプロセッサ・システム。 - 【請求項４】上記キャッシュ・メモリの間のデータの伝
送はソースのキャッシュ・メモリから上記主メモリへの
データの伝送と、上記主メモリから宛先のキャッシュ・
メモリへのデータの伝送により行われる請求項１記載の
マルチプロセッサ・システム。 - 【請求項５】複数のプロセッサと、 複数のモジュールに分割された主メモリと、 上記プロセッサの各々に設けられたキャッシュ・メモリ
と、 伝送データのアドレス情報に基づいて上記キャッシュ・
メモリの各々と上記モジュールの各々との間および上記
キャッシュ・メモリ同士の間を選択的に結合し、データ
情報を転送するインターコネクション・ネットワーク構
造と、 上記アドレス情報を上記キャッシュ・メモリの各々に伝
送するために上記キャッシュ・メモリの各々に結合され
る共有バス構造とを有し、 上記キャッシュ・メモリの各々が上記共有バス構造を介
して伝送されるアドレス情報を監視して所望の記憶デー
タ一貫性手続きを行うことと、上記データ情報が上記共
有バス構造を介して転送されないことを特徴とするマル
チプロセッサ・システム。 - 【請求項６】複数のプロセッサ、これらプロセッサの各
々に設けられたキャッシュ・メモリおよび主メモリを具
備するマルチプロセッサ・システムに用いるデータ伝送
装置において、 伝送データのアドレス情報に基づいて上記キャッシュ・
メモリの各々と上記主メモリのモジュールの各々との間
を選択的に結合し、データ情報を転送するインターコネ
クション・ネットワーク構造と、 上記アドレス情報を上記キャッシュ・メモリの各々に伝
送するために上記キャッシュ・メモリの各々に結合され
る共有バス構造とを有することと、上記データ情報が上
記共有バス構造を介して転送されないことを特徴とする
マルチプロセッサ・システムのデータ伝送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116693A JPH0776942B2 (ja) | 1991-04-22 | 1991-04-22 | マルチプロセッサ・システムおよびそのデータ伝送装置 |
| CA002062909A CA2062909C (en) | 1991-04-22 | 1992-03-12 | Multiprocessor system and data transmission apparatus thereof |
| EP92302855A EP0510821A1 (en) | 1991-04-22 | 1992-04-01 | Multiprocessor cache system |
| BR929201347A BR9201347A (pt) | 1991-04-22 | 1992-04-13 | Sistema multiprocessador e aparelho de transmissao de dados para o mesmo |
| US07/870,539 US5386511A (en) | 1991-04-22 | 1992-04-17 | Multiprocessor system and data transmission apparatus thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116693A JPH0776942B2 (ja) | 1991-04-22 | 1991-04-22 | マルチプロセッサ・システムおよびそのデータ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328653A JPH04328653A (ja) | 1992-11-17 |
| JPH0776942B2 true JPH0776942B2 (ja) | 1995-08-16 |
Family
ID=14693520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116693A Expired - Lifetime JPH0776942B2 (ja) | 1991-04-22 | 1991-04-22 | マルチプロセッサ・システムおよびそのデータ伝送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5386511A (ja) |
| EP (1) | EP0510821A1 (ja) |
| JP (1) | JPH0776942B2 (ja) |
| BR (1) | BR9201347A (ja) |
| CA (1) | CA2062909C (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5623698A (en) * | 1993-04-30 | 1997-04-22 | Cray Research, Inc. | Memory interconnect network having separate routing networks for inputs and outputs using switches with FIFO queues and message steering bits |
| US5797026A (en) * | 1994-02-28 | 1998-08-18 | Intel Corporation | Method and apparatus for self-snooping a bus during a boundary transaction |
| US5572702A (en) * | 1994-02-28 | 1996-11-05 | Intel Corporation | Method and apparatus for supporting read, write, and invalidation operations to memory which maintain cache consistency |
| WO1996030837A1 (en) * | 1995-03-31 | 1996-10-03 | Shablamm Computer Inc. | Upgradable, cpu portable multi-processor crossbar interleaved computer |
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