JPH0777351B2 - デジタル−アナログ変換器アレイ - Google Patents
デジタル−アナログ変換器アレイInfo
- Publication number
- JPH0777351B2 JPH0777351B2 JP59502976A JP50297684A JPH0777351B2 JP H0777351 B2 JPH0777351 B2 JP H0777351B2 JP 59502976 A JP59502976 A JP 59502976A JP 50297684 A JP50297684 A JP 50297684A JP H0777351 B2 JPH0777351 B2 JP H0777351B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- cells
- current switching
- transistor cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明はデジタル／アナログ変換器アレイ、より詳細に
はアナログ及びデジタル回路部が共に同じカスタムデジ
タルアレイ上に実施されているような変換器アレイに関
する。
はアナログ及びデジタル回路部が共に同じカスタムデジ
タルアレイ上に実施されているような変換器アレイに関
する。
発明の背景 デジタル情報信号をアナログビデオ信号に変換するのに
使用されている従来のD/A変換器は多ビット、例えば８
ビツトのデジタル入力を受信するレジスタを使用してい
る。レジスタからビットが関連バツフアヘストライブさ
れ、それが対応する定電流スイツチング回路を駆動しそ
の出力がビツト位置に従つてＲ−2R抵抗器回路網により
減衰される。Ｒ−２抵抗器回路網は分圧器として接続さ
れた直列及び並列抵抗器の組合せであり、それにより各
連続ビツトが前のビツトの半分の電圧で生じ各ビツトで
同じ電流がゲートされる。これらの変換器はデジタル信
号用のレジスタ及びバツフア集積回路と組合せてアナロ
グ信号用の個別のスイツチング素子を使用している。こ
のような変換器の場合アナログスイツチング回路は素子
の同調及び整合に労働集約的作業を要しコストが高くな
る。このような変換器を集積もしくは個別素子と共に使
用する場合、著しく多い電力を必要とし例えばTTLの場
合は1.6W、ECLの場合は2.8Wにもなる。さらに許容可能
な“グリツチ（glitch）”（スイツチング波形歪）範囲
内で得られる最高トグル周波数は利用可能な個別素子パ
ラメータ及び相互接続回路寄生要因により制約される。
使用されている従来のD/A変換器は多ビット、例えば８
ビツトのデジタル入力を受信するレジスタを使用してい
る。レジスタからビットが関連バツフアヘストライブさ
れ、それが対応する定電流スイツチング回路を駆動しそ
の出力がビツト位置に従つてＲ−2R抵抗器回路網により
減衰される。Ｒ−２抵抗器回路網は分圧器として接続さ
れた直列及び並列抵抗器の組合せであり、それにより各
連続ビツトが前のビツトの半分の電圧で生じ各ビツトで
同じ電流がゲートされる。これらの変換器はデジタル信
号用のレジスタ及びバツフア集積回路と組合せてアナロ
グ信号用の個別のスイツチング素子を使用している。こ
のような変換器の場合アナログスイツチング回路は素子
の同調及び整合に労働集約的作業を要しコストが高くな
る。このような変換器を集積もしくは個別素子と共に使
用する場合、著しく多い電力を必要とし例えばTTLの場
合は1.6W、ECLの場合は2.8Wにもなる。さらに許容可能
な“グリツチ（glitch）”（スイツチング波形歪）範囲
内で得られる最高トグル周波数は利用可能な個別素子パ
ラメータ及び相互接続回路寄生要因により制約される。
発明の要約 従つて小型で低廉で簡単な改良型D/A変換器を提供する
ことが本発明の目的である。
ことが本発明の目的である。
素子の同調や整合をあまりもしくは全くやる必要のない
改良型D/A変換器を提供することも本発明の目的であ
る。
改良型D/A変換器を提供することも本発明の目的であ
る。
TTL及びECL部の所要電力が少い改良型D/A変換器を提供
することも本発明の目的である。
することも本発明の目的である。
TTL部に最大僅か1.1W且つECL部に1.0Wしか必要としない
改良型D/A変換器を提供することも本発明の目的であ
る。
改良型D/A変換器を提供することも本発明の目的であ
る。
許容不能な“グリツチ”なしに高トグル周波数で作動可
能な改良型D/A変換器を提供することも本発明の目的で
ある。
能な改良型D/A変換器を提供することも本発明の目的で
ある。
許容不能な“グリツチ”なしに180mHzのトグル周波数で
作動可能な改良型D/A変換器を提供することも本発明の
目的である。
作動可能な改良型D/A変換器を提供することも本発明の
目的である。
相互接続回路寄生要因の少い改良型D/A変換器を提供す
ることも本発明の目的である。
ることも本発明の目的である。
完全に集積回路形状として製作された改良型D/A変換器
を提供することも本発明の目的である。
を提供することも本発明の目的である。
デジタル及びアナログ素子が共にデジタルアレイチツプ
に実施されている改良型D/A変換器を提供することも本
発明の目的である。
に実施されている改良型D/A変換器を提供することも本
発明の目的である。
本発明は予め選定された部分のデジタルゲートアレイの
基本セルを接続してアナログ電流スイツチング回路を形
成し、完全なデジタル／アナログ変換器の能動部を単一
の元々全くデジタルなゲートアレイチツプ上に製作でき
るという認識から生じるものである。
基本セルを接続してアナログ電流スイツチング回路を形
成し、完全なデジタル／アナログ変換器の能動部を単一
の元々全くデジタルなゲートアレイチツプ上に製作でき
るという認識から生じるものである。
本発明は数ビツトを有するデジタル信号をアナログ信号
に変換するD/A変換器を特徴とする。本発明は特定数の
ビツトを記憶するレジスタを有する集積回路デジタルア
レイと、前記レジスタから前記特定数のビツトを受信す
るバツフア回路と、アナログ電流スイツチング回路網を
含んでいる。アナログ電流スイツチング回路網は被変換
ビツト数と釣り合つた数の電流スイツチング回路を含ん
でいる。各電流スイツチング回路はバツフア回路から関
連ビツトが送出されるのに応答して適切な電流出力を出
す。各電流スイツチング回路は２集団の並列接続トラン
ジスタセルを有するエミツタ結合スイツチ回路を含んで
いる。一方のトランジスタセル集団のベースはバツフア
回路に接続され、他方のトランジスタセル集団は電流ス
イツチング回路に接続されている。電流スイツチング回
路は第１のトランジスタセルを含み、そのエミツタはエ
ミツタ結合スイツチ回路内の他方のトランジスタセル集
団のベースに接続されている。分圧器回路網がアナログ
電流スイツチング回路網からの電流出力に応答して、関
連バツフア回路により表わされるビツトを示す電圧を与
える。
に変換するD/A変換器を特徴とする。本発明は特定数の
ビツトを記憶するレジスタを有する集積回路デジタルア
レイと、前記レジスタから前記特定数のビツトを受信す
るバツフア回路と、アナログ電流スイツチング回路網を
含んでいる。アナログ電流スイツチング回路網は被変換
ビツト数と釣り合つた数の電流スイツチング回路を含ん
でいる。各電流スイツチング回路はバツフア回路から関
連ビツトが送出されるのに応答して適切な電流出力を出
す。各電流スイツチング回路は２集団の並列接続トラン
ジスタセルを有するエミツタ結合スイツチ回路を含んで
いる。一方のトランジスタセル集団のベースはバツフア
回路に接続され、他方のトランジスタセル集団は電流ス
イツチング回路に接続されている。電流スイツチング回
路は第１のトランジスタセルを含み、そのエミツタはエ
ミツタ結合スイツチ回路内の他方のトランジスタセル集
団のベースに接続されている。分圧器回路網がアナログ
電流スイツチング回路網からの電流出力に応答して、関
連バツフア回路により表わされるビツトを示す電圧を与
える。
実施例において電流源回路は第２のトランジスタセルを
含むことができ、そのコレクタは第１のトランジスタセ
ルのエミツタへ接続され、そのベースには基準電圧源が
接続できるようにされそのエミツタには給電源に接続さ
れたバイアス抵抗器回路網が接続されている。バイアス
抵抗回路網は並列接続された複数の抵抗器セルを含むこ
とができる。複数個のトランジスタセルの各々が３個の
トランジスタセルを含むことができる。他方のトランジ
スタセル集団のコレクタ及び第１のトランジスタセルの
コレクタは互いに接続することができる。
含むことができ、そのコレクタは第１のトランジスタセ
ルのエミツタへ接続され、そのベースには基準電圧源が
接続できるようにされそのエミツタには給電源に接続さ
れたバイアス抵抗器回路網が接続されている。バイアス
抵抗回路網は並列接続された複数の抵抗器セルを含むこ
とができる。複数個のトランジスタセルの各々が３個の
トランジスタセルを含むことができる。他方のトランジ
スタセル集団のコレクタ及び第１のトランジスタセルの
コレクタは互いに接続することができる。
実施例の開示 他の目的、特徴及び利点は次の実施例及び添付図の説明
から明らかであり、ここに 第１図は本発明によるD/A変換器の簡単化されたブロツ
ク図、第2A図〜第2C図は第１図の変換器の一実施例のよ
り詳細な略図、第３図は第２図のデジタルデータアレイ
により形成したアナログ電流スイツチング回路の詳細
図、第４図は第１図の分圧器のより詳細な略図である。
から明らかであり、ここに 第１図は本発明によるD/A変換器の簡単化されたブロツ
ク図、第2A図〜第2C図は第１図の変換器の一実施例のよ
り詳細な略図、第３図は第２図のデジタルデータアレイ
により形成したアナログ電流スイツチング回路の詳細
図、第４図は第１図の分圧器のより詳細な略図である。
第１図に単一基板12上に載置されたデジタル／アナログ
変換器アレイ10を示す。多ビツトアドレスもしくは語の
形式で与えられるデジタル入力情報が線14を介してデジ
タルインターフエイス16に出される。しばしばビデオデ
ジタル情報信号を付随する複合信号が線18を介して複合
制御回路20に出される。デジタルインターフエイス16が
入力ビツトのレベルを調整し基準白;10％；ブラツク1;
ブラツク2;同期（Sync）；及びブランク：等の制御信号
を入力ビツトに割込ませる。ビツトはストローブ信号26
及び28によりフリツプフロツプバツフア24へクロツクさ
れるまでレジスタ22に記憶される。バツフア24に転送さ
れるとすぐにビツト信号は電流スイツチング回路網30へ
送出され、バツフア24から出される各ビツトに対して同
じ電流出力を与える。これらの電流出力は線32を介して
R2R型分圧器34へ送出されビツト位置すなわちアドレス
に依存する電圧を出す。複合制御回路20は夫々線36及び
38を介してレジスタ22及びデジタルインターフエイス16
へセツト及びリセツト信号を出す。複合制御回路20はま
た線40を介して複合制御スイツチング回路42へ信号を与
え、それは分圧器34のアナログ出力に直接影響を及ぼ
す。
変換器アレイ10を示す。多ビツトアドレスもしくは語の
形式で与えられるデジタル入力情報が線14を介してデジ
タルインターフエイス16に出される。しばしばビデオデ
ジタル情報信号を付随する複合信号が線18を介して複合
制御回路20に出される。デジタルインターフエイス16が
入力ビツトのレベルを調整し基準白;10％；ブラツク1;
ブラツク2;同期（Sync）；及びブランク：等の制御信号
を入力ビツトに割込ませる。ビツトはストローブ信号26
及び28によりフリツプフロツプバツフア24へクロツクさ
れるまでレジスタ22に記憶される。バツフア24に転送さ
れるとすぐにビツト信号は電流スイツチング回路網30へ
送出され、バツフア24から出される各ビツトに対して同
じ電流出力を与える。これらの電流出力は線32を介して
R2R型分圧器34へ送出されビツト位置すなわちアドレス
に依存する電圧を出す。複合制御回路20は夫々線36及び
38を介してレジスタ22及びデジタルインターフエイス16
へセツト及びリセツト信号を出す。複合制御回路20はま
た線40を介して複合制御スイツチング回路42へ信号を与
え、それは分圧器34のアナログ出力に直接影響を及ぼ
す。
一実施例において、本発明による８ビツトデジタル／ア
ナログ変換器10aは第２図に示すようにカリフオルニア
州、キユーパチノ、応用マイクロ回路社のQ720ゲートア
レイを使用して構成することができ、ここで同じ部品に
は第１図と同じ番号が付されており８段階の部品の各々
に小文字ａ〜ｈを付した同番号が与えられている。
ナログ変換器10aは第２図に示すようにカリフオルニア
州、キユーパチノ、応用マイクロ回路社のQ720ゲートア
レイを使用して構成することができ、ここで同じ部品に
は第１図と同じ番号が付されており８段階の部品の各々
に小文字ａ〜ｈを付した同番号が与えられている。
第2A図〜第2C図において、基板12上の小さな４角ボツク
スはラベルを付した信号のための接点である。
スはラベルを付した信号のための接点である。
接点B1〜B8はビツトデジタル入力信号を受信するもので
ある。複合入力信号すなわち接点には“ホワイト”、
“10％”、“ブラツク1"、“ブラツク2"、“同期（Syn
c）”及び“ブランク”のラベルが付されている。複合
出力信号“Ｅブランク”、“Ｅ同期（Sync）”及び“E1
0％”は信号C1〜C8と同様に分圧器34、第１図、と相互
接続されている。回路30a−ｈは接点E1−E8を通って外
部の抵抗バイアス回路網に接続される。グリツチ調整接
点は外部ソースからのグリツチ調整入力を受信し、クロ
ツク接点は外部クロツクからのクロツク信号を受信す
る。
ある。複合入力信号すなわち接点には“ホワイト”、
“10％”、“ブラツク1"、“ブラツク2"、“同期（Syn
c）”及び“ブランク”のラベルが付されている。複合
出力信号“Ｅブランク”、“Ｅ同期（Sync）”及び“E1
0％”は信号C1〜C8と同様に分圧器34、第１図、と相互
接続されている。回路30a−ｈは接点E1−E8を通って外
部の抵抗バイアス回路網に接続される。グリツチ調整接
点は外部ソースからのグリツチ調整入力を受信し、クロ
ツク接点は外部クロツクからのクロツク信号を受信す
る。
デジタルインターフエイス16は８段階、16a〜16hを含ん
でいる。段階16aに示すように、各段階はレベルシフト
回路50を含み、そのレベルシフト回路50はTTLもしくはE
CL論理信号を受信してデジタル／アナログ変換器アレイ
の内部回路が受信可能なローレベルに変換する。レベル
調整回路50は入出力セルにより実施しても良い。レベル
調整器回路50の出力はバツフア増幅器52へ送出される。
システムが複合制御回路を付随する時は、デジタルイン
ターフエイス16にはNORゲート54及びORゲート56も含ま
れる。これらのゲートの出力は段階16a〜ｈにおいて対
応するレジスタ段22a〜ｈに出される。NORゲート54はバ
ツフア増幅器52の出力にビツトが存在すると出力を出し
て入力ビツトを転送する。NORゲート54の他の入力及びO
Rゲート56の動作は複合制御回路20により制御される
が、それについては後で説明する。NORゲート54から１
ビツトが転送されると、それはレジスタ22の段22aに記
憶される。ストローブ接点にストローブ信号が生じる
と、それはレベル調整器回路58により処理され増幅器60
を介してレジスタ22の各段階22a〜ｈ及びバツフア24の
各段階24a〜ｈにストローブ信号を与え、そのレジスタ
段からの各ビツトを対応するバツフア段に転送する。バ
ツフア段24a〜ｈに受信されるとすぐに、ビツトは個々
の電流スチツチング回路30a〜ｈへ転送され、その後接
点C1〜８を介して直接分圧器34、第１図、へ出される。
でいる。段階16aに示すように、各段階はレベルシフト
回路50を含み、そのレベルシフト回路50はTTLもしくはE
CL論理信号を受信してデジタル／アナログ変換器アレイ
の内部回路が受信可能なローレベルに変換する。レベル
調整回路50は入出力セルにより実施しても良い。レベル
調整器回路50の出力はバツフア増幅器52へ送出される。
システムが複合制御回路を付随する時は、デジタルイン
ターフエイス16にはNORゲート54及びORゲート56も含ま
れる。これらのゲートの出力は段階16a〜ｈにおいて対
応するレジスタ段22a〜ｈに出される。NORゲート54はバ
ツフア増幅器52の出力にビツトが存在すると出力を出し
て入力ビツトを転送する。NORゲート54の他の入力及びO
Rゲート56の動作は複合制御回路20により制御される
が、それについては後で説明する。NORゲート54から１
ビツトが転送されると、それはレジスタ22の段22aに記
憶される。ストローブ接点にストローブ信号が生じる
と、それはレベル調整器回路58により処理され増幅器60
を介してレジスタ22の各段階22a〜ｈ及びバツフア24の
各段階24a〜ｈにストローブ信号を与え、そのレジスタ
段からの各ビツトを対応するバツフア段に転送する。バ
ツフア段24a〜ｈに受信されるとすぐに、ビツトは個々
の電流スチツチング回路30a〜ｈへ転送され、その後接
点C1〜８を介して直接分圧器34、第１図、へ出される。
第３図の回路30aに示すように各電流スイツチング回路3
0a〜ｈはECL回路等のエミツタ結合スイツチング対80を
含み、各トランジスタ対82,84は実際には三重のエミツ
タ符号で示すように複数個のトランジスタセル82a,82b,
82c及び84a,84b,84cで形成されている。これは所望の電
流値8.5mAとするのに必要であり、これは従来のデジタ
ルアレイの任意の単一トランジスタセルでは得られな
い。回路30aは第２図に於いて５個の接点91,92,93,94及
び95を有している。出力91はトランジスタ82のベースと
バツフア段24aを相互接続する。出力92はトランジスタ8
4のコレクタをその各コレクタ出力接点C1〜C8、第２
図、と相互接続する。トランジスタ84のベースはトラン
ジスタ100のエミツタと相互接続される。トランジスタ8
4のベースとトランジスタ100のエミツタは出力93、テス
ト点、へ接続される。トランジスタ100のベースは出力9
4へ接続され、それはグリツチ調整線102へ直結され、そ
れを介して外乱調整信号がグリツチ調整接点を通つて導
入される。トランジスタ84及び82のエミツタは共に出力
95に接続され、それはE1〜E8出力、第２図、の各々に接
続されている。また電流源トランジスタ100と共に、電
圧基準トランジスタ104も設けられており、そのエミツ
タには電圧基準抵抗器106,108,110及び112が接続されて
いる。トランジスタ104は、そのベースに基準電圧源VR
が接続され、基準ダイオードとして動作し、トランジス
タ84のベースへ一定のバイアス電圧を与えるために−1V
より少ない基準電圧を供給する。これによりトランジス
タ84は常時「オン」状態に維持される。バイアス抵抗網
106,108,110,112は、電圧源VEEに接続され、ダイオード
として動作するトランジスタ104と共に、このバイアス
電圧を与えるために設けられる。バイアス抵抗網が４つ
の抵抗器106,108,110,112を含む理由は、ゲートアレイ
においては、正しいバイアスを作るのに必要な正確な抵
抗値を得ることが困難であるからである。従って、抵抗
網が４つの抵抗器の組合せを利用して、バイアス機能の
ための正しい抵抗値を作っている。上述のようにトラン
ジスタ104とバイアス抵抗網106,108,110,112は、トラン
ジスタ84を常時「オン」状態に維持するために正しいバ
イアス抵抗値により一定のバイアス電圧をトランジスタ
84のベースに与える目的で設けられ、またトランジスタ
104が基準ダイオードとして動作しかつバイアス抵抗網
が電圧源に接続されていることにより、正しいバイアス
電圧をトランジスタ84のベースに印加するバイアス印加
の作用を行い、さらにこの正しい一定のバイアス電圧が
トランジスタ84に与えられることによりトランジスタが
常時「オン」状態に維持され、これによりトランジスタ
82,84からなる電流スイッチング回路からそれぞれの切
替電流はわずかに等しく、グリッチはこの電流スイッチ
ング回路のターン・オン及びターン・オフ時を実質上等
しくすることにより最小にすることができるという効果
がある。従来のゲートアレイ内の中立的ゲートを新しく
接続して電流スイツチング回路30a、第３図、を形成す
ることにより従来のデジタルゲートアレイ基板を使用し
てデジタルアレイ上にアナログ回路を形成しデジタル／
アナログ変換器のデジタル回路だけでなくアナログ回路
も単一デジタルアレイチツプ上に製作することができ
る。この構造により小型、低廉でより簡単なD/A変換器
を製作することができ、それは素子の同調や整合をほと
んどもしくは全く必要とせずTTL及びECL部の使用電力が
少い。それはまた許容「グリッチ」限界内でより高いト
グル周波数で作動し、相互接続回路寄生要因を最少限と
する。この回路が許容グリッチ限界内でより高いトグル
周波数で作動できるのは次の２つの理由による。第１の
理由は、過剰な寄生インダクタンスがないことである。
唯一の寄生インダクタンスはICにおける配線から生じ
る。例えば、もしこの回路をPC（印刷配線）盤上に作成
すると極めて大きな寄生インダクタンスを生じ、回路は
許容グリッチ限界内で作動することはできない。第２の
理由は、トランジスタ82と84は、電流を電源に戻すので
はなく、これらのトランジスタの間で交換するように構
成されているからであり、このことはまたグリッチのな
い電流スイッチングに有利である。接点91上の入力は２
つの値、例えば論理「１」と論理「０」をとる。接点94
には適当なバイアス電圧が印加される。この電圧は、論
理「１」の電圧と論理「０」の電圧との略中間の電圧で
ある。論理「１」が接点91に印加されると、接点92にお
ける電流は零である。論理「０」が接点91に印加される
と、接点92における電流は接点95に接続される電流源に
より予め設定された値である。接点91での信号の有限の
長さの立上り及び立下り時間により電流のスイツチング
はストローブ（クロツク）入力に対して遅延する。接点
94上のバイアスを正の方に増すと、接点92でターンオン
される電流の遅延は短縮され、またもしバイアスをより
負の方にするとターンオンの遅延は長くなる。もしｎビ
ツトのデジタル／アナログ変換器において最上位ビツト
がターンオンし、ｎ−１個の残りのビツトがターンオフ
（データ入力及びストローブパルスにより）すると、バ
イアス電圧に依存して最上位ビツトは、ｎ−１個の下位
ビツトより早く、又は同時に、又はこれより遅れてター
ンオンする。もし、早くターンオンすると、接点92での
電流、そしてその結果出力電圧（第４図の回路網を通つ
ての）は増加しそして次にこの最終の値に減少する。も
し遅れれば、上述と反対の現象となる。この過渡現象は
一般に「グリツチ」と呼ばれている。フリップフロップ
の等しくないターンオン、ターンオフ時間は電流スイッ
チング回路における対応するバイアスを調節することに
より相殺し、「グリッチ」を最小にすることができる。
バッファトランジスタ100を通る電流を調節することに
より、各電流スイッチにおいて切り換えられるそれぞれ
の電流を等しくすることができる。従って、寄生キャパ
シタンスの充電に起因する時間差も等しくなり、これに
より「グリッチ」を最小に保つ。第４図の回路（ラダー
回路）は電流に重み付けをし所望の出力電圧を作る。
0a〜ｈはECL回路等のエミツタ結合スイツチング対80を
含み、各トランジスタ対82,84は実際には三重のエミツ
タ符号で示すように複数個のトランジスタセル82a,82b,
82c及び84a,84b,84cで形成されている。これは所望の電
流値8.5mAとするのに必要であり、これは従来のデジタ
ルアレイの任意の単一トランジスタセルでは得られな
い。回路30aは第２図に於いて５個の接点91,92,93,94及
び95を有している。出力91はトランジスタ82のベースと
バツフア段24aを相互接続する。出力92はトランジスタ8
4のコレクタをその各コレクタ出力接点C1〜C8、第２
図、と相互接続する。トランジスタ84のベースはトラン
ジスタ100のエミツタと相互接続される。トランジスタ8
4のベースとトランジスタ100のエミツタは出力93、テス
ト点、へ接続される。トランジスタ100のベースは出力9
4へ接続され、それはグリツチ調整線102へ直結され、そ
れを介して外乱調整信号がグリツチ調整接点を通つて導
入される。トランジスタ84及び82のエミツタは共に出力
95に接続され、それはE1〜E8出力、第２図、の各々に接
続されている。また電流源トランジスタ100と共に、電
圧基準トランジスタ104も設けられており、そのエミツ
タには電圧基準抵抗器106,108,110及び112が接続されて
いる。トランジスタ104は、そのベースに基準電圧源VR
が接続され、基準ダイオードとして動作し、トランジス
タ84のベースへ一定のバイアス電圧を与えるために−1V
より少ない基準電圧を供給する。これによりトランジス
タ84は常時「オン」状態に維持される。バイアス抵抗網
106,108,110,112は、電圧源VEEに接続され、ダイオード
として動作するトランジスタ104と共に、このバイアス
電圧を与えるために設けられる。バイアス抵抗網が４つ
の抵抗器106,108,110,112を含む理由は、ゲートアレイ
においては、正しいバイアスを作るのに必要な正確な抵
抗値を得ることが困難であるからである。従って、抵抗
網が４つの抵抗器の組合せを利用して、バイアス機能の
ための正しい抵抗値を作っている。上述のようにトラン
ジスタ104とバイアス抵抗網106,108,110,112は、トラン
ジスタ84を常時「オン」状態に維持するために正しいバ
イアス抵抗値により一定のバイアス電圧をトランジスタ
84のベースに与える目的で設けられ、またトランジスタ
104が基準ダイオードとして動作しかつバイアス抵抗網
が電圧源に接続されていることにより、正しいバイアス
電圧をトランジスタ84のベースに印加するバイアス印加
の作用を行い、さらにこの正しい一定のバイアス電圧が
トランジスタ84に与えられることによりトランジスタが
常時「オン」状態に維持され、これによりトランジスタ
82,84からなる電流スイッチング回路からそれぞれの切
替電流はわずかに等しく、グリッチはこの電流スイッチ
ング回路のターン・オン及びターン・オフ時を実質上等
しくすることにより最小にすることができるという効果
がある。従来のゲートアレイ内の中立的ゲートを新しく
接続して電流スイツチング回路30a、第３図、を形成す
ることにより従来のデジタルゲートアレイ基板を使用し
てデジタルアレイ上にアナログ回路を形成しデジタル／
アナログ変換器のデジタル回路だけでなくアナログ回路
も単一デジタルアレイチツプ上に製作することができ
る。この構造により小型、低廉でより簡単なD/A変換器
を製作することができ、それは素子の同調や整合をほと
んどもしくは全く必要とせずTTL及びECL部の使用電力が
少い。それはまた許容「グリッチ」限界内でより高いト
グル周波数で作動し、相互接続回路寄生要因を最少限と
する。この回路が許容グリッチ限界内でより高いトグル
周波数で作動できるのは次の２つの理由による。第１の
理由は、過剰な寄生インダクタンスがないことである。
唯一の寄生インダクタンスはICにおける配線から生じ
る。例えば、もしこの回路をPC（印刷配線）盤上に作成
すると極めて大きな寄生インダクタンスを生じ、回路は
許容グリッチ限界内で作動することはできない。第２の
理由は、トランジスタ82と84は、電流を電源に戻すので
はなく、これらのトランジスタの間で交換するように構
成されているからであり、このことはまたグリッチのな
い電流スイッチングに有利である。接点91上の入力は２
つの値、例えば論理「１」と論理「０」をとる。接点94
には適当なバイアス電圧が印加される。この電圧は、論
理「１」の電圧と論理「０」の電圧との略中間の電圧で
ある。論理「１」が接点91に印加されると、接点92にお
ける電流は零である。論理「０」が接点91に印加される
と、接点92における電流は接点95に接続される電流源に
より予め設定された値である。接点91での信号の有限の
長さの立上り及び立下り時間により電流のスイツチング
はストローブ（クロツク）入力に対して遅延する。接点
94上のバイアスを正の方に増すと、接点92でターンオン
される電流の遅延は短縮され、またもしバイアスをより
負の方にするとターンオンの遅延は長くなる。もしｎビ
ツトのデジタル／アナログ変換器において最上位ビツト
がターンオンし、ｎ−１個の残りのビツトがターンオフ
（データ入力及びストローブパルスにより）すると、バ
イアス電圧に依存して最上位ビツトは、ｎ−１個の下位
ビツトより早く、又は同時に、又はこれより遅れてター
ンオンする。もし、早くターンオンすると、接点92での
電流、そしてその結果出力電圧（第４図の回路網を通つ
ての）は増加しそして次にこの最終の値に減少する。も
し遅れれば、上述と反対の現象となる。この過渡現象は
一般に「グリツチ」と呼ばれている。フリップフロップ
の等しくないターンオン、ターンオフ時間は電流スイッ
チング回路における対応するバイアスを調節することに
より相殺し、「グリッチ」を最小にすることができる。
バッファトランジスタ100を通る電流を調節することに
より、各電流スイッチにおいて切り換えられるそれぞれ
の電流を等しくすることができる。従って、寄生キャパ
シタンスの充電に起因する時間差も等しくなり、これに
より「グリッチ」を最小に保つ。第４図の回路（ラダー
回路）は電流に重み付けをし所望の出力電圧を作る。
複合制御回路20、第２図、はNORゲート54及びORゲート5
6を介して作動して信号を出しそれは入力８ビツト語や
アドレスに重畳することができる。NORゲート54はバツ
フア増幅器52の出力からビツト信号を受信する他に線59
を介してORゲート62の出力も受信し、それはバツフア増
幅器６により反転された後線66を介して第３の入力とし
てNORゲート54に出される。次にORゲート62はバツフア
増幅器68,70及び72から入力を受信し、それらはそれぞ
れレベル調整器74,76及び78を介して“ブラツク1"、
“ブラツク2"及び“シンク（Sync）”信号により駆動さ
れる。こうして“ブラツク1"、“ブラツク2"もしくは
“シンク（Sync）”信号を受信すると、ORゲート62は線
59及び66を介してNORゲート54へ信号を出し、それによ
りスイツチング回路30a〜ｈは“ブラツク”及び“シン
ク（Sync）”信号に対して適正なアナログ値を出す。OR
ゲート56は線130及び132を介して“ホワイト”指令の受
信時にレベル調整器回路138から誘起されるそれぞれバ
ツフア増幅器134及び136からの信号を受信する。こうし
て“ホワイト”信号が生じると総“ホワイト”出力を生
じるアナログ信号が電流スイツチング回路30a〜ｈから
出される。
6を介して作動して信号を出しそれは入力８ビツト語や
アドレスに重畳することができる。NORゲート54はバツ
フア増幅器52の出力からビツト信号を受信する他に線59
を介してORゲート62の出力も受信し、それはバツフア増
幅器６により反転された後線66を介して第３の入力とし
てNORゲート54に出される。次にORゲート62はバツフア
増幅器68,70及び72から入力を受信し、それらはそれぞ
れレベル調整器74,76及び78を介して“ブラツク1"、
“ブラツク2"及び“シンク（Sync）”信号により駆動さ
れる。こうして“ブラツク1"、“ブラツク2"もしくは
“シンク（Sync）”信号を受信すると、ORゲート62は線
59及び66を介してNORゲート54へ信号を出し、それによ
りスイツチング回路30a〜ｈは“ブラツク”及び“シン
ク（Sync）”信号に対して適正なアナログ値を出す。OR
ゲート56は線130及び132を介して“ホワイト”指令の受
信時にレベル調整器回路138から誘起されるそれぞれバ
ツフア増幅器134及び136からの信号を受信する。こうし
て“ホワイト”信号が生じると総“ホワイト”出力を生
じるアナログ信号が電流スイツチング回路30a〜ｈから
出される。
バツフア増幅器134からの“ホワイト”指令出力はまたO
Rゲート140及び142をセツト及びリセツトする一入力も
与える。ORゲート142は線144及び146を介してそれぞれ
レジスタ段22a〜ｄ及びバツフア段24a〜ｄに“セツト”
及び“リセツト”信号を出す。ORゲート140は線148及び
150を介してそれぞれレジスタ段22e〜ｈ及びバツフア段
24e〜ｈへ同様な信号を出す。
Rゲート140及び142をセツト及びリセツトする一入力も
与える。ORゲート142は線144及び146を介してそれぞれ
レジスタ段22a〜ｄ及びバツフア段24a〜ｄに“セツト”
及び“リセツト”信号を出す。ORゲート140は線148及び
150を介してそれぞれレジスタ段22e〜ｈ及びバツフア段
24e〜ｈへ同様な信号を出す。
“同期（Sync）”信号はORゲート62及びNORゲート54を
介して作用する他に、複合信号10％、ホワイト及びブラ
ツクと同様に複合制御スイツチング回路42を介して直接
作用する。複合制御スイツチング回路42は３個の電流ス
イツチング回路30i,30j及び30kを含み、それらは回路30
a〜ｈと同じである。10％指令はレベル調整器160及びバ
ツフア増幅器162により処理された後、第３図のトラン
ジスタ82のベースである回路30iの入力91に直送され
る。これにより符号92に出力が生じ０アナログ出力電圧
を確立する。バツフア増幅器72の出力に存在する同期
（Sync）信号はORゲート62に送られる他に、標準同期
（Sync）信号に対して所望の値の出力を接点92に発生す
る電流スイツチング回路30jの入力91へも送出される。
ブラツク指令はレベル調整器160及びバツフア増幅器162
により処理された後、接点92に出力を発生しアナログ出
力信号のブランキングを行うスイツチング回路30hの入
力91へ送出される。
介して作用する他に、複合信号10％、ホワイト及びブラ
ツクと同様に複合制御スイツチング回路42を介して直接
作用する。複合制御スイツチング回路42は３個の電流ス
イツチング回路30i,30j及び30kを含み、それらは回路30
a〜ｈと同じである。10％指令はレベル調整器160及びバ
ツフア増幅器162により処理された後、第３図のトラン
ジスタ82のベースである回路30iの入力91に直送され
る。これにより符号92に出力が生じ０アナログ出力電圧
を確立する。バツフア増幅器72の出力に存在する同期
（Sync）信号はORゲート62に送られる他に、標準同期
（Sync）信号に対して所望の値の出力を接点92に発生す
る電流スイツチング回路30jの入力91へも送出される。
ブラツク指令はレベル調整器160及びバツフア増幅器162
により処理された後、接点92に出力を発生しアナログ出
力信号のブランキングを行うスイツチング回路30hの入
力91へ送出される。
スイツチング回路30a〜ｋを作動させる適正なバイアス
がエミツタ接続E1〜E8を介して与えられ適切なスイツチ
ング値をセツトする。接点C1〜C8はR2R分圧器34、第４
図、と相互接続されている。接点を保護するためにコネ
クタC7及びC8は同じ接点に接続されている。各抵抗器20
0,202,204,206,208及び210は75Ωであり、抵抗器212,21
4,216,218,220及び222は37.5Ωもしくは出力整合に必要
な他の値、すなわち75Ωのほぼ半分である。このネツト
ワークにおいて各電流スイツチング回路30a〜30hの出力
は等しく使用する特定ビツトのビツト位置に応じて異な
る電圧を生じ、全回路網が75Ωインピーダンス線に整合
されたアナログ出力を出す。
がエミツタ接続E1〜E8を介して与えられ適切なスイツチ
ング値をセツトする。接点C1〜C8はR2R分圧器34、第４
図、と相互接続されている。接点を保護するためにコネ
クタC7及びC8は同じ接点に接続されている。各抵抗器20
0,202,204,206,208及び210は75Ωであり、抵抗器212,21
4,216,218,220及び222は37.5Ωもしくは出力整合に必要
な他の値、すなわち75Ωのほぼ半分である。このネツト
ワークにおいて各電流スイツチング回路30a〜30hの出力
は等しく使用する特定ビツトのビツト位置に応じて異な
る電圧を生じ、全回路網が75Ωインピーダンス線に整合
されたアナログ出力を出す。
本技術分野の技術に習熟した人であれば他の実施例も考
えられることと思われ、それも請求の範囲内とする。
えられることと思われ、それも請求の範囲内とする。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルトン，エバン アメリカ合衆国 01940 マサチユーセツ ツ州，リンフイールド，コートランド レ ーン ５ (56)参考文献 特開 昭56−136026（ＪＰ，Ａ) 特開 昭50−115758（ＪＰ，Ａ)
Claims (3)
- 【請求項１】数ビットを有するデジタル信号をアナログ
信号に変換するD/A変換器において、該変換器は 単一のモノリシック素子上に配置された集積回路デジタ
ルアレイを具備し、該集積回路デジタルアレイは、 前記数ビットを記憶するレジスタと； 前記レジスタから前記数ビットを受信するバッファ回路
と； アナログ電流スイッチング回路網であって、各々が前記
バッファ回路からの関連ビットの送出に応答して適切な
電流出力を出す前記の数ビットと同数の第１の電流スイ
ッチング回路を含み、前記第１の電流スイッチング回路
の各々が２集団の並列接続トランジスタセルを含むエミ
ッタ結合スイッチ回路を含み、一方のトランジスタセル
集団のセルの各々のベースには前記バッファ回路が接続
されており他方のトランジスタセル集団のセルの各々の
ベースには第２の電流スイッチング回路が接続されてお
り、また前記他方のトランジスタセル集団のセルの各々
のコレクタは出力点を経てR2R分圧器回路網の入力端子
に接続され、前記第２の電流スイッチング回路は第１の
トランジスタセル及び第２のトランジスタセルを含み、
前記第１のトランジスタセルのエミッタは前記エミッタ
結合スイッチ回路内の前記他方のトランジスタセル集団
のセルの各々のベースに接続され、また前記第１のトラ
ンジスタセルのベースはグリッチ調整線に接続され、前
記第２のトランジスタセルのコレクタは前記第１のトラ
ンジスタセルのエミッタに接続され、ベースは基準電圧
源に接続され、またエミッタは電圧源に接続されたバイ
アス抵抗網に接続され、 前記分圧器回路網は前記アナログ電流スイッチング回路
網からの電流出力に応答してアナログ電圧を出すD/A変
換器。 - 【請求項２】請求の範囲第１項記載の変換器において、 前記バイアス抵抗回路網は並列接続された複数個の抵抗
器セルを含むD/A変換器。 - 【請求項３】請求の範囲第１項記載の変換器において、
前記複数個のトランジスタセルは３個のトランジスタセ
ルを含むD/A変換器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US516765 | 1983-07-25 | ||
| US06/516,765 US4607248A (en) | 1983-07-25 | 1983-07-25 | Digital to analog converter having integrated digital and analog circuitry |
| PCT/US1984/001118 WO1985000710A1 (en) | 1983-07-25 | 1984-07-16 | Digital to analog converter array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60500843A JPS60500843A (ja) | 1985-05-30 |
| JPH0777351B2 true JPH0777351B2 (ja) | 1995-08-16 |
Family
ID=24057002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59502976A Expired - Lifetime JPH0777351B2 (ja) | 1983-07-25 | 1984-07-16 | デジタル−アナログ変換器アレイ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4607248A (ja) |
| EP (1) | EP0151176B1 (ja) |
| JP (1) | JPH0777351B2 (ja) |
| DE (2) | DE3490343T (ja) |
| GB (1) | GB2157905B (ja) |
| IT (1) | IT1176472B (ja) |
| NL (1) | NL191073C (ja) |
| WO (1) | WO1985000710A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677581A (en) * | 1985-05-30 | 1987-06-30 | Allied Corporation | Multichannel, self-calibrating, analog input/output apparatus for generating and measuring DC stimuli |
| JP3069587B2 (ja) * | 1988-11-01 | 2000-07-24 | セイコーエプソン株式会社 | 多出力電流供給用集積回路及びそれを用いた複数の被駆動素子の駆動制御装置 |
| US5570090A (en) * | 1994-05-23 | 1996-10-29 | Analog Devices, Incorporated | DAC with digitally-programmable gain and sync level generation |
| US5790060A (en) * | 1996-09-11 | 1998-08-04 | Harris Corporation | Digital-to-analog converter having enhanced current steering and associated method |
| DE602007009217D1 (de) * | 2007-07-27 | 2010-10-28 | Fujitsu Semiconductor Ltd | Schaltung |
| DE102018200723A1 (de) | 2018-01-17 | 2019-07-18 | Robert Bosch Gmbh | Elektrische Schaltung zum Test primärer interner Signale eines ASIC |
Citations (2)
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|---|---|---|---|---|
| JPS50115758A (ja) * | 1974-02-22 | 1975-09-10 | ||
| JPS56136026A (en) * | 1980-03-26 | 1981-10-23 | Casio Comput Co Ltd | Glitch preventing circuit of digital-to-analog converter |
Family Cites Families (6)
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| US4016555A (en) * | 1975-04-07 | 1977-04-05 | Tyrrel Sylvan F | Signal converter |
| US4045793A (en) * | 1975-09-29 | 1977-08-30 | Motorola, Inc. | Digital to analog converter |
| US4092639A (en) * | 1976-01-06 | 1978-05-30 | Precision Monolithics, Inc. | Digital to analog converter with complementary true current outputs |
| DE2659709C3 (de) * | 1976-12-31 | 1982-05-06 | Hoechst Ag, 6000 Frankfurt | 2,5-Bis-(4-aminophenyl)-1,3,4-oxadiazole und ihre Verwendung |
| US4138671A (en) * | 1977-02-14 | 1979-02-06 | Precision Monolithics, Inc. | Selectable trimming circuit for use with a digital to analog converter |
-
1983
- 1983-07-25 US US06/516,765 patent/US4607248A/en not_active Expired - Fee Related
-
1984
- 1984-07-16 EP EP84902979A patent/EP0151176B1/en not_active Expired - Lifetime
- 1984-07-16 DE DE19843490343 patent/DE3490343T/de active Pending
- 1984-07-16 NL NL8420202A patent/NL191073C/xx not_active IP Right Cessation
- 1984-07-16 JP JP59502976A patent/JPH0777351B2/ja not_active Expired - Lifetime
- 1984-07-16 DE DE3490343A patent/DE3490343C2/de not_active Expired
- 1984-07-16 WO PCT/US1984/001118 patent/WO1985000710A1/en not_active Ceased
- 1984-07-16 GB GB08507037A patent/GB2157905B/en not_active Expired
- 1984-07-25 IT IT22039/84A patent/IT1176472B/it active
Patent Citations (2)
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|---|---|---|---|---|
| JPS50115758A (ja) * | 1974-02-22 | 1975-09-10 | ||
| JPS56136026A (en) * | 1980-03-26 | 1981-10-23 | Casio Comput Co Ltd | Glitch preventing circuit of digital-to-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0151176B1 (en) | 1991-06-05 |
| DE3490343C2 (ja) | 1989-12-14 |
| NL8420202A (nl) | 1985-06-03 |
| US4607248A (en) | 1986-08-19 |
| GB2157905A (en) | 1985-10-30 |
| IT1176472B (it) | 1987-08-18 |
| WO1985000710A1 (en) | 1985-02-14 |
| NL191073B (nl) | 1994-08-01 |
| EP0151176A4 (en) | 1988-04-18 |
| JPS60500843A (ja) | 1985-05-30 |
| GB2157905B (en) | 1986-12-03 |
| EP0151176A1 (en) | 1985-08-14 |
| DE3490343T (de) | 1985-10-31 |
| GB8507037D0 (en) | 1985-04-24 |
| IT8422039A0 (it) | 1984-07-25 |
| IT8422039A1 (it) | 1986-01-25 |
| NL191073C (nl) | 1995-01-02 |
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