JPH077767A

JPH077767A - 伝送チャネルに装置を接続するための装置

Info

Publication number: JPH077767A
Application number: JP5342436A
Authority: JP
Inventors: Van Suu Maurice G Le; ジルベールルバンスーモーリス
Original assignee: SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1992-12-14
Filing date: 1993-12-14
Publication date: 1995-01-10
Also published as: DE69300379T2; US5535344A; DE69300379D1; EP0603065A1; FR2699351A1; FR2699351B1; EP0603065B1

Abstract

(57)【要約】【目的】伝送チャネルに装置を接続するための装置【構成】伝送チャネルに装置を接続するために、装
置１を伝送チャネル２に結合するための第１のカップリ
ング回路５と、受信または送信された信号を処理し、そ
れらがあらかじめ設定された基準に適合することを確認
する第２の処理回路６と、処理回路６と装置１とに接続
されて、受信した情報に対応する命令を実行させるよう
になされており、通常はマイクロプロセッサである第３
の回路７を有する装置を使用する。第２の処理回路６
は、送信された信号または送信されるべき信号のタイプ
に関連した制御レジスタと、送信された信号または送信
されるべき信号を受信するバッファメモリとを有してい
る。マイクロプロセッサ７は続いて、この制御レジスタ
の状態に応じてプログラムメモリにロードされた命令を
実行するようになされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ホームオートメーショ
ンの分野において使用可能な伝送チャネルに装置または
機器を接続するための装置に関するものである。非常に
将来有望なこの分野における目的とは、住居内で、電気
を使用する様々な装置または機器を相互接続して、それ
らを最大限効果的に管理するということにある。そのよ
うな様々な装置または装置には、セントラルヒーティン
グ設備（例えば電気または熱湯を使用するもの）、ラジ
オ放送受信設備および通信設備、さらに冷凍庫や洗濯機
などの各種の家庭用電気機器がある。さらに監視設備お
よび防火、防犯警報装置をも含めることもできる。

【０００２】

【従来の技術】ホームオートメーションリンクの問題を
研究している専門家が協力して、信号、データまたは命
令が送信しなければならない条件を管理する基準を設定
した。この目的のために、専門家らは、以下の５種類の
伝送チャネルを定義した。つまり、搬送電流による伝
送、赤外線放射による伝送、無線電気伝送、ツイストペ
アによる伝送、さらに同軸ケーブルによる伝送である。
基準では、各伝送チャネルごとにリンクを、物理的かつ
時間的に定義している。これは、通信を確立する際に
は、承認信号が送信および受信の特定なプロトコルに従
わなければならないことを意味している。さらに、各伝
送チャネルには可変の伝送速度が与えられ、低速度は、
伝送チャネルが高品質でない場合に、つまりは、特にノ
イズが起きている場合に特に使用可能である。

【０００３】上記のような設備に接続されるように構成
された装置には、その原理として、伝送チャネルを介し
て装置に送信された命令を、この装置に実行させるよう
にすることができ、あるいは逆に、アラームステーショ
ンに向けて、装置の効果的な運転に関する伝送チャネル
の命令を送り出すことができるマイクロプロセッサまた
はマイクロ回路が備えられている。考えられる使用法の
うち、例えば、電気暖房設備が時間遅延始動式である場
合が考えられる。これは電気供給者（電力会社）主導
で、電流の引出しの規模を制限するために行われるもの
である。例えば地域中の住人、さらには国民全体が電力
消費を開始するテレビ放送の間など、発電所が大量の電
力引出しに対応できない瞬間というものがある。発電所
のスタートアップには、約30分を要するため、そのよう
な設備においては、発電所の出力立上げ時間に対応する
ために、電力の引出しを分散させることが可能である。
つまり、このような住居内の暖房設備を管理するマイク
ロプロセッサは、優先料金の時間帯の間だけ、または配
電幹線系からの所定の命令に従いながら、暖房を始動さ
せ、電力消費を開始する。上記のようなシステムを使用
可能とするには、機器および装置を伝送チャネルに接続
する装置が、このような基準を満足しなければならな
い。

【０００４】そのためまず第１に、装置のマイクロプロ
セッサを伝送チャネルに接続するための有線回路が製造
された。使用可能なマイクロプロセッサを拡大し、さら
には使用可能な伝送チャネルの数及び種類を拡大する
（速度整合及びデータ信号のコード化の形式を考慮せず
に５チャネル）試みがなされてきたが、その実施が複雑
であることから、この産業分野の発展が妨げられてき
た。

【０００５】この欠点を克服するために、本出願人によ
って1992年４月30日に出願された最初のフランス国特許
出願第92 05423号（対応日本出願：特願平5-128315号）
において、装置に課される命令に加えて、マイクロプロ
セッサが、接続形態が伝送チャネルに適合するように命
令を実行できるように、装置のマイクロプロセッサを用
いた接続回路を提案した。この方法には、動作が使用条
件に余りに関連しており且つ開発に多大な労力を要する
有線回路が無くなる利点がある。同時に、この方法には
欠点が１つあった。つまり、全ての設計者が接続基準の
知識を有し、装置のマイクロプロセッサにおいて、装置
と伝送チャネルとの間の接続をセットアップするための
適切な一組の命令を用意しなければならなかった。残念
ながら、特にこの産業はまだ確立される途中の段階にあ
り、この基準もほとんど知られていない現状では、この
方法を実施するのは困難である。この基準は複雑なもの
である。つまり１つの文書にすれば、かなり大きい辞書
程度のサイズとなる。

【０００６】特に上記に記載された方法における問題点
は、装置と接続プロトコルの使用が、１つの同一のマイ
クロプロセッサによってなされるという事実より生じる
ものである。その結果、このプロトコルと装置の使用に
関係する命令のプログラムを、マイクロプロセッサのメ
モリに記憶しなければならなくなる。ここで、ユーザが
システムを動かすために使用するこのプロトコルに係わ
る命令のロケーションは、予め知ることができず、その
ためにユーザが基準を知っているか、あるいはユーザが
自分の使用モードをチャネル接続装置の設計者に依頼し
てプログラムしてもらうといった非常に煩わしい段階が
必要となる。

【０００７】更に、プロトコルと使用の両方を管理する
には、装置のマイクロプロセッサが２つのタスクのうち
片方だけを管理する場合に比べてその性能が低下する。
基準は、搬送電流リンクに関して、公称モードでフレー
ム当たり66バイトで、速度2400ボーを規定している。ツ
イストペアを使用したリンクの場合は、伝送速度は、フ
レーム当たり256 バイトで、1.5 メガビットの9600ボー
に等しい。赤外線リンクの場合は、フレーム当たりそれ
ぞれ６〜256 バイトで、1200ボーまたは2400ボーであ
り、ＲＦリンクでは伝送速度は１メガビット／秒の範囲
である。マイクロプロセッサはこのような様々なプロト
コルを管理することが可能であるということは、さらに
マイクロプロセッサが伝送チャネルに接続された装置の
運転も行わなければならないことを考慮すると、装置を
動かすだけなら低コスト（３〜４フラン）のマイクロプ
ロセッサで十分であるのに対して、接続装置に関して
は、大量生産の場合でさえも、ユニットあたりのコスト
が約50フランとなる。従って、この方法は大規模な機械
または設備にしか使用することができない。例えば、壁
に設置された電流ソケットに対応させるのは不可能であ
る。

【０００８】

【発明が解決しようとする課題】本発明の目的は以上の
ような欠点を克服することにある。つまり、基準をユー
ザにとって分かりやすいものとし、同時に接続ポイント
のコストを下げることにある。

【０００９】

【課題を解決するための手段】本発明によれば、まず伝
送チャネルに次に装置のマイクロプロセッサに接続され
た有線回路を使用することによって、上記の問題を解決
することができる。この有線回路とこれまでのものとの
違いは、本発明の回路はプログラム可能になされている
という点である。このような接続装置において、本発明
の有線回路のプログラミングの原則は、この有線回路に
２つの中間レジスタを備えることにある。第１のレジス
タは制御信号用に、第２のレジスタはデータ用に構成さ
れている。各レジスタには、送信部と呼ばれる部位と、
受信部と呼ばれる部位があるが、これらは物理的には全
く同一のものである。

【００１０】送信中、装置のマイクロプロセッサによっ
て、各レジスタの一部に書込みがなされる。つまり装置
のマイクロプロセッサによってセルがプログラムされ
る。続いて、伝送チャネルに接続された本発明の装置の
回路によって、これらのセルが読み取られる。反対に、
受信の際には、伝送チャネルに接続された回路によっ
て、これら中間レジスタのセルに書込みがなされ、装置
のマイクロプロセッサによって読み取りが行われる。装
置側から見れば、これらのレジスタの管理は（読み取り
および書込み）は、コンピュータ式のレジスタの読み取
りおよび書込みを行うための普通の技術を使用するため
に、簡単なものとなる。伝送チャネル側から見れば、有
線であるというシステムの特性によって、伝送チャネル
と装置との間の情報の送信または受信に関するマッチン
グの困難さを全て引き受けられるようになっている。

【００１１】中間レジスタのさらに特筆すべき特徴は、
接続装置にある種の適応性を備えるようになっていると
いう点である。特に、例えば伝送速度において、あるい
はコード化方法において（偶数パリティまたは奇数パリ
ティあるいはその他あらゆるモードで）、接続装置が自
己構成を達成するのを可能にしている。本発明の有線回
路が置かれる可能性のある様々な状況を考慮すれば、受
信モードでメッセージが受信された時には、外部のマイ
クロプロセッサは、データレジスタ内のこのメッセージ
を読み取り、そして、このメッセージが読み取られたな
らば、読み取られたという事実を報告するだけが必要と
なることが理解されよう。送信モードでは、装置のマイ
クロプロセッサは、送信の受信者に関する情報及び送信
すべきメッセージの内容に関する情報を、装置に供給す
るためだけに必要となろう。この観点からすれば、装置
の設計者が規格を強制されることが全くなくなる。従っ
て、装置内に設けられるマイクロプロセッサは非常に簡
単なもの良く、コストも非常に低く、例えば３〜４フラ
ンとなる。この方法の結果として、ユーザにとって規格
は完全にわかりやすいものとなり、意識せずにこれに従
うことになる。

【００１２】従って、本発明によるならば、受信および
送信においてチャネルに装置を結合するための第１の回
路と、上記第１の回路に接続されて、受信または送信さ
れたビットを処理し、受信または送信された信号と、あ
らかじめ設定された規格との整合性をチェックする第２
の回路と、上記第２の回路と上記装置とに接続されて、
送信された信号を、上記装置に適した使用に応じて管理
する第３の回路とを備え、上記第２の回路が、送信され
た信号または送信されるべき信号の形式に関連した制御
レジスタと、送信された信号または送信されるべき信号
を受信するバッファメモリとを有しており、上記第３の
回路が、マイクロプロセッサを備えており、このマイク
ロプロセッサは、上記制御レジスタの状態に応じて当該
マイクロプロセッサのプログラムメモリにロードされた
命令を、送信された信号または送信されるべき信号に対
して実行する伝送チャネルに装置を接続するための装置
が提供される。以下の記載と添付した図によって、本発
明がさらに明らかとなろう。これらは本発明を具体的に
説明するためのもので、なんら限定的なものではない。

【００１３】

【実施例】図１は、信号伝送チャネル２に接続された電
気装置１を示している。１実施例によれば、チャネル２
は搬送電流リンクであるが、上述したいずれのリンクで
もよい。電気装置１は、簡単に言って、モータ４によっ
て動作されるソレノイドバルブ３、またはその変形例と
して任意の測定装置を備えている。本発明の接続装置
は、受信時および送信時に装置をチャネル２に結合する
第１の回路すなわちカップリング回路５を備えている。
回路５は、ある場合には信号を２進フォームの形態とす
るために信号を成形するように使用されることが、以下
から理解されよう。この回路５は従来の技術で公知のも
のである。この回路がデジタル信号を電気装置１に送る
か、あるいは電気装置１からデジタル信号を受け取る。
本発明の接続装置はさらに、第２の回路すなわち処理回
路６を有している。処理回路６は第１の回路５と第３の
回路７とに接続されている。第２の回路６は、受信また
は送信されたビットを処理するために使用され、そし
て、受信された信号があらかじめ設定された規格に適合
することを確認するため、あるいは送信される信号を成
形するために使用される。第３の回路７もまた、電気装
置１に接続されている。この第３の回路７は電気装置１
に組み込まれている。第３の回路７は、マイクロプロセ
ッサであり、電気装置１のモータ４を制御する。マクロ
プロセッサ７は、マイクロプロセッサ７によって実行さ
れる命令を含んでいるプログラムされたメモリ８を有し
ている。

【００１４】電気装置１がマイクロプロセッサ７または
同等の要素を有していても良い。例えば、本発明の接続
装置は２つの接続カードで構成されるのが好ましい。第
１のカード９は、カッブリング回路５と処理回路６とを
有し、第２のカードは、マイクロプロセッサ７を備えて
いる。電子カード９では、カップリング回路５を、使用
するチャネルに適したカップリング回路で置き換えるこ
とも可能である。５つのチャネルが存在するとすれば、
電子カード９は５つのバリエーションを有することにな
り、将来その他の標準化されたチャネルが有用というこ
とになれば、バリエーションはさらに増えることになろ
う。

【００１５】本発明の装置のより詳細な説明に移る前
に、ここで、１つの例を挙げて、受信された信号の処理
の一部が如何にして実行されるかについて説明する。カ
ップリング回路５には検出回路が備えられており、ここ
では、簡単に言って、検出回路は、トランス10、トラン
スの２次側の捲線と並列なダイオード11、および、ダイ
オードと並列なＲＣ回路（抵抗及びコンデンサをそれぞ
れ参照番号12および13で示す）とを有する。この検出回
路によって、配電幹線２を介して送信されるＲＦパルス
の有無を検出することが可能になる。ＲＣ回路12、13の
中間点に接続されたインバータ14によって、チャネル２
を介して送信された信号が２進信号の形で使用できるよ
うになる。カッブリング回路５の働きは、ＲＣ回路の時
間定数がＲＦ信号の周波数と配電幹線の周波数との間に
くるようになされている。２進モードが二周波モードな
ければならない場合は、同タイプの装置に加えて、スイ
ッチドキャパシタンスを備えたフィルタを使用する。

【００１６】図３（ａ）および３（ｂ）は、それぞれが
１または０を示す場合のこれらの信号の形を示してい
る。信号の始まりが確認されれば、１は、立ち下がりト
ランジションの形を取り、このトランジションは、各ビ
ットの送信に割当てられた継続時間の約半分の時点で起
きる。反対に、０は、立ち上がりトランジションの形を
取る。実行されるべき処理動作は、第１に、正確な１ま
たは０が受信されたこと（トランジションが正しい時間
に起こったこと）を示し、第２に、ラインに異なった信
号源から同時に２つの送信が送られてくる瞬間がないこ
とを示すように、構成されている。衝突テストの実行が
必須となる。事実、２つの機器が１つの同一の送信ライ
ンを同時に使用する場合、それらの信号は、全装置によ
って同時に受信されることになろう。このことによって
受信が混同される。

【００１７】図２には、ビットの制御および検出の原
理、並びに衝突制御の原理が示されている。しかしなが
ら、その他の検出原理を適用することも可能で、ここに
記載のものは実用的なものであるが、本発明に必須のも
のではない。この原理は以下のように機能する。カップ
リング回路５で受信されたデジタル信号は、クロック信
号と同時に、この回路５のＡＮＤゲート15に送信され
る。１つの実施例では、クロック信号は、受信するビッ
トの標準化された継続時間Ｔあたり、16のクロックバル
スを有する。この継続時間は、チャネル２の伝送速度に
よって固定される。従ってＡＮＤゲート15は、受信され
た２進信号のサンプリングを行い、この信号は通常、１
を受信する場合には、１の８個のサンプルと、それに続
く０の８個のサンプルとに分割され、０を受信する場合
には反対になる。ＡＮＤゲート15は、第１のカウンタＣ
１(16)に接続されており、このカウンタＣ１(16)は３ビ
ットカウンタである。実際上、カウンタＣ１(16)は、例
えば３個のＲＳフリップフロップを連続してカスケード
状に設置して構成されている。このカウンタは、３個の
出力を有するために、000 にリセットして再スタートす
る前には、その３つの出力に、000 と111 との間の連続
した全ての２進状態をとることができる。

【００１８】インバータからの信号14が、このようにし
てカウンタＣ１(16)に送られるのと同じ時間内に、クロ
ック信号自体は第２のカウンタＣ２(17)にも送られる。
このカウンタＣ２(17)はカウンタＣ１と同一のものであ
る。カウンタＣ２(17)は、カウントを行って、その３つ
の出力に000 から111 まで変化する出力状態を出し、そ
の後再スタートする。カウンタＣ１(16)およびＣ２(17)
の出力は、排他的ＯＲゲート18〜20の対応する入力に接
続されている。排他的ＯＲゲート18〜20のそれぞれは、
入力に印加された信号が同一であれば、その出力に１に
等しい信号を出し、違いが生じ次第０に等しい信号を出
力する。

【００１９】従って、１が受信された場合には、カウン
タＣ１(16)でカウントされた信号１の最初の８個のサン
プルが、カウンタＣ２(17)でカウントされた８個のクロ
ックサンプルと組み合わされて、排他的ＯＲゲート18〜
20の出力では、状態１を作り、これらが保持される。排
他的ＯＲゲート18〜20は、３入力ＡＮＤゲート21の入力
に接続されている。以上の条件下で、ＡＮＤゲート21
は、１の受信の最初の部分で信号１を出す。続いて信号
０を出す。カウンタＣ２(17)の３つの出力はさらに、３
つのインバータ22〜24を介して、ＡＮＤゲート25の３つ
の入力に接続されている。カウンタＣ２(17)が000 から
111 までをカウントするために、ＡＮＤゲート25の入力
における信号は111 から000 まで変化する。換言するな
らば、ＡＮＤゲート25の出力は８回中１回のみ、つまり
トランジションがあった時のみパルスを出す。ＡＮＤゲ
ート25はフリップフロップＲＳ１(26)の入力に接続され
ている。このフリップフロップＲＳ１(26)のその他の入
力は、インバータ27を介してＡＮＤゲート25の出力に接
続されている。通常の動作中は、フリップフロップＲＳ
１(26)の出力信号Ｑ１は１となり、出力Ｑ２は０とな
る。ＡＮＤゲート21の出力信号は、２つのＡＮＤゲート
28、29の各入力へ印加される。ＡＮＤゲート28および29
はさらに、それぞれフリップフロップＲＳ１(26)の出力
Ｑ１およびＱ２の出力の信号を受ける。従って、ＡＮＤ
ゲート28は、その出力において、ビットの受信中の前半
で１に等しい信号を出し、後半で０に等しい信号を出
す。これがネガティブトランジション部位である。反対
に、ゲート29の出力は常に０のままである。ゼロを受信
する場合には、反対の動作が行われ、ゲート29がビット
０のトランジションの瞬間に、立ち上がりトランジショ
ンを出す。フリップフロップＲＳ１(26)の同期と本発明
の装置のその他の回路の同期を図るために、電源を入れ
た時点で、それらの回路は、リセット入力にリセット信
号ＰＯＲ（POWER ON RESET) を受信する。例えば、この
パワーオンリセット信号ＰＯＲは、伝送チャネルに同様
に結合された公知のタイプの回路30（図１) を用いて生
成される。

【００２０】衝突が生じた場合には、つまり、実際に１
である８個のサンプルが２倍受信された場合には、この
異常は以下のようにして検出される。衝突制御回路31
は、２２のフリップフロップＲＳ２(32)およびＲＳ３(3
3)を有しており、それらフリップフロップＲＳ２(32)お
よびＲＳ３(33)は、ＡＮＤゲート28および29の出力にそ
れぞれ接続されている。フリップフロップＲＳ２(32)と
フリップフロップＲＳ３(33)は、その２つの入力の間に
インバータを接続した形に、フリップフロップ26と同じ
要領で設置されている。これらフリップフロップ32およ
び33の各出力Ｑ１は、ＡＮＤゲート34に接続されてい
る。前半の半周期では、１の状態となったフリップフロ
ップＲＳ(32)が１の状態を維持し、後半の半周期では、
フリップフロップＲＳ３(33)が１の状態となりその状態
を維持する。この場合、ＡＮＤゲート34が、衝突を示す
１を出す。ビットの処理およびビットの品質制御を行う
その他の回路、衝突を制御するその他の回路の使用も考
えられる。その際、目的は第１に送信された信号を受け
ること、第２に衝突の有無を示す信号および、トランジ
ションが正しい時間に行われた場合にはビットの品質が
正しいものであることを示す信号を受けることである。
従って、カップリング回路５は、まさにアナログ／デジ
タル変換およびビット制御及び衝突の信号の出力を行
う。送信においても類似の動作を行う。

【００２１】図４および図５は、処理回路６における、
本発明の特定の回路の概略図を示している。この処理回
路は、本質的には、制御レジスタ35と、ここではランダ
ムアクセスメモリ36から39で示されるバッファメモリと
で構成されている。このバッファメモリには、ここでは
２つのメモリブロック36および37で構成された受信ゾー
ンがある。１つの実施例では、それぞれが32バイトを記
憶できるようになっている。バッファメモリはさらに、
ここでは同様にブロック38に記憶された32バイトで構成
される送信部を有する。最後に、バッファメモリはさら
に、識別ゾーン、つまり同じ容量を有するブロック39を
備えており、そのメモリセルは、初期化時に、マイクロ
プロセッサ７からのデータでプログラムされる。メモリ
39のメモリセルの内容は、第２の回路によって、結果的
には第２の回路に適した管理に応じて使用される。図４
および図５に示す回路は、電気装置１のマイクロプロセ
ッサ７との接続用のインターフェース40を備えている。
インターフェース40は、カップリング回路５と通信を行
うために、受信部41と送信部42を備え、その基本的な機
能は、受信した信号または送信しようとする信号を、直
列の形から並列の形へ、またはその逆に変換することに
ある。受信部41と送信部42は、本質的に直列−並列コン
バータまたは並列−直列コンバータであり、その動作は
シーケンサ回路43によって制御されている。シーケンサ
回路43はクロック信号Ｈ、さらにとりわけモード選択信
号を受信し、そのモード選択信号の動作は以下の説明で
明らかとなろう。

【００２２】図４と図５の回路には、多数のリンクが示
されている。これらのリンクには１本、２本、３本の斜
線が引かれている。これらのリンクはそれぞれ、データ
バス、アドレスバスおよび制御バスを意味するものとす
る。モード選択はリンクの特性に関連している。つまり
リンクが送信用であるか受信用であるかによる。上述し
た制御レジスタとバッファメモリは、１つのモードにお
いて、マイクロプロセッサ７によって書込みされ（プロ
グラムされ）、その場合は、データバス、アドレスバス
および制御バスはマイクロプロセッサ７によって制御さ
れる。また、別のモードでは、それらはシーケンサ回路
43の主導で書き込まれる。その場合、上記のバスはシー
ケンサ回路43によって管理される。読み取りについても
同様である。

【００２３】受信の場合は、以下の手順で進行する。カ
ップリング回路５の出力で受信された信号は、直列の形
で受信部41の入力に到達する。そこから、並列状態でデ
ータバスを介して、初めに受信メモリ36と37に、ついで
デジタルコンパレータ44に送られる。そのデジタルコン
パレータ44の目的は、受信された信号のＩＤと、メモリ
39にあらかじめロードされたＩＤとを比較することにあ
る。この比較によって、図４と図５の回路が、チャネル
２を介して送信された情報の真の宛先であることが確認
される。通常の場合は、待機状態の間、シーケンサ43は
例えば受信モードになされている。つまり、内部命令バ
ス、アドレスバスおよびデータバスを制御している。受
信された信号は、その始めにヘッダを有する。このヘッ
ダは公知の方法により、受信部41内において、ＳＯＦと
呼ばれるフレーム開始信号(start-of-flame signal) と
して解釈される。このために、受信部41には、フレーム
の開始を示す２進シーケンスを受信してＳＯＦ命令を出
すことの可能なデコーダが具備されている。ＳＯＦ命令
は、シーケンサ43の特定のシーケンスを実行するのに使
用される。このシーケンスにおいては、シーケンサが、
まず、受信した16の識別ビットをバッファーレジスタ45
に保存させる。同時に、ランダムアクセスメモリ39を２
バイトごとに吟味させる。通常、識別コードＩＤは12ビ
ットで構成されている。しかし、12ビットより長い長さ
を有していても良い。つまり通常は４つのビットが使用
可能な状態で残されている。以下のワードをマスキング
用に使用することも可能である。

【００２４】本発明では特に、電気装置１の識別と関連
して、この装置を対象とした信号の受信の必要条件を保
存するために、使用可能な上述した４ビットのうち２ビ
ットを使用する。これら２ビットはマルチプレクサ46に
接続されたデコード回路441に送られる。デコード回路4
41 は、実際上、２つの入力と２つの出力を有するメモ
リ回路である。上述した２ビットは、しかしながら、直
接使用することもができ、マルチプレクサ46を介して送
ることもできる。マルチプレクサ46は、まずデジタルコ
ンパレータ44に接続されており、さらに、例えば２つの
マスク48と49を備えたマスキングレジスタ47に接続され
ている。マスクは連続した12ビットである。

【００２５】デジタルコンパレータの目的は、マルチプ
レクサ46によって与えられたマスキングによって指定さ
れている条件の下で、識別メモリに含まれるＩＤとバッ
ファーレジスタ45で受信され記憶されている一時的なＩ
Ｄとを比較することにある。マスキングの目的は、受信
されたＩＤと記憶されているＩＤとのビットごとの比較
が、完全に一致、第１のレベルで部分的に一致、および
第２のレベルで部分的に一致した場合に、情報の受信を
可能にするというものである。あるいは、反対に、マス
キングの目的は、その回路が受信人であるか否かに関す
るあらゆる情報から独立して、信号を受け取ることにあ
る。

【００２６】実際上は、コンパレータ44には、記憶され
たＩＤと受信されたＩＤとを受ける複数の排他的ＯＲゲ
ートが備えられている。これらの排他的ＯＲゲートはそ
れぞれＡＮＤゲートに接続されており、このＡＮＤゲー
トには、デコーディング後に選択されたマスキングビッ
トの１つが接続されている。従って、12ビットのＩＤに
関しては、12個のＡＮＤゲートが存在する。

【００２７】比較が結果が良好であれば、コンパレータ
44がＯＫ信号を出し、シーケンサ43がこれを受信する。
これにより、シーケンサ43の動作シーケンスが開始され
る。実際は、比較は瞬時に行われる。フレームで受信さ
れたデータが、続いてシーケンサ43によって、受信部41
からバファーメモリ36及び37に向けられる。ビットが到
着した時点で、これらビットは、制御バスを介して送ら
れた命令に応じて、これらバッファメモリ内の、受信部
41に直接依存しているカウンタの出力信号ＣＰＴに応じ
てインクリメントされるアドレスに書き込まれる。従っ
て、効果的に同期化が行われる。続いてフレーム信号の
受信が、ＦＣＳ（Frame Control Sequence) と呼ばれる
信号の受信と共に継続する。シーケンスはさらに、受信
したデータに基づいて、ＦＣＳ信号に類似の信号の再計
算を実行することができる。２つの信号を比較する。相
違があった場合には、フレームエラーがあると判断され
る。フレームエラー情報は、受信制御レジスタに記録さ
れる。必要な場合には、フレームが、受信承認信号ＲＡ
ＣＫをチャネル２に送り返すよう図４および図５の回路
に要求する、承認要求信号ＤＡＣＫを有する。この受信
承認の後、図４および図５の回路は、最後にフレーム終
了信号（end of signal)ＥＯＦを受信する。全ての信号
ＳＯＦ、ＯＫ、ＦＣＳ、ＤＡＣＫ、ＲＡＣＫ、ＥＯＦの
状態は、受信ステータスでレジスタ50に保存される。同
時に、衝突検出およびパリティーチェック信号も、あれ
ば同様に保存される。受信時には、レジスタ50は制御レ
ジスタ35の制御バスを駆動するシーケンサ43の主導によ
って書込まれる。

【００２８】信号ＥＯＦの受信によって、シーケンサ43
による、電気装置１のマイクロプロセッサ７に向けられ
た割り込み信号の発信が開始される。従って、この電気
装置は、メモリ36、37の内容を読み取り、受信ステータ
スレジスタ50の内容の検査に際して、それらを解釈す
る。このために、マイクロプロセッサ７は、インターフ
ェース40を介してデータバスおよびアドレスバスとして
交互に使用可能な入出力バスＩ／Ｏによって、図４およ
び図５の回路に接続されている。この交互の使用は、２
つの制御信号、つまり信号ＡＤとＤＡを受信するマルチ
プレクサ51によって行われる。信号ＡＤは、アクティブ
状態において（信号ＤＡをインアクティブ状態にす
る）、入出力インターフェースをアドレス交換インター
フェースへと変換する。そうでない場合には、入出力イ
ンターフェースはデータ交換インターフェースとなる。
マルチプレクサ51は、単に、図４および図５の回路のデ
ータバスおよびアドレスバスのワイヤとこれらの入力と
の間に直列に搭載された一連のトランジスタを有してい
る。トランジスタはそれぞれ信号ＡＤまたはＤＡをその
制御ゲートに受ける。

【００２９】一般に、ＲＷ、ＡＳ、ＤＳ、または読み取
り／書き取り（read/write) 信号、アドレス確認信号お
よびデータ確認信号と呼ばれる制御信号は、それぞれイ
ンターフェース40の特定の入力に入るようになされてい
る。それら制御信号はトランスコーディング回路52〜54
でトランスコードされる。トランスコードの目的は、こ
れらの制御信号を、マイクロプロセッサ７に適した制御
信号を、図４および図５の回路によって理解された制御
信号に整合させることにある。トランスコーディング回
路52〜54は、デコードすべき信号がこれら３つのみであ
るために非常に簡単である。トランスコーディング回路
52〜54は、マルチプレクサ55に接続されており、電気装
置１のマイクロプロセッサ７の性質によって、これらト
ランスデコーディング回路52〜54の中から使用する一つ
を選択する。マルチプレクサ55は、従って、２つのマイ
クロプロセッサタイプの選択信号を受取り、トランスデ
コーディング回路52〜54のうちいずれを使用するかの選
択を可能とする。

【００３０】１つの実施例では、マルチプレクサ55はさ
らにモード検出回路56に接続されている。マイクロプロ
セッサ７は、インターフェース40の入力ＣＳ（CHIP SEL
ECT)入力に入る信号を用いてモードの選択を開始させ
る。周期的に、または要求に応じて、マイクロプロセッ
サ７は、アドレスバスＩ／Ｏで、ステイタスレジスタ50
のアドレスの発信を開始させる。このアドレスは、ステ
ータスレジスタ50を含む制御レジスタ35のアドレスデコ
ーダ57によってデコードされる。この制御レジスタ35の
データバスは、マルチプレクサ51によりマイクロプロセ
ッサのデータバスに接続される２方向インターフェース
58と接続する。次に、ステイタスレジスタ50で読み取ら
れ、２方向インターフェース58に保存されたデータを、
マイクロプロセッサ７に送信する。続いて、このマイク
ロプロセッサ７は、まず始めにバッファメモリ36および
37をバイトごとにアドレスし、受信インターフェース57
により、同様の方法で受信されたバイトの内容を読み取
ることによって、これらのメモリの読み取りを行う。受
信インターフェース59は、メモリ36および37の読み取り
のための回路を有する。この回路は制御バスによって駆
動される。この制御バスは、このときは、マイクロプロ
セッサ７により駆動される。受信終了時にマイクロプロ
セッサは別のモード切り換えを行い、シーケンサ43に動
作の制御を返還する。

【００３１】送信における動作は、いくらか類似してい
る。最初に、マイクロプロセッサが図４および図５の回
路の制御を行う。送信メモリ38のデータ入力バスに接続
されたポート入力60と識別バッファメモリ39とを用い
て、マイクロプロセッサ７が、これらのバッファメモリ
にそれぞれ送信すべきデータとそれらの宛先の識別コー
ドとをロードする。このロードには、メモリ38および39
を交互にアドレスすること、およびマイクロプロセッサ
７から送信された命令を制御バスに出力することが必要
となる。この動作がなされたならば、マイクロプロセッ
サ７は、先ず最初にモードの変更を行い、さらに命令Ｒ
Ｓ（REQUEST TO SEND)を送信することにより、シーケン
サ43に制御を返還する。この命令はさらに、制御レジス
タ50に特定の状態のビットをおいたような形態をとるこ
とも可能である。シーケンサ43が制御を再開すれば、こ
のビットの値を読み取り、その状態に応じて、送信シー
ケンスを開始する。

【００３２】この場合、シーケンサ43は以下の段階で構
成される送信シーケンスを開始させる。第１段階では、
シーケンサがシンボルとフレーム開始信号（ＳＯＦ）よ
りなるヘッダの送信を開始させる。シンボルとフレーム
開始信号（ＳＯＦ）は、単に、シーケンサ43内部のデコ
ーダ回路により作られる。この内部デコーダがクロック
信号を受信し、その前のプログミングに応じて出力レベ
ルを発信する。このシンボルとフレーム開始信号のジェ
ネレータであるデコーダは、プログラム可能な論理アレ
イ（ＰＬＡ）で構成されていても良く、その入力は、ク
ロック信号のパルスをカウントするようになされている
カウンタの出力に接続されている。シーケンサ43はそれ
自体、同じ原則に従って構成されている。

【００３３】同様のシーケンスにおいて、このフレーム
開始信号の発信終了時に、シーケンサ43は識別メモリ38
をアドレスし、アドレスのＩＤを含む送信ＲＡＭの内容
を、並列−直列コンバータ42に送信させる。通常は、こ
のＩＤのうち12ビットのみが送信される。バッファメモ
リ39は、それをアドレスするステーションを承認するた
めの受信用にのみ使用される。当然のことながら、宛先
のＩＤは、メモリ39の、マイクロプロセッサ７および電
気装置１に係わるＩＤと同じ位置に記憶されることはな
い。しかしながら、モードの変換のたびにメモリ39の適
切なローディングが行われるならば、可能である。シン
ボルが送信されたならば、バッファメモリ38に前もって
保存されていた信号を送信することができる。このメモ
リは、続いてシーケンサ回路43によってアドレスされ、
順次読み取られて、その内容は並列─直列送信回路42に
送信される。メモリ38のバイトは読み取られ、送信カウ
ンタを用いて１つずつ送信される。送信カウンタの出力
は、送信メモリ38のアドレス入力に印加されている。こ
の送信カウンタはコンバータ42と同期化されている。コ
ンバータ42の出力は、図には示されていないが、公知の
タイプのカップリング回路５の送信部に接続されてい
る。

【００３４】カップリング入力５に接続されたままとな
っている受信部41が衝突、フレーム制御信号およびビッ
ト制御信号を、送信と同時に作り出すことが可能である
という事実を考慮して、送信時に、この受信部41はステ
ータスレジスタ50をプログラムするのに使用される。こ
のレジスタ50は、送信された信号のステータスレジスタ
となる。このプログミングはシーケンサ43によって行わ
れる。必要な場合には、１つは送信用にもう一つは受信
用に使用して、２つの異なるレジスタ50をプログラムす
ることも可能である。この場合、シーケンサ43は、結果
を制御レジスタに書き込む際に、最初のレジスタよりは
別のレジスタをアドレスする。上記に記載のビット制御
および衝突制御回路の動作は、それが伝送チャネルに接
続されていることによってのみ機能することを示してい
る。送信出力が伝送チャネルに接続されているために、
送信された信号は、トランスミッタの受信部41で同時に
受信される。従って制御は即時に行われる。

【００３５】バッファメモリ36〜39のそれぞれは、アド
レスマルチプレクサと共に図４および図５に示されてい
る。メモリ39の制御論理のみが、マルチプレクサと共に
示されている。後者の表示は、ここに示した方法の交互
特性を示している。図４および図５の異なった制御入力
に単一の制御バスが接続されているか、あるいは回路に
はそれぞれマイクロプロセッサ７およびシーケンサ43か
らの２つの制御バスが存在する。後者の場合、それら
は、モード信号を用いてその場で使用される。アドレシ
ングに関しては、アドレシングがマイクロプロセッサ７
に対して可能である場合には、このマイクロプロセッサ
の主導によってバイドごとに行われる。反対に、アドレ
シングがマイクロプロセッサ７とは独立している場合に
は、送信部42または受信部41によって始動されるカウン
タを用いて行われるのが好ましい。しかしながら、さら
にこのシーケンス動作を実行することの可能なより大き
いシーケンサ43をデザインすることもできる。図６は、
本発明の装置の電源を入れた場合の初期化段階のフロー
チャートを示している。最初に行われるべき動作は、マ
イクロプロセッサ７の命令と図４および図５の回路に適
した使用モードとの適切な相互理解を行えるインターフ
ェースの選択である。そのためには、使用可能な異なる
プロトコルを小冊子でユーザに示す。この小冊子には、
これらのプロトコルと、有用なインターフェース52〜54
のうちの１つを稼働させるために与えられた値に強制的
にされるべき２つの選択ビットとの間の対応が示されて
いる。

【００３６】この動作が行われたならば、マイクロプロ
セッサ７の主導によって、まず初めにマスク１および２
が制御レジスタ35の部位48および49に書き込まれ、続い
て、受信ＲＲ（REQUST TO RECEIVE)に関するレベル１の
ビットが、受信ステータスレジスタ50に書き込まれる。
さらに、伝送速度形態レジスタおよびコード化形態レジ
スタにおいて、初めに速度を示し、次に使用するコード
化の形態（例えばマンチェスタ) を示すことができる。
これらの形態レジスタは、クロックのシーケンサ43の動
作を変更させる。この動作が成されなければ、その他の
動作は許可されない。この動作が行われれば、マイクロ
プロセッサ７の主導により、インターフェース60を介し
て、ＩＤバッファメモリ39に装置のＩＤの１つの書込み
が行われる。複数の装置がマイクロプロセッサ７をアド
レス可能なようにする必要がある場合には、その他のＩ
Ｄを用いてこの手順を継続する。この動作が終了した時
点で、マイクロプロセッサ７が受信モードへの移行を開
始させる。つまり、回路６はシーケンサ43により制御さ
れて、フレーム開始信号が検出され次第応答可能になさ
れる。

【００３７】図７は受信モードで何が行われるかを示し
ている。まず初めに、例えば何も受信されない場合に
は、受信バッファメモリ36および37が空であることが確
認され、受信されるべきデータがその中に保存されるよ
うになされる。そうでない場合には、シーケンサ43によ
って割り込みレジスタ61への割り込みの記録が開始さ
れ、マイクロプロセッサがメモリ36および37を解放する
ように、制御がマイクロプロセッサ７に返還される。こ
れがなされた段階で、受信モードで再び詳細な検討が実
行され、常時、フレーム開始信号ＳＯＦの出現を待つよ
うになされる。メッセージが受信されると直ぐに、受信
された信号に関してまず初めにビット制御および衝突制
御が、次に処理動作が実行される。このようにして、識
別信号と送信データが受信される。データ受信の終了時
に、再度、データ終了信号ＥＯＤ、ＦＣＳまたはＥＯＦ
の出現をモニタする。継続時間に関してビットが従わな
い場合には、ビット破壊が存在したか否かをチェックす
る。

【００３８】図８は送信モードで実行される動作を示し
ている。書込み後に、上述したように、送信バッファメ
モリ内では、選択されたコード化の形式を示すことによ
って制御レジスタ内に書込みが行われ、受信メモリ内で
は、送信されたフレームの保存に使用されるレジスタが
１つ以上選択される。実際は、受信は送信と同時に実施
される。もし衝突が検出されるか、あるいは１が送信さ
れて０が受信された場合、またはその逆の場合は、この
制御レジスタに、ビットに衝突が存在するという書込み
が行われ、マイクロプロセッサ７がメッセージまたは受
信を解釈できるようになされる。

【００３９】受信メモリ36または37で受信レジスタが使
用可能であれば、シーケンサ43が起動され、送信シンボ
ルの開始と信号ＳＯＦとで構成されるヘッダを送り出
す。続いて送信されるべきデータが送信部42にロードさ
れる。各バイトの送信の終了時には、そのバイトの終り
が送信されたフレームの終りと一致しているか否かを見
るためのチェックが行われる。一致しない場合には、送
信メモリから次のバイトを取り出してそれを送信するこ
とにより送信が継続される。反対に、もし一致した場合
には、送信されたステータスレジスタに、正しい送信状
態が書き込まれる。続いて割り込みと選択モードへの復
帰が行われる。

【００４０】図９は本発明に適したマスキング動作を示
す。受信されたフレーム開始信号が正確ならば、バッフ
ァメモリ39内で12のＩＤビットの検索が開始される。Ｉ
Ｄが見出されると直ぐに、このＩＤに関連したマスクの
検索が行われる（12のＩＤビットを含む16ビットのワー
ドの最後の２ビット）。続いて、マルチプレクサ46によ
り、解読されたマスクに従ってフィルタリングが許可さ
れると同時に、ローカルＩＤと受信されたＩＤがコンパ
レータ44にロードされる。受信されたＩＤが承認されな
ければ、別のＩＤが検索され、その後メモリ39に保存さ
れる。もし、メモリ39内の16の公知ＩＤを吟味した後
に、対応するものが存在しないならば、フレームは無視
される。ＩＤが承認されれば、フィルタされたＩＤのア
ドレスが制御レジスタに保存され、トランスミッタのＩ
Ｄ、および受信された情報の保存段階が開始される。続
いて、受信動作のシーケンスが実行される。

【図面の簡単な説明】

【図１】本発明による接続装置の概略図である。

【図２】本発明の第２の回路で採用されている検出、
ビット制御および衝突制御の処理動作の一部を示す。

【図３】（ａ）および（ｂ）はチャネルから送られて
受信される２進信号の形態を示す。

【図４】本発明の回路と、それを装置のマイクロプロ
セッサに接続するためのインターフェースとを示す概略
図の左半分である。

【図５】本発明の回路と、それを装置のマイクロプロ
セッサに接続するためのインターフェースとを示す概略
図の右半分である。

【図６】回路の初期化段階で実行される動作を示すフ
ローチャートである。

【図７】受信時における回路の使用段階で実行される
動作を示すフローチャートである。

【図８】送信時における回路の使用段階で実行される
動作を示すフローチャートである。

【図９】送信された信号のフィルタリングを行う特殊
モードを実施する際に実行される動作を示すフローチャ
ートである。

【符号の説明】

１・・・電気装置２・・・信号伝送チャネル３・・・ソレノイドバルブ４・・・モータ５・・・カップリング回路６・・・処理回路７・・・マイクロプロセッサ８・・・プログラムされたメモリ９・・・カード 10・・・トランス 11・・・ダイオード 12・・・抵抗 13・・・コンデンサ 14、22、23、24、27・・・インバータ 15、21、25、28、29、34・・・ＡＮＤゲート 16・・・カウンタＣ１ 17・・・カウンタＣ２ 18、19、20・・・排他的ＯＲゲート 26・・・フリップフロップＲＳ１ 31・・・衝突制御回路 32・・・フリップフロップＲＳ２ 33・・・フリップフロップＲＳ３ 35・・・制御レジスタ 36、37、38、39・・・ランダムアクセスメモリブロック 40・・・インターフェース 41・・・受信部 42・・・送信部 43・・・シーケンサ路 44・・・デジタルコンパレータ 45・・・バッファーレジスタ 46、51、55・・・マルチプレクサ 47・・・マスキングレジスタ 48、49・・・マスク 50・・・受信ステータスレジスタ 52、53、54・・・トランスコーディング回路 56・・・モード検出回路 57・・・アドレスデコーダ 58・・・２方向インターフェース 59・・・受信インターフェース 60・・・インターフェース 61・・・割り込みレジスタ

Claims

【特許請求の範囲】

【請求項１】受信および送信においてチャネルに装置
を結合するための第１の回路と、上記第１の回路に接続されて、受信または送信されたビ
ットを処理し、受信または送信された信号と、あらかじ
め設定された規格との整合性をチェックする第２の回路
と、上記第２の回路と上記装置とに接続されて、送信された
信号を、上記装置に適した使用に応じて管理する第３の
回路とを備え、上記第２の回路が、送信された信号または送信されるべ
き信号の形式に関連した制御レジスタと、送信された信
号または送信されるべき信号を受信するバッファメモリ
とを有しており、上記第３の回路が、マイクロプロセッサを備えており、
このマイクロプロセッサは、上記制御レジスタの状態に
応じて当該マイクロプロセッサのプログラムメモリにロ
ードされた命令を、送信された信号または送信されるべ
き信号に対して実行し、上記装置が、上記第２の回路と上記第３の回路との間
に、インターフェースである第４の回路を備え、この第
４の回路は、第３の回路のマイクロプロセッサに特異的
な制御プロトコルを、第２の回路の制御プロトコルに適
合させ、上記第４の回路は、２つの選択信号によってプ
ログラム可能なマルチプレクサを備えていることを特徴
とする、伝送チャネルに装置を接続するための装置。
【請求項２】第１および第２の回路が支持体上に設置
されていおり、第３の回路が、補助的な支持体上に設置
されている請求項１に記載の装置。
【請求項３】上記バッフメモリが、メモリセルが、第１の回路からのデータによってプログ
ラムされ、これらメモリセルの内容が、第３の回路より
送信される命令に従ってこの第３の回路へと送信され
る、受信ゾーンと、メモリセルが、第３の回路からのデータによってプログ
ラムされて、これらメモリセルの内容が、第２の回路か
ら送信される命令に従って第１の回路へと送信される、
送信ゾーンと、メモリセルが、初期化時においては第３の回路のデータ
によってプログラムされ、それらメモリセルの内容は、
第２の回路より送信される命令に従って第１の回路に送
信される、識別ゾーンとを具備する請求項１または２に
記載の装置。
【請求項４】上記バッファメモリ内に識別ゾーンを有
し、この識別ゾーンをメモリセルが、まず最初に送信さ
れた信号のアドレスのＩＤに関するデータによってプロ
グラムされ、続いて、宛先について指示された信号のフ
ィルタリングのモードに関するデータによってプログラ
ミングされ、上記制御レジスタ内に、フィルタリングデータによって
プログラムされるフィルタリングレジスタを有し、上記宛先のＩＤと、当該宛先について指示されたフィル
タリングモードに対応するフィルタリングデータに応じ
て受信されたＩＤとを比較するための第５の回路を更に
備えている請求項１〜３のいずれか一項に記載の装置。
【請求項５】上記制御レジスタ内に受信部と送信部と
を有しており、上記受信部のメモリセルが、第２の回路によって生成さ
れるデータでプログラムされ、それらメモリセルの内容
は、第３の回路より送信される命令に従って第３の回路
へと送信され、上記送信部のメモリセルは、第２または第３の回路から
のデータによってプログラムされ、これらメモリセルの
内容は、この第２および／または第３の回路によって送
信される命令に従って第３の回路に送信される請求項１
〜４のいずれか一項に記載の装置。
【請求項６】上記選択信号が第３の回路によって強化
される請求項１〜５のいずれか一項に記載の装置。
【請求項７】第２の回路が数個のレジスタで構成され
る請求項１〜６のいずれか一項に記載の装置。
【請求項８】第２の回路が、同期化のための並列─直
列コンバータに接続されたカウンタを備え、送信中に、
上記メモリから読み取られた信号の送信と共に、データ
読み取りアドレスが上記バッファメモリ内に移動する請
求項１〜７のいずれか一項に記載の装置。
【請求項９】第２の回路が、同期化のための直列─並
列コンバータに接続されたカウンタを備え、受信中に、
受け取られた信号の受信と共に、データ書込みアドレス
が上記バッファメモリ内に移動する請求項１〜８のいず
れか一項に記載の装置。