JPH0778103A - 共有アクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の処理装置から共通にアクセスされる装
置と、当該複数の処理装置との間のデータ転送インタフ
ェースのビット数と、当該共有装置を介して複数の処理
装置間で授受されるデータの構成ビット数とが異なる場
合の処理を効率良く行うことを目的とする。 【構成】 複数の処理装置と共有装置２とに接続される
制御装置１において、カウント部１２とウエイト部１３
とを設け、その複数の処理装置のうちの一つの処理装置
からその共有装置２にアクセスがあった時、そのカウン
ト部１２の計数値が少なくとも２となるまで、他の処理
装置からのその共有装置２へのアクセスを抑止するよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサ構成
において、共通にアクセスされる装置を介して、複数の
プロセッサ間でデータを授受することに関するものであ
る。

【０００２】近年、マイクロプロセッサを始めとして各
種のプロセッサの処理単位のビット数は、８ビット，１
６ビット，３２ビット，６４ビットと増加してきてい
る。これに伴い、プロセッサと他装置との間のデータ転
送インタフェースのビット数（例えば、データバスのビ
ット幅）も増加してきている。

【０００３】一方、複数のプロセッサ間で一回に授受さ
れるデータのビット数は、英数字では「８」ビット、か
な漢字文字では「１６」ビット、６４ビットの倍精度浮
動少数点データでは「６４」ビット、メモリのアドレス
データはそのメモリ容量によるが「１６〜」ビット等の
ように、各種の場合が存在する。さらに、大量のデータ
を転送する場合には数ＫＢ（キロバイト）〜数十ＫＢと
なる。

【０００４】本発明は、このようなデータを構成する
（有意）ビット数がデータ転送インタフェースのビット
数よりも多い時の処理に関するものである。

【０００５】

【従来の技術】以下に説明する従来の技術は、複数の処
理装置から共通にアクセスされる装置が共有メモリの場
合である。

【０００６】従来技術においては、連続アクセス回数Ｋ
は、各処理装置ともＫ＝１であり、データの構成ビット
数ｐが複数のデータ転送インタフェースの内最少のビッ
ト数に等しいか又は少ない場合である。

【０００７】即ち、或る処理装置と制御部とのデータ転
送インタフェースのビット数をｍとし、他の処理装置と
当該制御部とのデータ転送インタフェースのビット数を
ｎとすると、ｐ≦ＭＩＮ（ｍ，ｎ・・・）である。

【０００８】図８は、従来のメモリアクセス装置適用例
であり、プリンタコントローラに適用した場合の構成図
である。そのプリンタコントローラ８ａの主な構成要素
は、受信回路１５，第一の処理装置５，共有メモリアク
セス制御部１ａ，共有メモリ２ａ，第二の処理装置６，
ビットマップメモリ１６，ＣＧメモリ１７，描画回路１
８である。

【０００９】第一のＣＰＵ５と制御部１ａとの間のデー
タ転送インタフェースのビット数は１６ビットのバスＡ
３であり、第二のＣＰＵ６と制御部１ｂとの間のデータ
転送インタフェースのビット数は３２ビットのバスＢ４
のマルチプロセッサ構成となっている。

【００１０】ＣＰＵ５は１６ビット単位で印字データを
共有メモリ２ａに格納し、ＣＰＵ６は３２ビット単位で
当該印字データを当該共有メモリ２ａから読み出す。７
はパソコンその他のホストであり、８ａは上記プリンタ
コントローラであり、１９はプリンタである。ホスト７
とプリンタコントローラ８ａとは、本発明とは直接関係
無いが、１ビットのシリアル伝送（ＲＳ２３２Ｃ）、８
ビットのセントロインタフェース、或いは１６ビットの
システムバス等のインタフェースで接続されている。

【００１１】共有メモリ２ａはＣＰＵ５とＣＰＵ６との
両方からアクセス可能な共有メモリである。その容量は
例えば６４ＫＢ（キロバイト）であり、特定領域２１ａ
とデータ領域２２ａとから構成され、アドレスはバイト
単位で付けられており、そのアドレッシング（番地付
け）は１６ビット（６４ＫＢ対応）あれば可能である。

【００１２】特定領域２１ａの容量は３２Ｂ（バイト）
であり、アドレスは０〜３１とする。１６進で表示する
と「０_H 」〜「１Ｆ_H 」となる。（以下１６進を表示す
る場合には、「０_H 」，「１Ｆ_H 」等のように表現す
る。）また、データ領域２２ａのアドレスは３２〜６５
５３５とする。１６進で表示すると「２０_H 」〜「ＦＦ
ＦＦ_H 」となる。（容量は６４ＫＢ─３２Ｂである。）
ビットマップメモリ１６は、文字や図形データをドッ
ト展開した結果が格納されている。

【００１３】ＣＧメモリ１７は、文字をドット展開する
ためのフォントデータが格納されている。これら各構成
要素間の接続は、下記のようになっている。

【００１４】（１）．データ転送バスＡ３は１６ビット
──即ち、ｍ＝１６──であり、このバスＡ３に接続さ
れる回路は、メモリアクセス制御部１ｂ，ＣＰＵ５，受
信回路１５である。

【００１５】（２）．データ転送バスＢ４は３２ビット
──即ち、ｎ＝３２──であり、このバスＢ４に接続さ
れる回路は、メモリアクセス制御部１ｂ，ＣＰＵ６，ビ
ットマップメモリ１６，ＣＧメモリ１７，描画回路１８
である。

【００１６】（３）．共有メモリアクセス制御部１ａと
ＣＰＵ５とは複数本の制御信号線３０を介して接続され
ている。その複数の制御信号のうちの一つを「ＤＡＣ
Ｋ」信号とする。この「ＤＡＣＫ」信号はメモリアクセ
ス制御部１ｂがＣＰＵ５に対してバスＡ３を用いたデー
タ転送の完了、つまり、バスビット幅１６ビットのデー
タ転送の完了を通知するものである。この完了通知によ
り、両方の処理装置からの共有メモリ２ａへの割り込み
アクセスが可能となり、メモリアクセス制御部１ａはよ
り早くアクセスした処理装置に対してデータ転送パスを
接続状態とし、データ転送を開始する。

【００１７】（４）．メモリアクセス制御部１ａとＣＰ
Ｕ６とは複数本の制御信号線４０を介して接続されてい
る。その複数の制御信号のうちの一つを「ＲＥＡＤＹ」
信号とする。この「ＲＥＡＤＹ」信号は上記（３）「Ｄ
ＡＣＫ」信号と同様の機能を有し、共有メモリアクセス
制御部１ａがＣＰＵ６に対して処理の完了、つまり、バ
スビット幅３２ビットのデータ転送完了を通知するもの
である。この完了通知により、両方の装置からの共有メ
モリへの割り込みアクセスが可能となり、メモリアクセ
ス制御部１ａはより早くアクセスした処理装置に対して
データ転送パスを接続状態とし、データ転送を開始す
る。

【００１８】（５）．共有メモリアクセス制御部１ａと
共有メモリ２ａとは３２ビットの信号線６０で接続され
ている。ＣＰＵ５と共有メモリアクセス制御部１ａとは
１６ビットのバスＡ３で接続されていることから、ＣＰ
Ｕ５が共有メモリ２ａをアクセスする時には、３２ビッ
トの共有メモリ２ａに対してパーシャルリード／ライト
（部分的格納／読出）となる。例えば、ＣＰＵ５は共有
メモリ２ａのアドレス「０，１，２，３」（即ち、３２
ビット）に対して、アドレス「０，１」（１６ビット）
若しくはアドレス「２，３」（１６ビット）にデータを
部分的格納／読出を行う。

【００１９】（６）．ＣＰＵ５と共有メモリアクセス制
御部１ａとは２４ビットのアドレスバス３１で接続され
ており、このアドレスバス３１を用いて、アクセスのた
めのアドレス情報が送付される。

【００２０】（７）．ＣＰＵ６と共有メモリアクセス制
御部１ａとは、バスＢ４を用いて、アクセスのためのア
ドレス情報が送付される。このことは、バスＢ４を用い
てアドレス情報とデータ情報との両方のデータが授受さ
れることを意味する。アドレス情報とデータ情報との区
別は複数の制御信号線４０の内の一つによって行われ
る。

【００２１】（８）．ＣＰＵ５とＣＰＵ６とは制御信号
線５０により直接接続されている。この信号線により制
御信号が授受される。電源投入直後にＣＰＵ５がメモリ
２ａの特定領域２１ａの或るアドレス──例えば、アド
レス「０」──を初期化する（「０」クリア）間、ＣＰ
Ｕ５はＣＰＵ６に対して制御信号線５０を介して制御信
号を出力し、ＣＰＵ６の動作を停止状態にする。その初
期化処理完了後、ＣＰＵ５はＣＰＵ６に対してその制御
信号を解除し、ＣＰＵ６は動作を開始する。これは、最
初に有効なデータをＣＰＵ５が共有メモリ２ａに格納し
た後、その有効なデータをＣＰＵ６が共有メモリ２ａか
ら読み出して以後の処理を継続可能とするためである。

【００２２】もし、ＣＰＵ６がＣＰＵ５より先に共有メ
モリ２ａのアドレス「０」をアクセスし、そのアドレス
「０」に或る値（「０」以外の値）が有った場合には、
ＣＰＵ６の動作は間違った文字を印刷する可能性があ
る。

【００２３】（９）．前記（３），（４）で述べたよう
に、メモリアクセス制御部１ａは、ＣＰＵ５或いはＣＰ
Ｕ６から共有メモリ２ａにアクセスがあった場合には、
排他制御を行う。より早くアクセスのあったＣＰＵのデ
ータ転送パスを接続状態にし、他方のデータ転送パスを
切断状態にする。

【００２４】即ち、一方のＣＰＵから共有メモリ２ａに
アクセスがあり、当該メモリアクセス制御部１ａは、そ
の後他方のＣＰＵから当該共有メモリ２ａにアクセスが
あった場合には、当該一方のＣＰＵのメモリアクセスが
完了するまで、当該他方のＣＰＵのデータ転送パスを切
断状態にする。

【００２５】（１０）．各バス３，４には前記（１），
（２）で述べたように複数の回路や装置が接続されてい
る。これら複数の回路や装置にはアドレス（機番）が割
当られており、これら複数の回路や装置間のデータ授受
はそのアドレスを相互に指定することにより可能とな
る。

【００２６】前記（６）で述べたようにＣＰＵ５が共有
メモリ２ａをアクセスするときのアドレス情報は２４ビ
ットのアドレスバス３１を用いて送付され、この２４ビ
ットのうち最上位の４ビットを用いて表示される。

【００２７】例えば、「ＡＸＸＸＸＸ_H 」のように２４
ビットの最上位の４ビットが「Ａ_H」により表示する。
最上位４ビットが「Ａ_H 」であることにより、メモリア
クセス制御部１ａは共有メモリ２ａがアクセスされてい
ると判断する。

【００２８】ＣＰＵ５が特定領域２１ａの３２バイトを
アクセスするときのアドレスは「Ａ０００００_H 」〜
「Ａ０００１Ｆ_H 」であり、データ領域のアドレスは
「Ａ０００２０_H 」〜「Ａ０ＦＦＦＦ_H 」となる。

【００２９】同様に、ＣＰＵ６がメモリ２ａをアクセス
した時のアドレス情報は３２ビットのバスＢ４を用いて
送付されるが、ＣＰＵ６が特定領域２１ａの３２バイト
をアクセスするときのアドレスは「Ｃ００００００
０_H 」〜「Ｃ０００００１Ｆ_H 」であり、データ領域の
アドレスは「Ｃ０００００２０_H 」〜「Ｃ０００ＦＦＦ
Ｆ _H 」となる。（最上位の４ビットを「Ｃ_H 」としたの
は、例として決めた（設計仕様）のであって、「Ａ_H 」
と決めてもよい。）このようにすることにより、メモリ
アクセス制御部１ｂは各アドレス情報の最上位４ビット
をデコードすることにより、共有メモリ２ａがアクセス
されていることが分かる。

【００３０】図９は、従来の特定領域のデータ例であ
り、共有メモリ２ａのこの特定領域２１ａには各バスに
接続されているＣＰＵ５，ＣＰＵ６の間の相互コミニュ
ケーションのための情報が格納される。この領域のアド
レス「０，１」，「４，５」の各２バイト（１６ビッ
ト）には、各ＣＰＵが共有メモリ２ａのデータ領域２２
ａをアクセスする際のアクセス開始アドレスが、アドレ
ス「２，３」，「６，７」の各２バイト（１６ビット）
には、アクセス終了アドレスが格納される。

【００３１】このプリンタコントローラ８ａの場合に
は、ＣＰＵ５が印字データを１文字づつ（１６ビット単
位）データ領域に格納する度に、ＣＰＵ６はそのデータ
領域の印字データを２文字づつ（３２ビット単位）読出
し可能である。

【００３２】ＣＰＵ６の印字データ読出しアドレスはＣ
ＰＵ５が印字データを格納した領域内である必要があ
る。この必要条件は、アドレスの大小関係を次のように
チェックすれば確認可能となる。

【００３３】ＣＰＵ５の格納開始アドレス≦ＣＰＵ６の
読出開始アドレス，ＣＰＵ６の読出終了アドレス≦ＣＰ
Ｕ５の格納終了アドレスこの条件が満足されない場合に
は、間違った文字が印刷される可能性がある。

【００３４】図１０は、従来のデータ領域のデータ例で
あり、メモリ２ａのデータ領域２２ａに２バイト単位に
文字のコードデータが格納されている状態を示す。図
９，図１０のようなメモリ構成であって、ＣＰＵ５とＣ
ＰＵ６との印字データの授受の概要は次のようになる。

【００３５】．先ず、前記（８）で述べたように、電
源投入後ＣＰＵ５は特定領域２１ａの「０」番地を初期
化（「０」クリア）する。これにより、ＣＰＵ６から印
字データの読み取り開始のための格納開始アドレスの読
出があっても、「０」が格納されていることから、ＣＰ
Ｕ６はまだ印字データが格納されていないことが分か
る。（格納開始アドレスは必ず「３２」（「２０_H 」）
より大である。） ．次に、ＣＰＵ６も特定領域２１ａの「４，５」番地
を初期化（「０」クリア）する。これにより、ＣＰＵ５
は全データ領域に文字データを格納後、２度目に文字デ
ータを格納する前に、この「４，５」番地の内容を確認
することにより、読出が終了したことを確認できる。読
出が完了していない場合には、文字データの格納を停止
する。

【００３６】以上の，により、ＣＰＵ５とＣＰＵ６
とのデータ授受が矛盾なく可能となる。 ．ＣＰＵ５はデータ領域２２ａに１文字（１６ビッ
ト）づつ格納する。この時、前記（３）で述べたように
１文字（１６ビット）格納する毎に「ＤＡＣＫ」信号が
出力され、ＣＰＵ６からのアクセスが可能となる。

【００３７】しかし、上記で述べたように、特定領域
２１ａの「０，１」番地が未だ「０」であることから、
ＣＰＵ６はまだデータが格納完了されていないことが分
かる。

【００３８】．或る個数の文字を格納した時点で、Ｃ
ＰＵ５は特定領域２１ａの「２，３」番地に格納終了ア
ドレスを格納する。「０，１」番地は未だ「０」のまま
である。

【００３９】．最後に、ＣＰＵ５は特定領域２１ａの
「０，１」番地に格納開始アドレスを格納する。これに
より、ＣＰＵ６のアクセスが可能となる。 以上のような構成のプリンタコントローラ８ａの動作を
タイムチャートを用いて、更に詳細に説明する。

【００４０】図６は、従来技術のタイムチャート（その
１）であり、上記を示したものである。先ず、ホスト
７から印字データが送付されると、受信回路１５はその
データを整列し（１ビットで受け取った場合には、１６
ビットに組み立てる。）、ＣＰＵ５に送付する。

【００４１】ＣＰＵ５は、時刻「ｔ１」で具体的な一つ
の文字、例えば「あ」のコードデータをバスＡ３を経由
して制御部１ａに送付する。制御部１ａは、その文字
「あ」のコードデータの格納を完了すると、時刻「ｔ
２」で前記「ＤＡＣＫ」信号を「Ｌｏｗ」にし、時刻
「ｔ３」で「Ｈｉｇｈ」にする。この「ＤＡＣＫ」信号
の変化により、ＣＰＵ５は時刻「ｔ３」で１文字分のデ
ータ転送の処理より開放されて、次の文字の転送処理や
他の処理を行うことが可能となる。

【００４２】ＣＰＵ６が時刻「ｔ３」以降、文字データ
を読み出す場合には、先ず特定領域２１ａのアドレスを
「０」を指定して、「データ格納開始アドレス」を読み
出し、その後「データ格納終了アドレス」を読出す。こ
の場合、読出アドレス「０」の情報はバスＢ４を経由し
て制御部１１ａに送付される。

【００４３】時刻「ｔ４」で特定領域２１ａの「０，
１」番地を指定して上記「データ格納開始アドレス」を
読出す。この場合バス幅が３２ビットであることから、
３２ビットのデータがＣＰＵ６に転送される。

【００４４】制御部１ａは、３２ビットのデータをＣＰ
Ｕ６へ転送完了すると、時刻「ｔ５」で前記「ＲＥＡＤ
Ｙ」信号を「Ｌｏｗ」にし、時刻「ｔ６」で「Ｈｉｇ
ｈ」にする。この「ＲＥＡＤＹ」信号の変化により、Ｃ
ＰＵ６は時刻「ｔ６」でこれらデータ転送の処理より開
放されて、次の処理を行うことが可能となる。

【００４５】ＣＰＵ６は、その後読み取った特定領域２
１ａの「０，１」番地の内容を調べ、「データ格納開始
アドレス」が「０」であることが分かり、未だ文字デー
タが格納されていないと判断する。

【００４６】尚、ＣＰＵ６が時刻「ｔ１」と時刻「ｔ
２」との間でメモリ２ａをアクセスしても、ＣＰＵ５が
先にアクセスしていることから待ち状態になる。この場
合には、時刻「ｔ３」でメモリ２ａのアクセスが可能と
なり、データ転送パスが接続状態となり、データの転送
が開始される。

【００４７】図７は、従来技術のタイムチャート（その
２）であり、図６の場合よりも若干複雑になっている。
ＣＰＵ５は、時刻「ｔ１１」でメモリ２ａをアクセス開
始する。その後、ＣＰＵ６は、時刻「ｔ１２」でメモリ
２ａをアクセス開始するが、既にＣＰＵ５がメモリ２ａ
をアクセスしているため、制御部１ｂによりデータ転送
パスが切断状態となっており、共有メモリのアクセスは
抑止され、待ち状態となる。（前述（９）参照） 時刻「ｔ１４」でＣＰＵ５のメモリ２ａのアクセス（デ
ータ転送）は完了し、ＣＰＵ６はデータ転送パスが接続
され、待ち状態からデータ転送状態となる。

【００４８】ＣＰＵ６がデータ転送状態となった後、時
刻「ｔ１５」でＣＰＵ５がメモリ２ａをアクセス開始し
た場合には、今度はＣＰＵ５のメモリアクセスは抑止さ
れ、待ち状態となる。

【００４９】時刻「ｔ１７」でＣＰＵ６への３２ビット
のデータ転送が完了すると、ＣＰＵ５へのデータ転送が
開始される。以上説明したように、従来技術において
は、アドレス情報も文字情報も意味のある一かたまりの
データとしては１６ビットであり、最低限１６ビット単
位でアクセスすれば、処理は可能である。

【００５０】これを実現するために、一方のＣＰＵが特
定領域２１ａ或いはデータ領域２２ａの如何を問わず、
共有メモリ２ａをアクセスしている場合には、他方のＣ
ＰＵのメモリ２ａのアクセスは抑止され、待ち状態とな
り（データ転送パスが切断状態）、処理完了信号「ＤＡ
ＣＫ」，「ＲＥＡＤＹ」の変化により他方のＣＰＵの当
該共有メモリ２ａのアクセスを可能としている。

【００５１】

【発明が解決しようとする課題】前述したように、デー
タの構成（有意）ビット数ｐがデータ転送インタフェー
スのビット数ｍ若しくはｎよりも大きな場合、データの
授受が正確に行われないと言う問題が生ずる。（即ち、
ＭＩＮ（ｍ，ｎ・・・）＜ｐ） 例えば、処理速度の高速化を図るために、メモリ２ａの
容量を６４ＫＢ以上に増大させた場合、そのアドレッシ
ング（番地付け）は１６ビットでは不足することにな
る。メモリ２ａの容量を１２８ＫＢとすると、そのアド
レスを表示するビット数は少なくとも「１７」となる。
つまり、「１＋１６」ビット必要となる。

【００５２】このような場合、アドレスを表示するビッ
ト数として「３２」ビットを考えると、もしＣＰＵ５が
その３２ビットのうちの上位或いは下位２バイト（１６
ビット）を格納開始アドレスとして特定領域２１ａに格
納した時点で、ＣＰＵ６がその格納開始アドレス２バイ
ト（１６ビット）を含む４バイト（３２ビット）をアク
セスした場合には、不正確なアドレス情報がＣＰＵ６に
取り込まれるという問題がある。

【００５３】即ち、１７ビットのうち「１」ビット若し
くは「１６」ビットのみが取り込まれて不正確なアドレ
ス情報が転送されてしまう。本発明はこのような点にか
んがみて、ＣＰＵ５が２バイト（１６ビット）のデータ
を連続して２回共有メモリ２ａに格納するまで、ＣＰＵ
６が共有メモリ２ａをアクセスすることを抑止する手段
を提供することを目的とする。

【００５４】

【課題を解決するための手段】上記の課題は下記の如く
に構成された共有アクセス制御装置によって解決され
る。

【００５５】図１は、本発明の原理図である。 （Ａ）．複数の処理装置５，６と、当該複数の処理装置
から共通にアクセスされる共有装置２と、当該複数の処
理装置５，６の当該共有装置２へのアクセスを制御する
制御部１とを有し、当該制御部１と当該各処理装置５，
６との間には各々データ転送インタフェース３，４が存
在し、当該各データ転送インタフェース３，４のうちの
或る一つのデータ転送インタフェース３のビット数をｍ
とし、当該ｍは各データ転送インタフェース３，４毎に
異なり得るものとし、当該共有装置２を介して当該複数
の処理装置間で授受されるデータの構成ビット数をｐと
する共有アクセス制御装置において、当該制御部１にカ
ウント部１２とウェイト部１３とを設け、当該カウント
部１２は、当該複数の処理装置のうちの或る一つの処理
装置ａ５が当該共有装置２をアクセスする際に連続する
アクセス回数Ｋを計数し、当該ウェイト部１３は、当該
或る処理装置ａ５が当該共有装置２をアクセスしている
時、Ｋは正の整数であるとして前記計数値がＫ＝ｐ／ｍ
（Ｋは正の整数）に達するまで、当該複数の処理装置の
うち他の処理装置ｂ６の当該共有装置２へのアクセスを
排他制御するように構成する。

【００５６】（Ｂ）．前記（Ａ）において、「商」は０
又は正の整数であるとしてｐ／ｍ＝「商」＋「剰余」を
求める際に「剰余」が０でないときには、Ｋ＝当該
「商」＋１に達するまで、当該複数の処理装置のうち他
の処理装置ｂ６の当該共有装置２へのアクセスを排他制
御するように構成する。

【００５７】（Ｃ）．前記（Ａ）において、前記ｐ／ｍ
が２≦ｐ／ｍであるような各処理装置（５，６）に対応
してカウント部１２を複数個有するように構成する。 （Ｄ）．前記（Ａ），又は（Ｂ），又は（Ｃ）におい
て、「剰余」が０の時にはカウント部１２の初期値を当
該「商」とし、「剰余」が０でない時にはカウント部１
２の初期値を当該「商」＋１とし、当該或る処理装置ａ
５が当該共有装置２をアクセスする度にカウント部１２
を「１」づつ減算し、当該カウント部１２が０に達する
まで、当該複数の処理装置のうち他の処理装置ｂ６の当
該共有装置２へのアクセスを排他制御するように構成す
る。

【００５８】

【作用】即ち、上記のように構成することにより、ビッ
ト数がｐであるデータが存在した場合に、第一の処理装
置がｍビットのデータをＭ（Ｍ＝１〜ｐ／ｍ（Ｍは正の
整数））回連続して共有装置２をアクセスし、ｐビット
のひとかたまりのデータを生成した後、第二の処理装置
は当該共有装置２をアクセス可能となる。

【００５９】同様に、第二の処理装置のデータ転送イン
タフェースのビット数ｎがｐより小さい時には、第二の
処理装置がｎビットのデータをＮ（Ｎ＝１〜ｐ／ｎ（Ｎ
は正の整数））回連続して共有装置２をアクセスした
後、他の処理装置は当該共有装置２をアクセス可能とな
る。

【００６０】もし、ｐ／ｍやｐ／ｎが割り切れない場合
には、連続してアクセスする回数ＫはＫ＝１＋ｐ／ｍ又
はＫ＝１＋ｐ／ｎとする。また、ｍ＜ｎとしｐ＝ｎの時
には、Ｋはデータ転送インタフェースのビット数の比Ｋ
＝ｎ／ｍとなる。

【００６１】ウェイト部１３と「ＤＡＣＫ」信号や「Ｒ
ＥＡＤＹ」信号との役割について述べる。前述したよう
に、或る特定処理装置からの一回のアクセスが完了（デ
ータ転送インタフェースのビット数の転送完了）する度
に「ＤＡＣＫ」信号や「ＲＥＡＤＹ」信号が送付され
る。

【００６２】従来技術においては、このデータ転送完了
信号により、当該或る特定装置も含めて全装置からの共
有装置へのアクセスが可能となり、アクセスがあればア
クセスをした処理装置と当該共有装置との間のデータ転
送パスが接続状態となり、データ転送が開始されるので
ある。

【００６３】本発明においては、当該共有装置をアクセ
スをした或る特定処理装置への一回のデータ転送が完了
する度に、従来と同様に「ＤＡＣＫ」信号や「ＲＥＡＤ
Ｙ」信号は送付されるが、制御部はウェイト部の信号に
より少なくともカウンタ部が所定の値に達するまで、他
の処理装置と当該共有装置との間のデータ転送パスの切
断状態を保持する。

【００６４】また、制御部はウェイト部の信号により少
なくともカウンタ部が所定の値に達するまで、当該或る
特定処理装置と当該共有装置との間のデータ転送パスの
接続状態を保持する。

【００６５】カウンタ部が所定の値に達した後は、制御
部はより早く当該共有装置をアクセスをした処理装置と
の間のデータ転送パスを接続状態とし、他の処理装置と
当該共有装置との間のデータ転送パスを切断状態とす
る。

【００６６】このようにすることにより、共有装置を介
して複数のプロセッサ間でデータを授受する場合に、そ
のデータの内容を保証出来ることになる。

【００６７】

【実施例】以下に説明する実施例は、連続アクセス回数
の計数値ＫがＫ＝２の場合であり、ｐが３２ビット、ｍ
が１６ビットの第一の処理装置が共有メモリを２回連続
アクセスした後に、ｎが３２ビットの第二の処理装置が
共有メモリをアクセス可能とする場合である。

【００６８】なお、本発明が適用されるのは各処理装置
が共有メモリの特定領域をアクセスする場合であって、
データ領域をアクセスする場合には従来技術が適用され
る。図２は、本発明の実施例構成図であり、従来技術の
項で説明した図８のプリンタコントローラに本発明を適
用したものである。従来技術と同様に、第一のＣＰＵ５
と制御部１ａとのインタフェースのビット数は１６ビッ
トのバス３であり、第二のＣＰＵ６と制御部１ａとのイ
ンタフェースのビット数は３２ビットのバス４のマルチ
プロセッサ構成となっている。

【００６９】また、共有メモリ２は多ポートメモリで構
成しても本発明の実施は勿論可能である。図２におい
て、８はプリンタコントローラ、１は共有メモリアクセ
ス制御部、２は共有メモリである。その他の構成要素は
図８と同一であるから省略する。

【００７０】共有メモリアクセス制御部１に、カウント
部１２とウエイト部１３とが設けられている。共有メモ
リ２は容量が１２８ＫＢで、特定領域２１と、データ領
域２２とから構成されている。従って、共有メモリ２の
アドレッシングには少なくとも１７ビット必要となる。
ここでは、このアドレス情報として３２ビットを考え
る。

【００７１】特定領域２１の容量は３２Ｂ（バイト）で
あり、アドレスは０〜３１とする。また、データ領域２
２のアドレスは３２〜１３１０７１とする。（容量は１
２８ＫＢ─３２Ｂである。）図３は、本発明における特
定領域のデータ例であり、各ＣＰＵのアクセス開始・終
了アドレスが格納されている状況を示している。上記に
述べたようにアドレッシングには１７ビット必要である
ことから、各アクセス開始・終了アドレスを格納する容
量として、４バイト（３２ビット）を割り当てている。

【００７２】図４は、本発明におけるデータ領域のデー
タ例であり、一文字当たりのデータは１６ビットである
から、各文字に２バイト（１６ビット）を割り当ててい
る状況を示している。この図は従来技術と同様である。

【００７３】図５は、本発明のタイムチャートであり、
本発明が適用された場合の各回路・装置の動作を示して
いる。これら図２，３，４，５を用いて以下に本発明を
説明する。

【００７４】前述したようにＣＰＵ５の共有メモリ２の
アクセスアドレス情報は２４ビットのアドレスバス３１
を用いて送付されるが、特定領域２１の３２バイトをア
クセスするときのアドレス情報は「Ａ０００００_H 」〜
「Ａ０００１Ｆ_H 」である。当然データ領域のアドレス
情報は「Ａ０００２０_H 」〜「Ａ１ＦＦＦＦ_H 」であ
る。

【００７５】ＣＰＵ６の共有メモリ２のアクセスアドレ
ス情報は３２ビットのバスＢ４を用いて送付されるが、
ＣＰＵ６が特定領域２１の３２ビットをアクセスすると
きのアドレス情報は「Ｃ０００００００_H 」〜「Ｃ００
０００１Ｆ_H 」であり、当然データ領域のアドレス情報
は「Ｃ０００００２０_H 」〜「Ｃ００１ＦＦＦＦ_H 」で
ある。

【００７６】このようにすることにより、制御部１が各
アドレス情報の最上位４ビットをデコードすることによ
り、そのデコード結果が「Ａ_H 」や「Ｃ_H 」であれば、
メモリ２がアクセスされていることが分かり、中間の６
〜１７ビットが「０」であれば特定領域２１がアクセス
されていることが分かり、中間の６〜１７ビットが
「０」でなければデータ領域２２がアクセスされている
ことが判明する。

【００７７】また、当然のことではあるが、最上位４ビ
ットが「Ａ_H 」や「Ｃ_H 」でなければ各バスに接続され
ている他の回路や装置がアクセスされていることにな
る。図５において、ＣＰＵ５が時刻「ｔ２１」で、アド
レス「Ａ０００００_H 」を指定して、データ「００００
_H 」を転送したとする。共有メモリアクセス制御部１で
はアドレスデータの最上位４ビットが「Ａ_H 」であるこ
とから、カウンタ部１２のカウンタをリセットする。

【００７８】制御部１は、共有メモリ２とＣＰＵ５との
間のデータ転送パスを接続状態にし、共有メモリ２とＣ
ＰＵ６との間のデータ転送パスを切断状態にする。その
後、ＣＰＵ６が時刻「ｔ２２」で特定領域２１をアクセ
スしても、上記ウエイト部１３によりデータ転送パスは
切断状態に保持されたままであるから、データ転送は抑
止される。

【００７９】「ＤＡＣＫ」信号が「Ｈｉｇｈ」─「Ｌｏ
ｗ」─「Ｈｉｇｈ」と変化することにより、カウンタ部
のカウンタは時刻「ｔ２４」でカウントアップし、値は
「１」となる。

【００８０】続いて、ＣＰＵ５が時刻「ｔ２５」で、ア
ドレス「Ａ００００２_H 」を指定して、データ「００２
０_H 」を転送する。「ＤＡＣＫ」信号が「Ｈｉｇｈ」─
「Ｌｏｗ」─「Ｈｉｇｈ」と変化することにより、カウ
ンタ部のカウンタは時刻「ｔ２７」でカウントアップ
し、値は「２」となる。

【００８１】カウンタの値が「２」となったことによ
り、ウエイト部１３は時刻「ｔ２７」でウエイト信号を
「Ｈｉｇｈ」─「Ｌｏｗ」とし、ＣＰＵ６がメモリ２を
アクセスすることを可能とする。

【００８２】つまり、時刻「ｔ２２」で既にＣＰＵ６か
ら制御部１にバスＢ４を用いてアドレス情報が転送され
ており、当該アドレス情報はデコードされているから、
制御部１はＣＰＵ６と共有メモリ２との間のデータ転送
パスを時刻「ｔ２７」で接続状態にし、データ転送を開
始する。

【００８３】メモリ２からＣＰＵ６へのデータ転送が完
了すると「ＲＥＡＤＹ」信号が「Ｈｉｇｈ」─「Ｌｏ
ｗ」─「Ｈｉｇｈ」と変化する。但し、ＣＰＵ６が時刻
「ｔ２２」でデータ領域２２をアクセスした場合には、
「ＤＡＣＫ」信号が変化する時刻「ｔ２４」までは、Ｃ
ＰＵ６は待ち状態となるが、時刻「ｔ２４」以降はデー
タ領域２２のアクセスは可能となる。データ領域をアク
セスする場合には、一かたまりの（意味のある）データ
が１６ビット単位であることから、前記従来技術で説明
したようにウエイト部１３とは無関係に、制御部１はＣ
ＰＵ５又はＣＰＵ６とデータ領域２２との間のデータ転
送パスを接続状態にし、アクセスを可能にする。

【００８４】つまり、ＣＰＵ５が特定領域２１をアクセ
スした時のみ、ウエイト信号は有効となる。前述したよ
うに、特定領域２１のアクセスかどうかは、アクセスア
ドレス情報の中間の６〜１７ビットをデコードすれば容
易に判明する。

【００８５】以上は、ｍが１６ビットのＣＰＵとｎが３
２ビットのＣＰＵとがら構成されるマルチプロセッサ構
成のシステムにおいて、データの構成ビット数ｐが３２
ビットの時の処理に関する説明であるが、さらに第三の
処理装置として接続インタフェースが６４ビットのＣＰ
Ｕが制御部１ａに接続されても状況は同じである。

【００８６】この場合には、ｐが６４ビットの時には、
ｍが１６ビットのＣＰＵが４回連続して共有メモリをア
クセス完了するまで他のＣＰＵの当該共有メモリのアク
セスは抑止されることになる。当然のことながら、イン
タフェースが３２ビットのＣＰＵが２回連続して共有メ
モリのアクセスを完了するまで他のＣＰＵの当該共有メ
モリのアクセスは抑止されることになる。

【００８７】ｐが３２ビットの時には、インタフェース
が１６ビットのＣＰＵが２回連続して共有メモリのアク
セスが完了するまで他のＣＰＵの当該メモリのアクセス
は抑止されることになる。

【００８８】又、各処理装置に対応してカウント部とウ
ェイト部とを設け、制御部は各処理装置から連続アクセ
ス回数Ｋを、或いはデータの有意ビット数ｐを初期値と
して受け取り、それ以後のアクセスの抑止の制御にこの
値を使用するような装置とすることも可能である。

【００８９】上記説明においては、ｐの値は予め約束事
（仕様）としたが、データ転送に先立ってパラメータと
して各処理装置から制御部に送付してもよい。以上、デ
ータの構成ビット数ｐが数バイトのケースについて説明
したが、このｐは数十〜数十ＫＢであっても、カウンタ
部１２の計数値Ｋが大きくなるだけであり、本発明の一
般性は失われない。

【００９０】

【発明の効果】以上の説明から明らかなように本発明に
よれば、共有装置をアクセス制御する制御部にカウント
部とウェイト部とを設けることにより、その共有装置に
接続されている複数の処理装置のうちの一つの処理装置
からその共有装置に有意のビット数のデータアクセスが
完了するまで、他の処理装置からその共有装置へのアク
セスを抑止することにより、効率よく、又、矛盾無く共
有装置を経由してデータ処理が行えるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明の原理図

【図２】 本発明の実施例の構成図

【図３】 本発明における特定領域のデータ例

【図４】 本発明におけるデータ領域のデータ例

【図５】 本発明のタイムチャート

【図６】 従来技術のタイムチャート（その１）

【図７】 従来技術のタイムチャート（その２）

【図８】 従来のメモリアクセス装置適用例

【図９】 従来の特定領域のデータ例

【図１０】 従来のデータ領域のデータ例

【符号の説明】

１，１ａ， 共有メモリアクセス制御部 ２，２ａ 共有メモリ ３ データ転送バスＡ ４
データ転送バスＢ ５ 第一の処理装置 ６
第二の処理装置 ７ ホスト ８，８ａ プリンタコントローラ １２ カウント部 １３
ウェイト部 １５ 受信回路 １６
ビットマップメモリ １７ ＣＧメモリ １８
描画回路 １９ プリンタ ３０，４
０，５０ 制御信号線 ６０ 信号線 ３１
アドレスバス ２１，２１ａ 特定領域 ２２，２２
ａ データ領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の処理装置（５，６）と、 当該複数の処理装置から共通にアクセスされる共有装置
   （２）と、 当該複数の処理装置（５，６）の当該共有装置（２）へ
   のアクセスを制御する制御部（１）とを有し、 当該制御部（１）と当該各処理装置（５，６）との間に
   は各々データ転送インタフェース（３，４）が存在し、 当該各データ転送インタフェースのうちの或る一つのデ
   ータ転送インタフェース（３）のビット数をｍとし、 当該ｍの値は各データ転送インタフェース（３，４）毎
   に異なり得るものとし、 当該共有装置（２）を介して当該複数の処理装置（５，
   ６）間で授受されるデータの構成ビット数をｐとする共
   有アクセス制御装置において、 当該制御部（１）にカウント部（１２）とウェイト部
   （１３）とを設け、 当該カウント部（１２）は、当該複数の処理装置のうち
   の或る一つの処理装置ａ（５）が当該共有装置（２）を
   アクセスする際に連続するアクセス回数Ｋを計数し、 当該ウェイト部（１３）は、当該或る処理装置ａ（５）
   が当該共有装置（２）をアクセスしている時、Ｋは正の
   整数であるとして前記計数値がＫ＝ｐ／ｍに達するま
   で、 当該複数の処理装置のうち他の処理装置ｂ（６）の当該
   共有装置（２）へのアクセスを排他制御することを特徴
   とする共有アクセス制御装置。
2. 【請求項２】 前記請求項１において、「商」は０又は
   正の整数であるとしてｐ／ｍ＝「商」＋「剰余」を求め
   る際に「剰余」が０でないときには、Ｋ＝当該「商」＋
   １に達するまで、 当該複数の処理装置のうち他の処理装置ｂ（６）の当該
   共有装置（２）へのアクセスを排他制御することを特徴
   とする共有アクセス制御装置。
3. 【請求項３】 前記請求項１において、前記ｐ／ｍが２
   ≦ｐ／ｍであるような各処理装置（５，６）に対応して
   カウント部１２を複数個有することを特徴とする共有ア
   クセス制御装置。
4. 【請求項４】 前記請求項１，又は前記請求項２，又は
   前記請求項３において、「剰余」が０の時にはカウント
   部（１２）の初期値を当該「商」とし、「剰余」が０で
   ない時にはカウント部（１２）の初期値を当該「商」＋
   １とし、 当該或る処理装置ａ（５）が当該共有装置（２）をアク
   セスする度にカウント部（１２）を「１」づつ減算し、
   当該カウント部（１２）が０に達するまで、 当該複数の処理装置のうち他の処理装置ｂ（６）の当該
   共有装置（２）へのアクセスを排他制御することを特徴
   とする共有アクセス制御装置。