JPH0778500A - 不揮発性半導体記憶装置及びその試験方法 - Google Patents
不揮発性半導体記憶装置及びその試験方法Info
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- JPH0778500A JPH0778500A JP5223718A JP22371893A JPH0778500A JP H0778500 A JPH0778500 A JP H0778500A JP 5223718 A JP5223718 A JP 5223718A JP 22371893 A JP22371893 A JP 22371893A JP H0778500 A JPH0778500 A JP H0778500A
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- G06F11/00—Error detection; Error correction; Monitoring
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置の改善に関し、デー
タの書き換え試験やその消去試験の設定方法を工夫し
て、それら試験を短時間に行うこと、消去前の書込み試
験を省略して消去特性を正確に把握すること、及び、消
去前の書込み回数を可変して自動消去のみで書換え試験
を行う。 【構成】 不揮発性メモリセルのデータＤINが自動的か
つ電気的に消去可能な不揮発性半導体記憶装置におい
て、データＤINの消去／書込み制御をする制御手段１１
に自動回数設定部11Ａが設けられ、自動回数設定部11Ａ
が自動消去／書き換え試験時に、通常／試験モード端子
ＴEST ｉに印加された印加電圧状態の検出に基づいて予
め設定された書込み回数Ｎ，〔Ｎ＝０，１，２，３…
Ｎ〕を出力する。自動回数設定部11Ａは、通常入力端子
と試験端子とを兼用する通常／試験モード端子ＴEST
ｉ，〔ｉ＝１，２，３…〕に接続される。
タの書き換え試験やその消去試験の設定方法を工夫し
て、それら試験を短時間に行うこと、消去前の書込み試
験を省略して消去特性を正確に把握すること、及び、消
去前の書込み回数を可変して自動消去のみで書換え試験
を行う。 【構成】 不揮発性メモリセルのデータＤINが自動的か
つ電気的に消去可能な不揮発性半導体記憶装置におい
て、データＤINの消去／書込み制御をする制御手段１１
に自動回数設定部11Ａが設けられ、自動回数設定部11Ａ
が自動消去／書き換え試験時に、通常／試験モード端子
ＴEST ｉに印加された印加電圧状態の検出に基づいて予
め設定された書込み回数Ｎ，〔Ｎ＝０，１，２，３…
Ｎ〕を出力する。自動回数設定部11Ａは、通常入力端子
と試験端子とを兼用する通常／試験モード端子ＴEST
ｉ，〔ｉ＝１，２，３…〕に接続される。
Description
【０００１】〔目 次〕 産業上の利用分野 従来の技術（図９，10） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図２〜８） 発明の効果
【０００２】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びその試験方法に関するものであり、更に詳しく言
えば、自動的かつ電気的にデータが消去可能であって、
自動消去前に、消去用のデータの書込みを実行するフラ
ッシュメモリの改善に関するものである。
置及びその試験方法に関するものであり、更に詳しく言
えば、自動的かつ電気的にデータが消去可能であって、
自動消去前に、消去用のデータの書込みを実行するフラ
ッシュメモリの改善に関するものである。
【０００３】近年，各種情報処理装置の高性能化，多機
能化に伴い、各機種に対応した制御アルゴリズム（デー
タ）をメモリセルにプログラムして格納する不揮発性半
導体記憶装置が使用されている。例えば、電気的な書換
えと電気的一括消去が可能なフラッシュメモリにおいて
は、書換え回数の保証及び試験時間の短縮化が要求さ
れ、また、その試験を効率良く行う要求がある。
能化に伴い、各機種に対応した制御アルゴリズム（デー
タ）をメモリセルにプログラムして格納する不揮発性半
導体記憶装置が使用されている。例えば、電気的な書換
えと電気的一括消去が可能なフラッシュメモリにおいて
は、書換え回数の保証及び試験時間の短縮化が要求さ
れ、また、その試験を効率良く行う要求がある。
【０００４】これによれば、フラッシュメモリの機能・
動作試験となるデータの自動書き換え／自動消去試験を
行う場合に、外部制御装置からのライト命令やイレーズ
命令に基づいて自動消去前に書込みを行い、その後、自
動消去を行っている。このため、データの書き換え試験
を行う場合に、ライト命令に基づく自動書込み→イレー
ズ命令に基づく自動消去の実行を繰り返さなければなら
ず、その試験時間が長くなったり、消去前にデータの書
込みが実行されるため、正確な消去特性が得られないと
いう問題がある。
動作試験となるデータの自動書き換え／自動消去試験を
行う場合に、外部制御装置からのライト命令やイレーズ
命令に基づいて自動消去前に書込みを行い、その後、自
動消去を行っている。このため、データの書き換え試験
を行う場合に、ライト命令に基づく自動書込み→イレー
ズ命令に基づく自動消去の実行を繰り返さなければなら
ず、その試験時間が長くなったり、消去前にデータの書
込みが実行されるため、正確な消去特性が得られないと
いう問題がある。
【０００５】そこで、データの書き換え試験やその消去
試験の設定方法を工夫して、それら試験を短時間に行う
こと、消去前の書込み試験を省略して消去特性を正確に
把握すること、及び、消去前の書込み回数を可変して自
動消去のみで書換え試験を行うことができる装置及び方
法が望まれている。
試験の設定方法を工夫して、それら試験を短時間に行う
こと、消去前の書込み試験を省略して消去特性を正確に
把握すること、及び、消去前の書込み回数を可変して自
動消去のみで書換え試験を行うことができる装置及び方
法が望まれている。
【０００６】
【従来の技術】図９，10は、従来例に係る説明図であ
る。図９は従来例に係るフラッシュメモリの消去／書込
み制御回路の構成図であり、図10はその動作波形図を示
している。例えば、データが自動的かつ電気的に消去可
能であって、自動消去前に、消去用の書込みを実行する
フラッシュメモリは、図９（Ａ）において、メモリ部
１，書込み／読出し部２及び消去／書込み制御回路３か
ら成る。
る。図９は従来例に係るフラッシュメモリの消去／書込
み制御回路の構成図であり、図10はその動作波形図を示
している。例えば、データが自動的かつ電気的に消去可
能であって、自動消去前に、消去用の書込みを実行する
フラッシュメモリは、図９（Ａ）において、メモリ部
１，書込み／読出し部２及び消去／書込み制御回路３か
ら成る。
【０００７】また、ライト命令やイレーズ命令に基づい
てメモリ部１及び書込み／読出し部２の入出力を制御す
る消去／書込み制御回路３は、図９（Ｂ）において、書
込み終了検出回路４，ラッチ回路５〜７，発振器８，イ
ンバータ INV２，３及びカウンタ回路９から成る。書込
み終了検出回路４は、二入力否定論理積回路（以下ＮＡ
ＮＤ回路という），インバータ INV１及びトリガ回路４
Ａから成り、最終値カウント信号（以下ＣＡｎ信号とい
う），自動消去信号（以下ＡＥ信号という）及び自動消
去前書込み信号（以下ＡＥＷ信号という）に基づいて自
動消去前書込み終了信号（以下ＡＥＷＥＸ信号という）
をラッチ回路５，６に出力する。
てメモリ部１及び書込み／読出し部２の入出力を制御す
る消去／書込み制御回路３は、図９（Ｂ）において、書
込み終了検出回路４，ラッチ回路５〜７，発振器８，イ
ンバータ INV２，３及びカウンタ回路９から成る。書込
み終了検出回路４は、二入力否定論理積回路（以下ＮＡ
ＮＤ回路という），インバータ INV１及びトリガ回路４
Ａから成り、最終値カウント信号（以下ＣＡｎ信号とい
う），自動消去信号（以下ＡＥ信号という）及び自動消
去前書込み信号（以下ＡＥＷ信号という）に基づいて自
動消去前書込み終了信号（以下ＡＥＷＥＸ信号という）
をラッチ回路５，６に出力する。
【０００８】当該回路の機能は、フラッシュメモリの消
去／書込み試験を行う場合、まず、発振器８から非反転
基準クロック信号（以下ＣＬＫ信号という），反転基準
クロック信号（以下ＣＬＫ信号，〔上線を省略する〕と
いう）が発生され、それに基づいてカウンタ回路９によ
りアドレスが発生される。また、図10において、ラッチ
回路５に自動消去開始信号（以下ＡＥＳＸ信号という）
及びイニシャル信号（以下ＩＮＩＴＸ信号）が供給さ
れ、書込み終了検出回路４にＣＡｎ（ＣＡ18）信号，Ａ
Ｅ信号及びＡＥＷ信号が供給される。なお、ＣＡｎ信号
は、カウンタ回路９の最終カウント値を示す信号であ
る。
去／書込み試験を行う場合、まず、発振器８から非反転
基準クロック信号（以下ＣＬＫ信号という），反転基準
クロック信号（以下ＣＬＫ信号，〔上線を省略する〕と
いう）が発生され、それに基づいてカウンタ回路９によ
りアドレスが発生される。また、図10において、ラッチ
回路５に自動消去開始信号（以下ＡＥＳＸ信号という）
及びイニシャル信号（以下ＩＮＩＴＸ信号）が供給さ
れ、書込み終了検出回路４にＣＡｎ（ＣＡ18）信号，Ａ
Ｅ信号及びＡＥＷ信号が供給される。なお、ＣＡｎ信号
は、カウンタ回路９の最終カウント値を示す信号であ
る。
【０００９】これにより、書込み終了検出回路４からラ
ッチ回路５，６にＡＥＷＥＸ信号が出力され、ラッチ回
路５からインバータ INV２， INV３をそれぞれ介在させ
て非反転ＡＥＷ信号，反転ＡＥＷ信号〔上線を省略す
る〕がラッチ出力される。一方、ラッチ回路６では、消
去電圧制御信号（以下ＡＥＰＵＥ信号という），ＩＮＩ
ＴＸ信号及びＡＥＷＥＸ信号に基づいて非反転消去電圧
制御信号（以下ＡＥＰＵ信号という），反転消去電圧制
御信号（以下ＡＥＰＵ信号という，〔上線を省略す
る〕）がラッチ出力される。
ッチ回路５，６にＡＥＷＥＸ信号が出力され、ラッチ回
路５からインバータ INV２， INV３をそれぞれ介在させ
て非反転ＡＥＷ信号，反転ＡＥＷ信号〔上線を省略す
る〕がラッチ出力される。一方、ラッチ回路６では、消
去電圧制御信号（以下ＡＥＰＵＥ信号という），ＩＮＩ
ＴＸ信号及びＡＥＷＥＸ信号に基づいて非反転消去電圧
制御信号（以下ＡＥＰＵ信号という），反転消去電圧制
御信号（以下ＡＥＰＵ信号という，〔上線を省略す
る〕）がラッチ出力される。
【００１０】ラッチ回路７では、自動消去パルス終了信
号（以下ＡＥＰＬＳＥ信号という，〔上線を省略す
る〕），ＩＮＩＴＸ信号に基づいて非反転自動消去パル
ス信号（以下ＡＥＰＬＳ信号という），反転自動消去パ
ルス信号（以下ＡＥＰＬＳ信号という，〔上線を省略す
る〕）がラッチ出力される。これにより、当該消去／書
込み制御回路３に接続された書込み／読出し部２の消去
／書込み電圧発生回路が非反転ＡＥＷ信号と反転ＡＥＷ
信号，非反転ＡＥＰＵ信号と反転ＡＥＰＵ信号及び非反
転ＡＥＰＬＳ信号と反転ＡＥＰＬＳ信号に基づいてタイ
ミング制御され、自動消去前にメモリ部１に自動消去前
のデータが書込まれ、その後、データの消去動作が繰り
返される。
号（以下ＡＥＰＬＳＥ信号という，〔上線を省略す
る〕），ＩＮＩＴＸ信号に基づいて非反転自動消去パル
ス信号（以下ＡＥＰＬＳ信号という），反転自動消去パ
ルス信号（以下ＡＥＰＬＳ信号という，〔上線を省略す
る〕）がラッチ出力される。これにより、当該消去／書
込み制御回路３に接続された書込み／読出し部２の消去
／書込み電圧発生回路が非反転ＡＥＷ信号と反転ＡＥＷ
信号，非反転ＡＥＰＵ信号と反転ＡＥＰＵ信号及び非反
転ＡＥＰＬＳ信号と反転ＡＥＰＬＳ信号に基づいてタイ
ミング制御され、自動消去前にメモリ部１に自動消去前
のデータが書込まれ、その後、データの消去動作が繰り
返される。
【００１１】なお、イレーズ命令とは書込みデータをメ
モリセルに書込み、それを消去する動作，すなわち、当
該セルのフローティングゲートにホットレクトロンを注
入し、その後、ＦＮ（ファウラーノルドハイム）トンネ
ルによりホットエレクトンを引き抜く動作を数〜数千回
繰り返す動作指示をいうものである。また、自動消去前
のデータ書込みとは、メモリ部１の全セルのしきい電圧
のバラツキを小さくするため、全セルのしきい電圧を高
い状態に揃える動作をいう。
モリセルに書込み、それを消去する動作，すなわち、当
該セルのフローティングゲートにホットレクトロンを注
入し、その後、ＦＮ（ファウラーノルドハイム）トンネ
ルによりホットエレクトンを引き抜く動作を数〜数千回
繰り返す動作指示をいうものである。また、自動消去前
のデータ書込みとは、メモリ部１の全セルのしきい電圧
のバラツキを小さくするため、全セルのしきい電圧を高
い状態に揃える動作をいう。
【００１２】
【発明が解決しようとする課題】ところで、従来例によ
れば、フラッシュメモリの自動書込み／自動消去試験を
行う場合に、特定端子に印加される電圧状態と、試験装
置からのライト命令やイレーズ命令に基づいて消去前に
書込みを行い、その後、自動消去を行っている。このた
め、自動消去前の書込み回数が固定され、その書込みを
省略したり、書込み回数を変更することは不可能であ
る。これにより、当該メモリ機種の特性に応じた自動消
去前の書込み回数を選択することができない。また、試
験時間が長くなったり、正確な消去特性が得られないと
いう問題がある。
れば、フラッシュメモリの自動書込み／自動消去試験を
行う場合に、特定端子に印加される電圧状態と、試験装
置からのライト命令やイレーズ命令に基づいて消去前に
書込みを行い、その後、自動消去を行っている。このた
め、自動消去前の書込み回数が固定され、その書込みを
省略したり、書込み回数を変更することは不可能であ
る。これにより、当該メモリ機種の特性に応じた自動消
去前の書込み回数を選択することができない。また、試
験時間が長くなったり、正確な消去特性が得られないと
いう問題がある。
【００１３】特に、データの書込み／消去を繰り返す
（電気的な書換え）サイクリング試験では、ライト命令
やイレーズ命令の交互の実行が必要になることから、ラ
イト命令やイレーズ命令の両解読に時間を要することと
なる。また、ライト命令による自動書込み→イレーズ命
令による自動消去の実行をしなければならず、その試験
時間が長くなる。
（電気的な書換え）サイクリング試験では、ライト命令
やイレーズ命令の交互の実行が必要になることから、ラ
イト命令やイレーズ命令の両解読に時間を要することと
なる。また、ライト命令による自動書込み→イレーズ命
令による自動消去の実行をしなければならず、その試験
時間が長くなる。
【００１４】これにより、従来例の自動消去では、自動
消去前にデータの書込みが実行されるため、消去特性を
正確に把握することが困難となる。これは、ライト命令
が転送されることから、その解読に無駄な時間を要し、
それが当該フラッシュメモリの消去性能を示す消去タイ
ムに加算されるためである。なお、特定端子に印加され
る電圧状態を検出してメモリ試験を行う方法は、本発明
の特許出願人が先に特許を取得した電源電圧検出回路
（特公平１−60789 ）を利用する。
消去前にデータの書込みが実行されるため、消去特性を
正確に把握することが困難となる。これは、ライト命令
が転送されることから、その解読に無駄な時間を要し、
それが当該フラッシュメモリの消去性能を示す消去タイ
ムに加算されるためである。なお、特定端子に印加され
る電圧状態を検出してメモリ試験を行う方法は、本発明
の特許出願人が先に特許を取得した電源電圧検出回路
（特公平１−60789 ）を利用する。
【００１５】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、データの書き換え試験やその消去
試験の設定方法を工夫して、それら試験を短時間に行う
こと、自動消去前の書込み試験を省略して消去特性を正
確に把握すること、及び、自動消去前の書込み回数を可
変して自動消去のみで書換え試験を行うことが可能とな
る不揮発性半導体記憶装置及びその試験方法の提供を目
的とする。
作されたものであり、データの書き換え試験やその消去
試験の設定方法を工夫して、それら試験を短時間に行う
こと、自動消去前の書込み試験を省略して消去特性を正
確に把握すること、及び、自動消去前の書込み回数を可
変して自動消去のみで書換え試験を行うことが可能とな
る不揮発性半導体記憶装置及びその試験方法の提供を目
的とする。
【００１６】
【課題を解決するための手段】図１（Ａ），（Ｂ）は、
本発明に係る不揮発性半導体記憶装置及びその試験方法
の原理図を示している。本発明の不揮発性半導体記憶装
置は図１（Ａ）に示すように、不揮発性メモリセルのデ
ータＤINが自動的かつ電気的に消去可能な不揮発性半導
体記憶装置において、前記データＤINの消去／書込み制
御をする制御手段１１に自動回数設定部11Ａが設けら
れ、前記自動回数設定部11Ａが自動消去／書き換え試験
時に、通常／試験モード端子ＴEST ｉに印加された印加
電圧状態の検出に基づいて予め設定された書込み回数
Ｎ，〔Ｎ＝０，１，２，３…Ｎ〕を出力することを特徴
とする。
本発明に係る不揮発性半導体記憶装置及びその試験方法
の原理図を示している。本発明の不揮発性半導体記憶装
置は図１（Ａ）に示すように、不揮発性メモリセルのデ
ータＤINが自動的かつ電気的に消去可能な不揮発性半導
体記憶装置において、前記データＤINの消去／書込み制
御をする制御手段１１に自動回数設定部11Ａが設けら
れ、前記自動回数設定部11Ａが自動消去／書き換え試験
時に、通常／試験モード端子ＴEST ｉに印加された印加
電圧状態の検出に基づいて予め設定された書込み回数
Ｎ，〔Ｎ＝０，１，２，３…Ｎ〕を出力することを特徴
とする。
【００１７】なお、本発明の不揮発性半導体記憶装置に
おいて、前記自動回数設定部11Ａが、通常入力端子と試
験端子とを兼用する通常／試験モード端子ＴEST ｉ，
〔ｉ＝１，２，３…〕に接続されることを特徴とする。
また、本発明の不揮発性半導体記憶装置において、前記
自動回数設定部11Ａが、図１（Ｂ）に示すように、通常
／試験モード端子ＴEST ｉに印加された電圧状態を検出
して回数選択信号ＳＨｉを出力する電圧検出回路210 、
及び、前記電圧検出回路210 から供給される回数選択信
号ＳＨｉと前記電圧検出回路210 以外から供給される自
動消去開始信号ＡＥＳＸ，消去前書込み制御信号ＡＥ及
び回数設定用の信号ＣＢ１〜ＣＢｍに基づいて消去前書
込み終了信号ＡＥＷＥＸと前記自動消去開始信号ＡＥＳ
Ｘの反転信号ＡＥＳＸとを発生するタイミング発生回路
200 を有することを特徴とする。
おいて、前記自動回数設定部11Ａが、通常入力端子と試
験端子とを兼用する通常／試験モード端子ＴEST ｉ，
〔ｉ＝１，２，３…〕に接続されることを特徴とする。
また、本発明の不揮発性半導体記憶装置において、前記
自動回数設定部11Ａが、図１（Ｂ）に示すように、通常
／試験モード端子ＴEST ｉに印加された電圧状態を検出
して回数選択信号ＳＨｉを出力する電圧検出回路210 、
及び、前記電圧検出回路210 から供給される回数選択信
号ＳＨｉと前記電圧検出回路210 以外から供給される自
動消去開始信号ＡＥＳＸ，消去前書込み制御信号ＡＥ及
び回数設定用の信号ＣＢ１〜ＣＢｍに基づいて消去前書
込み終了信号ＡＥＷＥＸと前記自動消去開始信号ＡＥＳ
Ｘの反転信号ＡＥＳＸとを発生するタイミング発生回路
200 を有することを特徴とする。
【００１８】さらに、本発明の不揮発性半導体記憶装置
の試験方法は、本発明の不揮発性半導体記憶装置の試験
方法であって、予め、二以上の通常／試験モード端子Ｔ
ESTｉに対して零回を含む書込み回数Ｎを割当て、自動
消去／書込み試験時に、前記通常／試験モード端子ＴES
T ｉに通常の使用電圧よりも高い試験用電圧ＶHHを印加
し、前記通常／試験モード端子ＴEST ｉの選択位置によ
って、零回を含む書込み回数Ｎを出力することを特徴と
し、上記目的を達成する。
の試験方法は、本発明の不揮発性半導体記憶装置の試験
方法であって、予め、二以上の通常／試験モード端子Ｔ
ESTｉに対して零回を含む書込み回数Ｎを割当て、自動
消去／書込み試験時に、前記通常／試験モード端子ＴES
T ｉに通常の使用電圧よりも高い試験用電圧ＶHHを印加
し、前記通常／試験モード端子ＴEST ｉの選択位置によ
って、零回を含む書込み回数Ｎを出力することを特徴と
し、上記目的を達成する。
【００１９】
【作 用】本発明の不揮発性半導体記憶装置によれば、
図１（Ｂ）において、通常／試験モード端子ＴEST １〜
ＴEST ｉのいずれか１つの端子，例えば、ＴEST ｉに、
通常の使用電圧よりも高い試験用電圧ＶHHを印加する
と、自動回数設定部11Ａの電圧検出回路210 により、当
該モード端子ＴEST ｉに通常使用電圧ＶCCよりも高い電
圧が印加されたことが検出される。これに基づいて電圧
検出回路210 からタイミング発生回路200 に回数選択信
号ＳＨｉが出力される。
図１（Ｂ）において、通常／試験モード端子ＴEST １〜
ＴEST ｉのいずれか１つの端子，例えば、ＴEST ｉに、
通常の使用電圧よりも高い試験用電圧ＶHHを印加する
と、自動回数設定部11Ａの電圧検出回路210 により、当
該モード端子ＴEST ｉに通常使用電圧ＶCCよりも高い電
圧が印加されたことが検出される。これに基づいて電圧
検出回路210 からタイミング発生回路200 に回数選択信
号ＳＨｉが出力される。
【００２０】タイミング発生回路200 では電圧検出回路
210 から供給される回数選択信号ＳＨｉと電圧検出回路
210 以外から供給される自動消去開始信号ＡＥＳＸ，消
去前書込み制御信号ＡＥ及び回数設定用の信号ＣＢ１〜
ＣＢｍに基づいて消去前書込み終了信号ＡＥＷＥＸと自
動消去開始信号ＡＥＳＸの反転信号ＡＥＳＸとが発生さ
れる。
210 から供給される回数選択信号ＳＨｉと電圧検出回路
210 以外から供給される自動消去開始信号ＡＥＳＸ，消
去前書込み制御信号ＡＥ及び回数設定用の信号ＣＢ１〜
ＣＢｍに基づいて消去前書込み終了信号ＡＥＷＥＸと自
動消去開始信号ＡＥＳＸの反転信号ＡＥＳＸとが発生さ
れる。
【００２１】これにより、自動回数設定部11Ａでは、回
数選択信号ＳＨｉに基づいて予め設定された書込み回数
Ｎ，〔Ｎ＝０，１，２，３…Ｎ〕の１つを選択すること
ができる。このことで、自動消去前の書込み試験を省略
したり、自動消去前の書込み回数を可変することが可能
となる。さらに、本発明の不揮発性半導体記憶装置の試
験方法によれば、予め、二以上の通常／試験モード端子
ＴEST ｉに対して零回を含む書込み回数Ｎが割当てら
れ、自動消去／書込み試験時に、通常／試験モード端子
ＴEST ｉに通常の使用電圧よりも高い試験用電圧ＶHHが
印加される。
数選択信号ＳＨｉに基づいて予め設定された書込み回数
Ｎ，〔Ｎ＝０，１，２，３…Ｎ〕の１つを選択すること
ができる。このことで、自動消去前の書込み試験を省略
したり、自動消去前の書込み回数を可変することが可能
となる。さらに、本発明の不揮発性半導体記憶装置の試
験方法によれば、予め、二以上の通常／試験モード端子
ＴEST ｉに対して零回を含む書込み回数Ｎが割当てら
れ、自動消去／書込み試験時に、通常／試験モード端子
ＴEST ｉに通常の使用電圧よりも高い試験用電圧ＶHHが
印加される。
【００２２】このため、全ての通常／試験モード端子Ｔ
EST １〜ＴEST ｉが非選択状態の場合には、試験モード
に移行しないことが認識され、消去前に１回の書込みを
行い消去動作に移行する消去前書込み終了信号ＡＥＷＥ
Ｘ及び自動消去開始信号ＡＥＳＸがタイミング発生回路
200 から発生される。また、通常／試験モード端子ＴES
T １〜ＴEST ｉの中で，例えば、ＴEST ｉが選択，すな
わち、ＴEST ｉに試験用電圧ＶHHが印加されると、自動
消去／書込み試験時に、自動消去前の書込みを省略（Ｎ
＝零回）する消去前書込み終了信号ＡＥＷＥＸがタイミ
ング発生回路200 から発生される。
EST １〜ＴEST ｉが非選択状態の場合には、試験モード
に移行しないことが認識され、消去前に１回の書込みを
行い消去動作に移行する消去前書込み終了信号ＡＥＷＥ
Ｘ及び自動消去開始信号ＡＥＳＸがタイミング発生回路
200 から発生される。また、通常／試験モード端子ＴES
T １〜ＴEST ｉの中で，例えば、ＴEST ｉが選択，すな
わち、ＴEST ｉに試験用電圧ＶHHが印加されると、自動
消去／書込み試験時に、自動消去前の書込みを省略（Ｎ
＝零回）する消去前書込み終了信号ＡＥＷＥＸがタイミ
ング発生回路200 から発生される。
【００２３】これにより、自動消去前の書込みが削除さ
れ、イレーズ命令によって、以後、制御手段１１により
消去動作を繰り返す自動消去試験を行うことが可能とな
る。このことで、従来例に比べて試験時間の短縮化を図
ることが可能となり、また、正確な消去特性を得ること
が可能となる。さらに、通常／試験モード端子ＴEST ｉ
を除く他のＴEST （ｉ−１）を選択すると、予め設定し
た書込み回数Ｎ＝１，２，３…の１つを選択する回数選
択信号ＳＨ（ｉ−１）に基づいて、消去前に書込みＮ＝
１，２又は３…を実行し消去動作に移行する消去前書込
み終了信号ＡＥＷＥＸ及び自動消去開始信号ＡＥＳＸが
タイミング発生回路200 から発生される。
れ、イレーズ命令によって、以後、制御手段１１により
消去動作を繰り返す自動消去試験を行うことが可能とな
る。このことで、従来例に比べて試験時間の短縮化を図
ることが可能となり、また、正確な消去特性を得ること
が可能となる。さらに、通常／試験モード端子ＴEST ｉ
を除く他のＴEST （ｉ−１）を選択すると、予め設定し
た書込み回数Ｎ＝１，２，３…の１つを選択する回数選
択信号ＳＨ（ｉ−１）に基づいて、消去前に書込みＮ＝
１，２又は３…を実行し消去動作に移行する消去前書込
み終了信号ＡＥＷＥＸ及び自動消去開始信号ＡＥＳＸが
タイミング発生回路200 から発生される。
【００２４】これにより、試験装置からのイレーズ命令
と通常／試験モード端子ＴEST １〜ＴEST ｉのいずれか
１つの選択によって、当該メモリ機種の特性に応じた自
動消去前の書込み回数を選択することが可能となる。
と通常／試験モード端子ＴEST １〜ＴEST ｉのいずれか
１つの選択によって、当該メモリ機種の特性に応じた自
動消去前の書込み回数を選択することが可能となる。
【００２５】
【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図２〜８は、本発明の実施例に係る
不揮発性半導体記憶装置及びその試験方法を説明する図
であり、図２は、本発明の実施例に係るフラッシュメモ
リの全体構成図である。また、図３は、その消去／書込
み制御回路の構成図であり、図４は、その書込み回数設
定部の電圧検出回路の内部構成図である。
ついて説明をする。図２〜８は、本発明の実施例に係る
不揮発性半導体記憶装置及びその試験方法を説明する図
であり、図２は、本発明の実施例に係るフラッシュメモ
リの全体構成図である。また、図３は、その消去／書込
み制御回路の構成図であり、図４は、その書込み回数設
定部の電圧検出回路の内部構成図である。
【００２６】図５は書込み回数設定部の各トリガ回路の
構成図であり、図６はそのカウンタ回路の全体構成図で
ある。図７は、その各カウンタ回路の内部構成図であ
り、図８は、その各ラッチ回路の内部構成図をそれぞれ
示している。例えば、データＤINが自動的かつ電気的に
消去可能であって、自動消去前のデータの書込み回数の
可変及び、その省略が可能なフラッシュメモリは、図２
において、消去／書込み制御回路２１，書込み／消去電
圧出力回路２２，入出力バッファ２３，命令レジスタ２
４，データ比較レジスタ２５，信号発生論理回路２６，
アドレスラッチ回路２７，メモリ部２８，書込み／読出
しアンプ２９及びステータスレジスタ３０から成る。
構成図であり、図６はそのカウンタ回路の全体構成図で
ある。図７は、その各カウンタ回路の内部構成図であ
り、図８は、その各ラッチ回路の内部構成図をそれぞれ
示している。例えば、データＤINが自動的かつ電気的に
消去可能であって、自動消去前のデータの書込み回数の
可変及び、その省略が可能なフラッシュメモリは、図２
において、消去／書込み制御回路２１，書込み／消去電
圧出力回路２２，入出力バッファ２３，命令レジスタ２
４，データ比較レジスタ２５，信号発生論理回路２６，
アドレスラッチ回路２７，メモリ部２８，書込み／読出
しアンプ２９及びステータスレジスタ３０から成る。
【００２７】すなわち、消去／書込み制御回路２１は制
御手段１１の一実施例であり、データＤINの消去／書込
み制御をする回路である。例えば、消去／書込み制御回
路２１は、自動消去／書き換え試験時に、通常／試験モ
ード端子ＴEST １〜ＴEST ４に印加された印加電圧状態
の検出に基づいて予め設定された書込み回数Ｎ，〔Ｎ＝
０，２，３，10〕を選択し、データＤINの書込み／消去
制御を実行する。なお、消去／書込み制御回路２１の内
部構成については、図３において詳述する。
御手段１１の一実施例であり、データＤINの消去／書込
み制御をする回路である。例えば、消去／書込み制御回
路２１は、自動消去／書き換え試験時に、通常／試験モ
ード端子ＴEST １〜ＴEST ４に印加された印加電圧状態
の検出に基づいて予め設定された書込み回数Ｎ，〔Ｎ＝
０，２，３，10〕を選択し、データＤINの書込み／消去
制御を実行する。なお、消去／書込み制御回路２１の内
部構成については、図３において詳述する。
【００２８】書込み／消去電圧出力回路２２は消去／書
込み制御回路２１から出力される制御信号Ｓ１に基づい
て消去／書込み電圧ＶPPをアドレスラッチ回路２７，メ
モリ部２８，書込み／読出しアンプ２９に供給する。こ
こで、制御信号Ｓ１には、後述する各ラッチ回路４３〜
４５から出力される消去前書込み終了信号（以下ＡＥＷ
ＥＸという）や反転自動消去開始信号（以下反転ＡＥＳ
Ｘ信号という）等が含まれる。
込み制御回路２１から出力される制御信号Ｓ１に基づい
て消去／書込み電圧ＶPPをアドレスラッチ回路２７，メ
モリ部２８，書込み／読出しアンプ２９に供給する。こ
こで、制御信号Ｓ１には、後述する各ラッチ回路４３〜
４５から出力される消去前書込み終了信号（以下ＡＥＷ
ＥＸという）や反転自動消去開始信号（以下反転ＡＥＳ
Ｘ信号という）等が含まれる。
【００２９】入出力バッファ２３は該制御回路２１から
出力される制御信号Ｓ３と信号発生論理回路２６から出
力される制御信号Ｓ２とに基づいて，例えば、８ビット
のデータＤINを入出力する回路である。命令レジスタ２
４は８ビットの命令を解読して、その結果信号Ｓ０をス
テータスレジスタ３０に出力する回路である。データ比
較レジスタ２５は制御信号Ｓ３に基づいて自動消去／書
き換え試験時等に読出しデータと書込みデータＤINとを
比較したり、イレーズ命令や試験時のパスを判断する回
路である。その結果データは消去／書込み制御回路２１
に出力される。
出力される制御信号Ｓ３と信号発生論理回路２６から出
力される制御信号Ｓ２とに基づいて，例えば、８ビット
のデータＤINを入出力する回路である。命令レジスタ２
４は８ビットの命令を解読して、その結果信号Ｓ０をス
テータスレジスタ３０に出力する回路である。データ比
較レジスタ２５は制御信号Ｓ３に基づいて自動消去／書
き換え試験時等に読出しデータと書込みデータＤINとを
比較したり、イレーズ命令や試験時のパスを判断する回
路である。その結果データは消去／書込み制御回路２１
に出力される。
【００３０】信号発生論理回路２６はステータスレジス
タ３０から出力される結果信号Ｓ０に基づいて制御信号
Ｓ２，Ｓ４を発生する回路である。アドレスラッチ回路
２７は，例えば、信号発生論理回路２６から出力される
制御信号Ｓ４と制御回路２１から出力される制御信号Ｓ
５とに基づいて，１９ビットのアドレスＡ０〜Ａ18を入
力ラッチする。
タ３０から出力される結果信号Ｓ０に基づいて制御信号
Ｓ２，Ｓ４を発生する回路である。アドレスラッチ回路
２７は，例えば、信号発生論理回路２６から出力される
制御信号Ｓ４と制御回路２１から出力される制御信号Ｓ
５とに基づいて，１９ビットのアドレスＡ０〜Ａ18を入
力ラッチする。
【００３１】なお、アドレスＡ０〜Ａ３を入力する端子
は、通常／試験モード端子ＴEST １〜ＴEST ４を兼ねて
おり、その４端子の印加電圧状態は消去／書込み制御回
路２１の電圧検出部210 に転送される。また、アドレス
ラッチ回路２７は５ビットのアドレスＡ０〜Ａ４をメモ
リ部２８のＹゲート部281 に転送し、１０ビットのアド
レスＡ５〜Ａ14をメモリ部２８のメモリ素子282 に転送
し、４ビットのアドレスＡ15〜Ａ18をメモリ部２８の電
源制御部283 にそれぞれ転送する。
は、通常／試験モード端子ＴEST １〜ＴEST ４を兼ねて
おり、その４端子の印加電圧状態は消去／書込み制御回
路２１の電圧検出部210 に転送される。また、アドレス
ラッチ回路２７は５ビットのアドレスＡ０〜Ａ４をメモ
リ部２８のＹゲート部281 に転送し、１０ビットのアド
レスＡ５〜Ａ14をメモリ部２８のメモリ素子282 に転送
し、４ビットのアドレスＡ15〜Ａ18をメモリ部２８の電
源制御部283 にそれぞれ転送する。
【００３２】メモリ部２８はＹゲート部281 ，メモリ素
子282 及びソース電源制御部283 から成り、Ｙゲート部
281 はアドレスＡ０〜Ａ４に基づいてメモリ素子282 の
ビット線を選択し、書込み／消去電圧ＶPPを供給する。
メモリ素子282 はアドレスＡ５〜Ａ14に基づいてデータ
ＤINを書込み／読出しをする記憶素子であり、例えば、
フローティングゲートを有するＭＯＳトランジスタから
成る。ソース電源制御部283 はアドレスＡ15〜Ａ18に基
づいて書込み／消去電圧ＶPPの供給制御をする回路であ
る。
子282 及びソース電源制御部283 から成り、Ｙゲート部
281 はアドレスＡ０〜Ａ４に基づいてメモリ素子282 の
ビット線を選択し、書込み／消去電圧ＶPPを供給する。
メモリ素子282 はアドレスＡ５〜Ａ14に基づいてデータ
ＤINを書込み／読出しをする記憶素子であり、例えば、
フローティングゲートを有するＭＯＳトランジスタから
成る。ソース電源制御部283 はアドレスＡ15〜Ａ18に基
づいて書込み／消去電圧ＶPPの供給制御をする回路であ
る。
【００３３】書込み／読出しアンプ２９は、制御信号Ｓ
３，Ｓ４と書込み／消去電圧ＶPPとに基づいて、データ
ＤINの書込み／読出しをする回路である。ステータスレ
ジスタ３０は、外部から供給される書込み許可信号Ｗ
Ｅ，チップイネーブル信号ＣＥ，出力イネーブル信号Ｏ
Ｅ，パワーダウン信号ＰＷＤや命令レジスタ２４から出
力される結果信号Ｓ０に基づいて消去／書込み制御回路
２１及び信号発生論理回路２６の入出力を制御する回路
である。
３，Ｓ４と書込み／消去電圧ＶPPとに基づいて、データ
ＤINの書込み／読出しをする回路である。ステータスレ
ジスタ３０は、外部から供給される書込み許可信号Ｗ
Ｅ，チップイネーブル信号ＣＥ，出力イネーブル信号Ｏ
Ｅ，パワーダウン信号ＰＷＤや命令レジスタ２４から出
力される結果信号Ｓ０に基づいて消去／書込み制御回路
２１及び信号発生論理回路２６の入出力を制御する回路
である。
【００３４】次に、消去／書込み制御回路２１の内部構
成について、図３〜６を参照しながら説明をする。例え
ば、通常／試験モード端子ＴEST １〜ＴEST ４の選択に
基づいて零回を含む４種類の書込み回数が設定可能であ
って、イレーズ命令により消去／書込み制御をする消去
／書込み制御回路２１は図３において、書込み回数設定
部４１，カウンタ回路４２，ラッチ回路４３〜４５，発
振回路４６から成る。
成について、図３〜６を参照しながら説明をする。例え
ば、通常／試験モード端子ＴEST １〜ＴEST ４の選択に
基づいて零回を含む４種類の書込み回数が設定可能であ
って、イレーズ命令により消去／書込み制御をする消去
／書込み制御回路２１は図３において、書込み回数設定
部４１，カウンタ回路４２，ラッチ回路４３〜４５，発
振回路４６から成る。
【００３５】すなわち、書込み回数設定部４１は自動回
数設定部11Ａの一例であり、電圧検出回路210 ，インバ
ータ INV１〜 INV８，二入力ＮＡＮＤ回路ＮＡ１，ＮＡ
２，三入力ＮＡＮＤ回路ＮＡ３〜ＮＡ５，三入力ＮＯＲ
回路ＮOR，スイッチングトランジスタＴＲ０〜ＴＲ５及
びトリガ回路211 ，212 から成る。電圧検出回路210 は
図４において、通常／試験モード端子ＴEST １〜ＴEST
４に印加される電圧状態を検出する回路である。この検
出回路210 は、本発明の特許出願人が先に特許を取得し
た電源電圧検出回路（特公平１−60789 ）を利用する。
例えば、電圧検出回路210 は４つの検出部Ｄ１〜Ｄ４か
ら成る。
数設定部11Ａの一例であり、電圧検出回路210 ，インバ
ータ INV１〜 INV８，二入力ＮＡＮＤ回路ＮＡ１，ＮＡ
２，三入力ＮＡＮＤ回路ＮＡ３〜ＮＡ５，三入力ＮＯＲ
回路ＮOR，スイッチングトランジスタＴＲ０〜ＴＲ５及
びトリガ回路211 ，212 から成る。電圧検出回路210 は
図４において、通常／試験モード端子ＴEST １〜ＴEST
４に印加される電圧状態を検出する回路である。この検
出回路210 は、本発明の特許出願人が先に特許を取得し
た電源電圧検出回路（特公平１−60789 ）を利用する。
例えば、電圧検出回路210 は４つの検出部Ｄ１〜Ｄ４か
ら成る。
【００３６】検出部Ｄ１は、３つのｐ型の電界効果トラ
ンジスタＴP1〜ＴP3，１個のｎ型の電界効果トランジス
タＴＮ，インバータ INV01 ，INV02 から成る。トラン
ジスタＴP1のソースが端子ＴEST １に接続される。端子
ＴEST １は，例えば、コラムアドレスＡ０を入力する通
常使用端子を兼用する。トランジスタＴP1のゲート及び
ドレインはトランジスタＴP2のソースに接続され、トラ
ンジスタＴP2のゲート及びドレインはトランジスタＴP3
のソースに接続される。また、トランジスタＴP3のドレ
インはトランジスタＴＮのドレインに接続され、それが
インバータ INV01に接続される。両トランジスタＴＮ，
ＴP3のゲートは接続され、それが電源線ＶCCに接続され
る。トランジスタＴＮのソースは接地線ＧNDに接続され
る。
ンジスタＴP1〜ＴP3，１個のｎ型の電界効果トランジス
タＴＮ，インバータ INV01 ，INV02 から成る。トラン
ジスタＴP1のソースが端子ＴEST １に接続される。端子
ＴEST １は，例えば、コラムアドレスＡ０を入力する通
常使用端子を兼用する。トランジスタＴP1のゲート及び
ドレインはトランジスタＴP2のソースに接続され、トラ
ンジスタＴP2のゲート及びドレインはトランジスタＴP3
のソースに接続される。また、トランジスタＴP3のドレ
インはトランジスタＴＮのドレインに接続され、それが
インバータ INV01に接続される。両トランジスタＴＮ，
ＴP3のゲートは接続され、それが電源線ＶCCに接続され
る。トランジスタＴＮのソースは接地線ＧNDに接続され
る。
【００３７】当該検出部Ｄ１の機能は端子ＴEST １に高
電圧ＶHHが印加されると、それを検出し、書込み回数設
定部４１に回数選択信号ＳＨ１を出力する。同様に、検
出部Ｄ２〜Ｄ４もトランジスタＴP1〜ＴP3，トランジス
タＴＮ，インバータ INV01 ，INV02 から成り、端子Ｔ
EST ２〜ＴEST ４に印加された高電圧ＶHHを検出して書
込み回数設定部４１に回数選択信号ＳＨ２〜ＳＨ４を出
力する。端子ＴEST ２〜ＴEST ４はコラムアドレスＡ１
〜Ａ３を入力する通常使用端子を兼用する。
電圧ＶHHが印加されると、それを検出し、書込み回数設
定部４１に回数選択信号ＳＨ１を出力する。同様に、検
出部Ｄ２〜Ｄ４もトランジスタＴP1〜ＴP3，トランジス
タＴＮ，インバータ INV01 ，INV02 から成り、端子Ｔ
EST ２〜ＴEST ４に印加された高電圧ＶHHを検出して書
込み回数設定部４１に回数選択信号ＳＨ２〜ＳＨ４を出
力する。端子ＴEST ２〜ＴEST ４はコラムアドレスＡ１
〜Ａ３を入力する通常使用端子を兼用する。
【００３８】インバータ INV１〜 INV８，二入力ＮＡＮ
Ｄ回路ＮＡ１，ＮＡ２，三入力ＮＡＮＤ回路ＮＡ３〜Ｎ
Ａ５，三入力ＮＯＲ回路ＮOR，スイッチングトランジス
タＴＲ０〜ＴＲ５及びトリガ回路211 ，212 は図１
（Ｂ）のタイミング発生回路200を構成する。すなわ
ち、インバータ INV１， INV２及び二入力ＮＡＮＤ回路
ＮＡ１はイレーズ命令の解読結果に基づく、自動消去開
始信号（以下ＡＥＳＸ信号という）と回数選択信号ＳＨ
４に基づく二入力ＮＡＮＤ論理信号（非反転ＡＥＳＸ信
号，〔上線を省略する〕）をラッチ回路４３に出力す
る。なお、ＮＡＮＤ回路ＮＡ１に、ＡＥＳＸ信号と回数
選択信号ＳＨ４とが入力される。
Ｄ回路ＮＡ１，ＮＡ２，三入力ＮＡＮＤ回路ＮＡ３〜Ｎ
Ａ５，三入力ＮＯＲ回路ＮOR，スイッチングトランジス
タＴＲ０〜ＴＲ５及びトリガ回路211 ，212 は図１
（Ｂ）のタイミング発生回路200を構成する。すなわ
ち、インバータ INV１， INV２及び二入力ＮＡＮＤ回路
ＮＡ１はイレーズ命令の解読結果に基づく、自動消去開
始信号（以下ＡＥＳＸ信号という）と回数選択信号ＳＨ
４に基づく二入力ＮＡＮＤ論理信号（非反転ＡＥＳＸ信
号，〔上線を省略する〕）をラッチ回路４３に出力す
る。なお、ＮＡＮＤ回路ＮＡ１に、ＡＥＳＸ信号と回数
選択信号ＳＨ４とが入力される。
【００３９】二入力ＮＡＮＤ回路ＮＡ２はカウンタ４２
の最終カウント値を示すＣＡｎ（ＣＡ18）信号と、自動
消去信号（以下ＡＥ信号という）に基づいて二入力ＮＡ
ＮＤ論理信号をトランジスタＴＲ０に供給する。この信
号は自動消去前に一回書込みを行う信号となる。インバ
ータ INV３， INV４及び三入力ＮＡＮＤ回路ＮＡ３はカ
ウンタ４２から出力されるカウンタ信号ＣＢ１〜ＣＢ３
のＮＡＮＤ論理信号をトランジスタＴＲ１に供給する。
インバータ INV５及び三入力ＮＡＮＤ回路ＮＡ４は同様
に、カウンタ信号ＣＢ１〜ＣＢ３の三入力ＮＡＮＤ論理
信号をトランジスタＴＲ２に供給する。インバータ INV
６及び三入力ＮＡＮＤ回路ＮＡ５はカウンタ信号ＣＢ
２，ＣＢ３及びＣＢ４のＮＡＮＤ論理信号をトランジス
タＴＲ３に供給する。なお、カウンタ信号ＣＢ１〜ＣＢ
４は書込み回数２，３，10を設定する回数設定用の信号
であり、各ＮＡＮＤ論理信号はトリガ回路211 の出力制
御に使用する。
の最終カウント値を示すＣＡｎ（ＣＡ18）信号と、自動
消去信号（以下ＡＥ信号という）に基づいて二入力ＮＡ
ＮＤ論理信号をトランジスタＴＲ０に供給する。この信
号は自動消去前に一回書込みを行う信号となる。インバ
ータ INV３， INV４及び三入力ＮＡＮＤ回路ＮＡ３はカ
ウンタ４２から出力されるカウンタ信号ＣＢ１〜ＣＢ３
のＮＡＮＤ論理信号をトランジスタＴＲ１に供給する。
インバータ INV５及び三入力ＮＡＮＤ回路ＮＡ４は同様
に、カウンタ信号ＣＢ１〜ＣＢ３の三入力ＮＡＮＤ論理
信号をトランジスタＴＲ２に供給する。インバータ INV
６及び三入力ＮＡＮＤ回路ＮＡ５はカウンタ信号ＣＢ
２，ＣＢ３及びＣＢ４のＮＡＮＤ論理信号をトランジス
タＴＲ３に供給する。なお、カウンタ信号ＣＢ１〜ＣＢ
４は書込み回数２，３，10を設定する回数設定用の信号
であり、各ＮＡＮＤ論理信号はトリガ回路211 の出力制
御に使用する。
【００４０】三入力ＮＯＲ回路ＮORには、電圧検出部21
0 からの回数選択信号ＳＨ１〜ＳＨ３が入力され、その
ＮＯＲ論理信号がトランジスタＴＲ０のゲートに供給さ
れる。また、電圧検出部210 からの回数選択信号ＳＨ１
はトランジスタＴＲ１のゲートに供給され、同様に、回
数選択信号ＳＨ２はトランジスタＴＲ２のゲートに供給
され、回数選択信号ＳＨ３はトランジスタＴＲ３のゲー
トにそれぞれ供給される。
0 からの回数選択信号ＳＨ１〜ＳＨ３が入力され、その
ＮＯＲ論理信号がトランジスタＴＲ０のゲートに供給さ
れる。また、電圧検出部210 からの回数選択信号ＳＨ１
はトランジスタＴＲ１のゲートに供給され、同様に、回
数選択信号ＳＨ２はトランジスタＴＲ２のゲートに供給
され、回数選択信号ＳＨ３はトランジスタＴＲ３のゲー
トにそれぞれ供給される。
【００４１】これにより、各トランジスタＴＲ０〜ＴＲ
３は通常／試験モード端子ＴEST １〜３の印加電圧状態
により制御される。そのスイッチング出力はインバータ
INV８を介してトリガ回路211 に供給される。トリガ回
路211 はトランジスタＴＲ０〜ＴＲ３によって選択され
たカウンタ信号ＣＢ１〜ＣＢ４の組み合わせ情報と、自
動消去前書込み信号（以下ＡＥＷ信号という）に基づい
て自動消去前書込み終了信号（以下ＡＥＷＥＸ信号とい
う）をトランジスタＴＲ４に供給する。
３は通常／試験モード端子ＴEST １〜３の印加電圧状態
により制御される。そのスイッチング出力はインバータ
INV８を介してトリガ回路211 に供給される。トリガ回
路211 はトランジスタＴＲ０〜ＴＲ３によって選択され
たカウンタ信号ＣＢ１〜ＣＢ４の組み合わせ情報と、自
動消去前書込み信号（以下ＡＥＷ信号という）に基づい
て自動消去前書込み終了信号（以下ＡＥＷＥＸ信号とい
う）をトランジスタＴＲ４に供給する。
【００４２】さらに、インバータ INV７は回数選択信号
ＳＨ４を反転しその反転信号をトランジスタＴＲ４のゲ
ートに供給する。トリガ回路212 はＡＥＳＸ信号と反転
ＡＥＷ信号とに基づいてＡＥＷＥＸ信号をトランジスタ
ＴＲ５に供給する。これにより、各トランジスタＴＲ
４，ＴＲ５は通常／試験モード端子ＴEST ４の印加電圧
状態により制御される。そのスイッチング出力，すなわ
ち、ＡＥＷＥＸ信号はラッチ回路４３，４４に供給され
る。
ＳＨ４を反転しその反転信号をトランジスタＴＲ４のゲ
ートに供給する。トリガ回路212 はＡＥＳＸ信号と反転
ＡＥＷ信号とに基づいてＡＥＷＥＸ信号をトランジスタ
ＴＲ５に供給する。これにより、各トランジスタＴＲ
４，ＴＲ５は通常／試験モード端子ＴEST ４の印加電圧
状態により制御される。そのスイッチング出力，すなわ
ち、ＡＥＷＥＸ信号はラッチ回路４３，４４に供給され
る。
【００４３】なお、トリガ回路211 ，212 は図５に示す
ように９個のｐ型電界効果トランジスタＴP12 〜ＴP92
と９個のｎ型電界効果トランジスタＴN12 〜ＴN92 から
成る。トリガ回路211 の入力部IN１，IN２にはインバー
タ INV８の出力信号とＡＥＷ信号、同様にトリガ回路21
2 の入力部IN１，IN２にはＡＥＳＸ信号と反転ＡＥＷ信
号が供給される。また、トリガ回路211 ，212 の出力部
ＯUTからトリガ出力信号が出力される。
ように９個のｐ型電界効果トランジスタＴP12 〜ＴP92
と９個のｎ型電界効果トランジスタＴN12 〜ＴN92 から
成る。トリガ回路211 の入力部IN１，IN２にはインバー
タ INV８の出力信号とＡＥＷ信号、同様にトリガ回路21
2 の入力部IN１，IN２にはＡＥＳＸ信号と反転ＡＥＷ信
号が供給される。また、トリガ回路211 ，212 の出力部
ＯUTからトリガ出力信号が出力される。
【００４４】カウンタ回路４２は非反転ＣＬＫ信号，反
転ＣＬＫ信号に基づいてアドレスを発生したり、書込
み，消去回数を計数するカウンタである。例えば、カウ
ンタ回路４２は図６に示すように、アドレスを発生する
ｎ個のカウンタ回路Ａ１〜Ａｎと、書込み，消去回数を
計数するｍ個のカウンタＢ１〜Ｂｍから成る。なお、本
発明の実施例では、カウンタＢ１の非反転出力信号ＣＢ
１がインバータ INV3 を介してＮＡＮＤ回路ＮＡ３に供
給され、その非反転出力信号ＣＢ１がＮＡＮＤ回路ＮＡ
４に供給される。カウンタＢ２の非反転出力信号ＣＢ２
がＮＡＮＤ回路ＮＡ３〜ＮＡ５に供給され、カウンタＢ
３の非反転出力信号ＣＢ３がインバータ INV４〜 INV６
を介してＮＡＮＤ回路ＮＡ３〜ＮＡ５に供給される。カ
ウンタＢ４の非反転出力信号ＣＢ４はＮＡＮＤ回路ＮＡ
５に供給される。
転ＣＬＫ信号に基づいてアドレスを発生したり、書込
み，消去回数を計数するカウンタである。例えば、カウ
ンタ回路４２は図６に示すように、アドレスを発生する
ｎ個のカウンタ回路Ａ１〜Ａｎと、書込み，消去回数を
計数するｍ個のカウンタＢ１〜Ｂｍから成る。なお、本
発明の実施例では、カウンタＢ１の非反転出力信号ＣＢ
１がインバータ INV3 を介してＮＡＮＤ回路ＮＡ３に供
給され、その非反転出力信号ＣＢ１がＮＡＮＤ回路ＮＡ
４に供給される。カウンタＢ２の非反転出力信号ＣＢ２
がＮＡＮＤ回路ＮＡ３〜ＮＡ５に供給され、カウンタＢ
３の非反転出力信号ＣＢ３がインバータ INV４〜 INV６
を介してＮＡＮＤ回路ＮＡ３〜ＮＡ５に供給される。カ
ウンタＢ４の非反転出力信号ＣＢ４はＮＡＮＤ回路ＮＡ
５に供給される。
【００４５】なお、各カウンタ回路は図７に示すように
１０個のｐ型電界効果トランジスタＴP13 〜ＴP103と１
２個のｎ型電界効果トランジスタＴN30 〜ＴN113から成
る。当該回路の入力IN１，IN４には非反転カウントクリ
ア信号（以下ＣＬＫＲ信号という），反転カウントクリ
ア信号（以下反転ＣＬＫＲ信号という，〔上線を省略す
る〕）が供給される。また、その入力部IN２，IN３には
非反転ＣＬＫ信号，反転ＣＬＫ信号が供給され、その出
力部ＯUT１，ＯUT２から非反転カウント出力信号ＣＢ
１，反転カウント出力信号ＣＢ１〔上線を省略する〕が
出力される。
１０個のｐ型電界効果トランジスタＴP13 〜ＴP103と１
２個のｎ型電界効果トランジスタＴN30 〜ＴN113から成
る。当該回路の入力IN１，IN４には非反転カウントクリ
ア信号（以下ＣＬＫＲ信号という），反転カウントクリ
ア信号（以下反転ＣＬＫＲ信号という，〔上線を省略す
る〕）が供給される。また、その入力部IN２，IN３には
非反転ＣＬＫ信号，反転ＣＬＫ信号が供給され、その出
力部ＯUT１，ＯUT２から非反転カウント出力信号ＣＢ
１，反転カウント出力信号ＣＢ１〔上線を省略する〕が
出力される。
【００４６】なお、本発明の実施例では、表１に示すよ
うに図３において、予め、４個の通常／試験モード端子
ＴEST １〜ＴEST ４に対して書込み回数Ｎとして零回を
含む２回，３回，10回を割当てる。
うに図３において、予め、４個の通常／試験モード端子
ＴEST １〜ＴEST ４に対して書込み回数Ｎとして零回を
含む２回，３回，10回を割当てる。
【００４７】
【表１】
【００４８】具体的は、カウンタ４２のカウンタ出力Ｃ
Ｂ１〜ＣＢ３を「０１０」としてＮ＝２回を設定し、通
常／試験モード端子ＴEST １の印加電圧状態によってト
ランジスタＴＲ１をＯＮ動作させ、Ｎ＝２回を選択出力
する。また、カウンタ出力ＣＢ１〜ＣＢ３を「０１１」
としてＮ＝３回を設定し、通常／試験モード端子ＴEST
２の印加電圧状態によってトランジスタＴＲ２をＯＮ動
作させ、Ｎ＝３回を選択出力する。さらに、カウンタ出
力ＣＢ２，ＣＢ３，ＣＢ４を「１０１」としてＮ＝10回
を設定し、通常／試験モード端子ＴEST ３の印加電圧状
態によってトランジスタＴＲ３をＯＮ動作させ、Ｎ＝10
回を選択出力する。
Ｂ１〜ＣＢ３を「０１０」としてＮ＝２回を設定し、通
常／試験モード端子ＴEST １の印加電圧状態によってト
ランジスタＴＲ１をＯＮ動作させ、Ｎ＝２回を選択出力
する。また、カウンタ出力ＣＢ１〜ＣＢ３を「０１１」
としてＮ＝３回を設定し、通常／試験モード端子ＴEST
２の印加電圧状態によってトランジスタＴＲ２をＯＮ動
作させ、Ｎ＝３回を選択出力する。さらに、カウンタ出
力ＣＢ２，ＣＢ３，ＣＢ４を「１０１」としてＮ＝10回
を設定し、通常／試験モード端子ＴEST ３の印加電圧状
態によってトランジスタＴＲ３をＯＮ動作させ、Ｎ＝10
回を選択出力する。
【００４９】ラッチ回路４３〜４５は図８に示すように
８個のｐ型電界効果トランジスタＴP11 〜ＴP81 と８個
のｎ型電界効果トランジスタＴN11 〜ＴN81 から成る。
また、図３において、ラッチ回路４３の入力IN１は書込
み回数設定部４１のインバータ INV２に接続され、その
入力IN２が電源線ＶCCに接続される。また、当該回路４
３の入力IN３は書込み回数設定部４１のトランジスタＴ
Ｒ４，ＴＲ５とラッチ回路４４の入力IN２にそれぞれ接
続され、また、その入力IN４はラッチ回路４４の入力IN
４とラッチ回路４５の入力IN４とにそれぞれ接続され
る。ラッチ回路４３の出力ＯUT１にはインバータ INV9
が接続され、その出力ＯUT２にはインバータ INV10が接
続される。
８個のｐ型電界効果トランジスタＴP11 〜ＴP81 と８個
のｎ型電界効果トランジスタＴN11 〜ＴN81 から成る。
また、図３において、ラッチ回路４３の入力IN１は書込
み回数設定部４１のインバータ INV２に接続され、その
入力IN２が電源線ＶCCに接続される。また、当該回路４
３の入力IN３は書込み回数設定部４１のトランジスタＴ
Ｒ４，ＴＲ５とラッチ回路４４の入力IN２にそれぞれ接
続され、また、その入力IN４はラッチ回路４４の入力IN
４とラッチ回路４５の入力IN４とにそれぞれ接続され
る。ラッチ回路４３の出力ＯUT１にはインバータ INV9
が接続され、その出力ＯUT２にはインバータ INV10が接
続される。
【００５０】なお、ラッチ回路４３の入力IN１には自動
消去開始信号（以下ＡＥＳＸ信号という）と回数選択信
号ＳＨ４とに基づく反転ＡＥＳＸ信号が供給され、その
入力IN２には電源電圧ＶCCが供給される。また、ラッチ
回路４３の入力IN３には非反転ＡＥＷＥＸ信号が供給さ
れ、その入力IN４にはイニシャル信号（以下ＩＮＩＴＸ
信号という）が供給される。これらの信号に基づいて当
該ラッチ回路４３の出力ＯUT１からインバータ INV９を
介して非反転ＡＥＷ信号が出力される。同様に、その出
力ＯUT２からインバータ INV10を介して反転ＡＥＷ信号
が出力される。
消去開始信号（以下ＡＥＳＸ信号という）と回数選択信
号ＳＨ４とに基づく反転ＡＥＳＸ信号が供給され、その
入力IN２には電源電圧ＶCCが供給される。また、ラッチ
回路４３の入力IN３には非反転ＡＥＷＥＸ信号が供給さ
れ、その入力IN４にはイニシャル信号（以下ＩＮＩＴＸ
信号という）が供給される。これらの信号に基づいて当
該ラッチ回路４３の出力ＯUT１からインバータ INV９を
介して非反転ＡＥＷ信号が出力される。同様に、その出
力ＯUT２からインバータ INV10を介して反転ＡＥＷ信号
が出力される。
【００５１】さらに、ラッチ回路４４の入力IN１は反転
ＡＥＰＵＳ信号〔上線を省略する〕の供給点に接続さ
れ、その入力IN２は先に説明した通りである。当該回路
４４の入力IN３は消去電圧制御信号（以下反転ＡＥＰＵ
Ｅ信号という，〔上線を省略する〕）の供給点とラッチ
回路４５の入力IN２とにそれぞれ接続される。その入力
IN４については、先に説明した通りである。
ＡＥＰＵＳ信号〔上線を省略する〕の供給点に接続さ
れ、その入力IN２は先に説明した通りである。当該回路
４４の入力IN３は消去電圧制御信号（以下反転ＡＥＰＵ
Ｅ信号という，〔上線を省略する〕）の供給点とラッチ
回路４５の入力IN２とにそれぞれ接続される。その入力
IN４については、先に説明した通りである。
【００５２】なお、ラッチ回路４４の入力IN１には反転
ＡＥＰＵＳ信号〔上線を省略する〕が供給され、その入
力IN２に非反転ＡＥＷＥＸ信号が供給され、その入力IN
３に消去電圧制御信号（以下反転ＡＥＰＵＥ信号とい
う，〔上線を省略する〕）が供給され、そして、その入
力IN４にＩＮＩＴＸ信号が供給される。これら信号に基
づいて、当該ラッチ回路４４の出力ＯUT１から非反転Ａ
ＥＰＵ信号が出力される。同様に、その出力ＯUT２から
反転ＡＥＰＵ信号が出力される。
ＡＥＰＵＳ信号〔上線を省略する〕が供給され、その入
力IN２に非反転ＡＥＷＥＸ信号が供給され、その入力IN
３に消去電圧制御信号（以下反転ＡＥＰＵＥ信号とい
う，〔上線を省略する〕）が供給され、そして、その入
力IN４にＩＮＩＴＸ信号が供給される。これら信号に基
づいて、当該ラッチ回路４４の出力ＯUT１から非反転Ａ
ＥＰＵ信号が出力される。同様に、その出力ＯUT２から
反転ＡＥＰＵ信号が出力される。
【００５３】また、図３において、ラッチ回路４５の入
力IN１は電源線ＶCCに接続され、その入力IN３は自動消
去パルス終了信号（以下ＡＥＰＬＳＥ信号という，〔上
線を省略する〕）の供給点に接続される。なお、入力IN
２，入力IN４については先に説明した通りである。な
お、ラッチ回路４５の入力IN１には電源線ＶCCの電位が
供給され、その入力IN２に反転ＡＥＰＵＥ信号〔上線を
省略する〕が供給され、その入力IN３に自動消去パルス
終了信号（以下ＡＥＰＬＳＥ信号という，〔上線を省略
する〕）が供給され、そして、その入力IN４にＩＮＩＴ
Ｘ信号が供給される。これら信号に基づいて、当該ラッ
チ回路４５の出力ＯUT１から非反転自動消去パルス信号
（以下ＡＥＰＬＳ信号という）が出力される。同様に、
その出力ＯUT２から反転ＡＥＰＬＳ信号〔上線を省略す
る〕が出力される。
力IN１は電源線ＶCCに接続され、その入力IN３は自動消
去パルス終了信号（以下ＡＥＰＬＳＥ信号という，〔上
線を省略する〕）の供給点に接続される。なお、入力IN
２，入力IN４については先に説明した通りである。な
お、ラッチ回路４５の入力IN１には電源線ＶCCの電位が
供給され、その入力IN２に反転ＡＥＰＵＥ信号〔上線を
省略する〕が供給され、その入力IN３に自動消去パルス
終了信号（以下ＡＥＰＬＳＥ信号という，〔上線を省略
する〕）が供給され、そして、その入力IN４にＩＮＩＴ
Ｘ信号が供給される。これら信号に基づいて、当該ラッ
チ回路４５の出力ＯUT１から非反転自動消去パルス信号
（以下ＡＥＰＬＳ信号という）が出力される。同様に、
その出力ＯUT２から反転ＡＥＰＬＳ信号〔上線を省略す
る〕が出力される。
【００５４】発振回路４６は非反転基準クロック信号
（以下ＣＬＫ信号という），反転基準クロック信号（以
下反転ＣＬＫ信号という，〔上線を省略する〕）を発生
し、それをカウンタ回路４２に供給する。次に、当該消
去／書込み制御回路２１の動作を説明する。例えば、全
ての通常／試験モード端子ＴEST １〜ＴEST ４が非選択
状態の場合（通常動作時）には、試験モードに移行しな
いことが認識され、消去前に１回の書込みを行い消去動
作に移行する消去前書込み終了信号ＡＥＷＥＸ及び自動
消去開始信号ＡＥＳＸが書込み回路設定部４１から発生
される。これにより、ＣＡｎ信号，ＡＥ信号，ＡＥＳＸ
信号，ＩＮＩＴＸ信号及び電源電圧ＶCCに基づいてラッ
チ回路４３の出力ＯUT１からインバータ INV９を介して
非反転ＡＥＷ信号が出力される。同様に、その出力ＯUT
２からインバータ INV10を介して反転ＡＥＷ信号が出力
される。
（以下ＣＬＫ信号という），反転基準クロック信号（以
下反転ＣＬＫ信号という，〔上線を省略する〕）を発生
し、それをカウンタ回路４２に供給する。次に、当該消
去／書込み制御回路２１の動作を説明する。例えば、全
ての通常／試験モード端子ＴEST １〜ＴEST ４が非選択
状態の場合（通常動作時）には、試験モードに移行しな
いことが認識され、消去前に１回の書込みを行い消去動
作に移行する消去前書込み終了信号ＡＥＷＥＸ及び自動
消去開始信号ＡＥＳＸが書込み回路設定部４１から発生
される。これにより、ＣＡｎ信号，ＡＥ信号，ＡＥＳＸ
信号，ＩＮＩＴＸ信号及び電源電圧ＶCCに基づいてラッ
チ回路４３の出力ＯUT１からインバータ INV９を介して
非反転ＡＥＷ信号が出力される。同様に、その出力ＯUT
２からインバータ INV10を介して反転ＡＥＷ信号が出力
される。
【００５５】また、反転ＡＥＰＵＳ信号，ＡＥＷＥＸ信
号，反転ＡＥＰＵＥ信号及びＩＮＩＴＸ信号に基づいて
ラッチ回路４４の出力ＯUT１から反転ＡＥＰＵＷ信号が
出力される。同様に、その出力ＯUT２から非反転ＡＥＰ
ＵＷ信号が出力される。さらに、電源電圧ＶCC，反転Ａ
ＥＰＵＥ信号，ＩＮＩＴＸ信号及び反転ＡＥＰＬＳＥ信
号に基づいてラッチ回路４５の出力ＯUT１から反転ＡＥ
ＰＬＳ信号が出力される。同様に、その出力ＯUT２から
非反転ＡＥＰＬＳ信号が出力される。
号，反転ＡＥＰＵＥ信号及びＩＮＩＴＸ信号に基づいて
ラッチ回路４４の出力ＯUT１から反転ＡＥＰＵＷ信号が
出力される。同様に、その出力ＯUT２から非反転ＡＥＰ
ＵＷ信号が出力される。さらに、電源電圧ＶCC，反転Ａ
ＥＰＵＥ信号，ＩＮＩＴＸ信号及び反転ＡＥＰＬＳＥ信
号に基づいてラッチ回路４５の出力ＯUT１から反転ＡＥ
ＰＬＳ信号が出力される。同様に、その出力ＯUT２から
非反転ＡＥＰＬＳ信号が出力される。
【００５６】また、自動消去／書込み試験時に、通常／
試験モード端子ＴEST １〜ＴEST ３の中で，例えば、Ｔ
EST ４が選択され、ＴEST ４に試験用電圧ＶHHが印加さ
れると、自動消去前の書込みを省略（Ｎ＝零回）する消
去前書込み終了信号ＡＥＷＥＸが書込み回数設定部４１
から発生される。これに基づく非反転ＡＥＷ信号がラッ
チ回路４３の出力ＯUT１からインバータ INV９を介して
出力される。同様に、その出力ＯUT２からインバータ I
NV10を介して反転ＡＥＷ信号が出力される。
試験モード端子ＴEST １〜ＴEST ３の中で，例えば、Ｔ
EST ４が選択され、ＴEST ４に試験用電圧ＶHHが印加さ
れると、自動消去前の書込みを省略（Ｎ＝零回）する消
去前書込み終了信号ＡＥＷＥＸが書込み回数設定部４１
から発生される。これに基づく非反転ＡＥＷ信号がラッ
チ回路４３の出力ＯUT１からインバータ INV９を介して
出力される。同様に、その出力ＯUT２からインバータ I
NV10を介して反転ＡＥＷ信号が出力される。
【００５７】なお、ラッチ回路４４の出力ＯUT１から反
転ＡＥＰＵＷ信号が出力される。同様に、その出力ＯUT
２から非反転ＡＥＰＵＷ信号が出力される。ラッチ回路
４５の出力ＯUT１から反転ＡＥＰＬＳ信号が出力され
る。また、同様に、その出力ＯUT２から非反転ＡＥＰＬ
Ｓ信号が出力される。これにより、自動消去前の書込み
が削除され、イレーズ命令によって、以後、消去／書込
み制御回路２１により消去動作を繰り返す自動消去試験
が行われる。
転ＡＥＰＵＷ信号が出力される。同様に、その出力ＯUT
２から非反転ＡＥＰＵＷ信号が出力される。ラッチ回路
４５の出力ＯUT１から反転ＡＥＰＬＳ信号が出力され
る。また、同様に、その出力ＯUT２から非反転ＡＥＰＬ
Ｓ信号が出力される。これにより、自動消去前の書込み
が削除され、イレーズ命令によって、以後、消去／書込
み制御回路２１により消去動作を繰り返す自動消去試験
が行われる。
【００５８】さらに、通常／試験モード端子ＴEST ４を
除く他のＴEST １〜３を選択すると、予め設定した書込
み回数Ｎ＝２，３，10の１つを選択する回数選択信号Ｓ
Ｈ１〜ＳＨ３に基づいて、消去前に書込みＮ＝２，３又
は10を実行し消去動作に移行する消去前書込み終了信号
ＡＥＷＥＸ及び自動消去開始信号ＡＥＳＸが書込み回数
設定部４１から発生される。
除く他のＴEST １〜３を選択すると、予め設定した書込
み回数Ｎ＝２，３，10の１つを選択する回数選択信号Ｓ
Ｈ１〜ＳＨ３に基づいて、消去前に書込みＮ＝２，３又
は10を実行し消去動作に移行する消去前書込み終了信号
ＡＥＷＥＸ及び自動消去開始信号ＡＥＳＸが書込み回数
設定部４１から発生される。
【００５９】この際に、トランジスタＴＲ１〜ＴＲ３の
うち、端子ＴEST １〜ＴEST ３の印加電圧状態に対応し
たトランジスタＴＲ１〜ＴＲ３がＯＮ動作をする。ま
た、通常／試験モード端子ＴEST ４が非選択状態となっ
ていることら、トランジスタＴＲ４がＯＮ動作をし、ト
ランジスタＴＲ５がＯFF動作となる。このとき、インバ
ータ INV８の出力信号とＡＥＷ信号とに基づいてトリガ
回路211 によりトリガ出力信号としてＡＥＷＥＸ信号が
発生する。
うち、端子ＴEST １〜ＴEST ３の印加電圧状態に対応し
たトランジスタＴＲ１〜ＴＲ３がＯＮ動作をする。ま
た、通常／試験モード端子ＴEST ４が非選択状態となっ
ていることら、トランジスタＴＲ４がＯＮ動作をし、ト
ランジスタＴＲ５がＯFF動作となる。このとき、インバ
ータ INV８の出力信号とＡＥＷ信号とに基づいてトリガ
回路211 によりトリガ出力信号としてＡＥＷＥＸ信号が
発生する。
【００６０】これに基づく非反転ＡＥＷ信号がラッチ回
路４３の出力ＯUT１からインバータINV９を介して出力
される。同様に、その出力ＯUT２からインバータ INV10
を介して反転ＡＥＷ信号が出力される。また、ラッチ回
路４４の出力ＯUT１から反転ＡＥＰＵＷ信号が出力され
る。同様に、その出力ＯUT２から非反転ＡＥＰＵＷ信号
が出力される。ラッチ回路４５の出力ＯUT１から反転Ａ
ＥＰＬＳ信号が出力される。また、同様に、その出力Ｏ
UT２から非反転ＡＥＰＬＳ信号が出力される。これによ
り、それぞれ対応した書込み回数，２，３又は10回だ
け、データＤINの書込みが実行される。
路４３の出力ＯUT１からインバータINV９を介して出力
される。同様に、その出力ＯUT２からインバータ INV10
を介して反転ＡＥＷ信号が出力される。また、ラッチ回
路４４の出力ＯUT１から反転ＡＥＰＵＷ信号が出力され
る。同様に、その出力ＯUT２から非反転ＡＥＰＵＷ信号
が出力される。ラッチ回路４５の出力ＯUT１から反転Ａ
ＥＰＬＳ信号が出力される。また、同様に、その出力Ｏ
UT２から非反転ＡＥＰＬＳ信号が出力される。これによ
り、それぞれ対応した書込み回数，２，３又は10回だ
け、データＤINの書込みが実行される。
【００６１】具体的には、消去／書込み制御回路２１に
接続された消去／書込み電圧出力回路２２が非反転ＡＥ
Ｗ信号と反転ＡＥＷ信号，非反転ＡＥＰＵ信号と反転Ａ
ＥＰＵ信号及び非反転ＡＥＰＬＳ信号と反転ＡＥＰＬＳ
信号に基づいて制御され、消去前にメモリ部２８にデー
タＤINが書込まれ、その後、データＤINの消去動作が繰
り返される。
接続された消去／書込み電圧出力回路２２が非反転ＡＥ
Ｗ信号と反転ＡＥＷ信号，非反転ＡＥＰＵ信号と反転Ａ
ＥＰＵ信号及び非反転ＡＥＰＬＳ信号と反転ＡＥＰＬＳ
信号に基づいて制御され、消去前にメモリ部２８にデー
タＤINが書込まれ、その後、データＤINの消去動作が繰
り返される。
【００６２】このようにして、本発明の実施例に係るフ
ラッシュメモリによれば、図２〜８に示すように、消去
／書込み制御回路２１に書込み回数設定部４１が設けら
れ、書込み回数設定部４１の電圧検出部210 が通常入力
端子と試験端子とを兼用する通常／試験モード端子ＴES
T １〜ＴEST ４に接続される。このため、通常／試験モ
ード端子ＴEST １〜ＴEST ４の中から１つの端子に高電
圧を印加することで試験モードに自動的に移行させるこ
と、及び、通常／試験モード端子ＴEST ４に高電圧を印
加することより自動消去前のデータ書込みを省略するこ
とが可能となる。また、イレーズ命令と端子ＴEST １〜
ＴEST ３の位置選択に基づいて消去前の書込み回数を可
変すること、及び、自動消去のみで書換え試験を行うこ
とが可能となる。
ラッシュメモリによれば、図２〜８に示すように、消去
／書込み制御回路２１に書込み回数設定部４１が設けら
れ、書込み回数設定部４１の電圧検出部210 が通常入力
端子と試験端子とを兼用する通常／試験モード端子ＴES
T １〜ＴEST ４に接続される。このため、通常／試験モ
ード端子ＴEST １〜ＴEST ４の中から１つの端子に高電
圧を印加することで試験モードに自動的に移行させるこ
と、及び、通常／試験モード端子ＴEST ４に高電圧を印
加することより自動消去前のデータ書込みを省略するこ
とが可能となる。また、イレーズ命令と端子ＴEST １〜
ＴEST ３の位置選択に基づいて消去前の書込み回数を可
変すること、及び、自動消去のみで書換え試験を行うこ
とが可能となる。
【００６３】なお、端子ＴEST ４が選択された場合に、
ＡＥＳＸ信号が無視され、ＡＥＷ信号が発生せず、消去
前の書込みが実行されない。従って、ＡＥＰＬＳ信号に
基づいて自動消去のみが，例えば、最初の１回の書込み
に続いて1500回程度の消去動作が実行される。このこと
から、イレーズ命令の前に、従来例のようなライト命令
が転送されないため、その解読に無駄な時間を費やすこ
となく、即、自動消去に移行することが可能となる。こ
のことで、データの書込み／消去を繰り返す（電気的な
書換え）サイクリング試験を短時間に行うことが可能と
なる。
ＡＥＳＸ信号が無視され、ＡＥＷ信号が発生せず、消去
前の書込みが実行されない。従って、ＡＥＰＬＳ信号に
基づいて自動消去のみが，例えば、最初の１回の書込み
に続いて1500回程度の消去動作が実行される。このこと
から、イレーズ命令の前に、従来例のようなライト命令
が転送されないため、その解読に無駄な時間を費やすこ
となく、即、自動消去に移行することが可能となる。こ
のことで、データの書込み／消去を繰り返す（電気的な
書換え）サイクリング試験を短時間に行うことが可能と
なる。
【００６４】なお、本発明の実施例では書込み回数を，
０，２，３，10の４種類としているが、書込み回数用の
カウンタ出力の組み合わせにより多数の書込み回数を設
定することが可能となる。
０，２，３，10の４種類としているが、書込み回数用の
カウンタ出力の組み合わせにより多数の書込み回数を設
定することが可能となる。
【００６５】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、制御手段に自動回数設定部が
設けられ、該設定部が通常入力端子と試験端子とを兼用
する通常／試験モード端子に接続される。このため、通
常／試験モード端子のいずれかに、通常の使用電圧より
も高い試験用電圧を印加すると、自動回数設定部により
当該モード端子の印加電圧状態が検出される。この印加
電圧状態に基づいて予め設定された書込み回数が可変さ
れ、自動回数設定部により自動消去前のデータ書込み回
数の１つが自動的に設定される。
半導体記憶装置によれば、制御手段に自動回数設定部が
設けられ、該設定部が通常入力端子と試験端子とを兼用
する通常／試験モード端子に接続される。このため、通
常／試験モード端子のいずれかに、通常の使用電圧より
も高い試験用電圧を印加すると、自動回数設定部により
当該モード端子の印加電圧状態が検出される。この印加
電圧状態に基づいて予め設定された書込み回数が可変さ
れ、自動回数設定部により自動消去前のデータ書込み回
数の１つが自動的に設定される。
【００６６】また、特定の通常／試験モード端子に、通
常の使用電圧よりも高い試験用電圧を印加すると、自動
消去前のデータ書込みが削除され、以後、自動回数設定
部により消去動作を繰り返す自動消去試験を行うことが
可能となる。さらに、本発明の不揮発性半導体記憶装置
の試験方法によれば、予め、二以上の通常／試験モード
端子に対して零回を含む書込み回数が割当てられ、その
自動消去／書込み試験時に、通常／試験モード端子に通
常の使用電圧よりも高い試験用電圧が印加される。
常の使用電圧よりも高い試験用電圧を印加すると、自動
消去前のデータ書込みが削除され、以後、自動回数設定
部により消去動作を繰り返す自動消去試験を行うことが
可能となる。さらに、本発明の不揮発性半導体記憶装置
の試験方法によれば、予め、二以上の通常／試験モード
端子に対して零回を含む書込み回数が割当てられ、その
自動消去／書込み試験時に、通常／試験モード端子に通
常の使用電圧よりも高い試験用電圧が印加される。
【００６７】このため、当該端子位置の選択により自動
消去前のデータ書込みを省略すること、及び、自動消去
前の書込み回数を可変することが可能となる。また、イ
レーズ命令のみに基づいて自動書き換え試験を行うこ
と、及び、サイクリング試験を短時間かつ正確に行うこ
とが可能となる。これにより、従来例に比べて正確な消
去特性を得ることが可能となり、試験・評価の高効率化
を図ることが可能となる。また、高信頼度のフラッシュ
メモリ等の不揮発性半導体記憶装置の提供に寄与すると
ころが大きい。
消去前のデータ書込みを省略すること、及び、自動消去
前の書込み回数を可変することが可能となる。また、イ
レーズ命令のみに基づいて自動書き換え試験を行うこ
と、及び、サイクリング試験を短時間かつ正確に行うこ
とが可能となる。これにより、従来例に比べて正確な消
去特性を得ることが可能となり、試験・評価の高効率化
を図ることが可能となる。また、高信頼度のフラッシュ
メモリ等の不揮発性半導体記憶装置の提供に寄与すると
ころが大きい。
【図１】本発明に係る不揮発性半導体記憶装置及びその
試験方法の原理図である。
試験方法の原理図である。
【図２】本発明の実施例に係るフラッシュメモリの全体
構成図である。
構成図である。
【図３】本発明の実施例に係る消去／書込み制御回路の
構成図である。
構成図である。
【図４】本発明の実施例に係る電圧検出部の内部構成図
である。
である。
【図５】本発明の実施例に係る各トリガ回路の構成図で
ある。
ある。
【図６】本発明の実施例に係るカウンタの全体構成図で
ある。
ある。
【図７】本発明の実施例に係る各カウンタ回路の構成図
である。
である。
【図８】本発明の実施例に係る各ラッチ回路の構成図で
ある。
ある。
【図９】従来例に係るフラッシュメモリの消去／書込み
制御回路の構成図である。
制御回路の構成図である。
【図10】従来例に係る消去／書込み制御回路の動作波形
図である。
図である。
１１…制御手段、 11Ａ…自動回数設定部、 ２１…消去／書込み制御回路、 ２２…書込み／消去電圧出力回路、 ２３…入出力バッファ、 ２４…命令レジスタ、 ２５…データ比較レジスタ、 ２６…信号発生論理回路、 ２７…アドレスラッチ回路、 ２８…メモリ部、 ２９…書込み／読出しアンプ、 ３０…ステータスレジスタ、 ４１…書込み回数設定部、 ４２…カウンタ回路、 ４３〜４５…ラッチ回路、 ４６…発振回路、 ＴEST ｉ〔ｉ＝１，２，…ｉ〕…通常／試験モード端
子、 ＤIN…データ、 Ｎ〔Ｎ＝０，１，２，…Ｎ〕…書込み回数、 ＶCC…電源電圧（電源線）。
子、 ＤIN…データ、 Ｎ〔Ｎ＝０，１，２，…Ｎ〕…書込み回数、 ＶCC…電源電圧（電源線）。
Claims (4)
- 【請求項１】 不揮発性メモリセルのデータ（ＤIN）が
自動的かつ電気的に消去可能な不揮発性半導体記憶装置
において、 前記データ（ＤIN）の消去／書込み制御をする制御手段
（１１）に自動回数設定部（11Ａ）が設けられ、前記自
動回数設定部（11Ａ）が自動消去／書き換え試験時に、
通常／試験モード端子（ＴEST ｉ）に印加された印加電
圧状態の検出に基づいて予め設定された書込み回数
（Ｎ，〔Ｎ＝０，１，２，３…Ｎ〕を出力することを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、前記自動回数設定部（11Ａ）が、通常入力端
子と試験端子とを兼用する通常／試験モード端子（ＴES
T ｉ，〔ｉ＝１，２，３…〕）に接続されることを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、前記自動回数設定部（11Ａ）が、通常／試験
モード端子（ＴEST ｉ）に印加された電圧状態を検出し
て回数選択信号（ＳＨｉ，〔ｉ＝１，２，３…〕）を出
力する電圧検出回路（210 ）、及び、 前記電圧検出回路（210 ）から供給される回数選択信号
（ＳＨｉ）と前記電圧検出回路（210 ）以外から供給さ
れる自動消去開始信号（ＡＥＳＸ），消去前書込み制御
信号（ＡＥ）及び回数設定用の信号（ＣＢ１〜ＣＢｍ）
に基づいて消去前書込み終了信号（ＡＥＷＥＸ）と前記
自動消去開始信号（ＡＥＳＸ）の反転信号（ＡＥＳＸ）
とを発生するタイミング発生回路（200 ）を有すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１〜３記載の不揮発性半導体記憶
装置の試験方法において、予め、二以上の通常／試験モ
ード端子（ＴEST ｉ）に対して零回を含む書込み回数
（Ｎ）を割当て、自動消去／書込み試験時に、前記通常
／試験モード端子（ＴEST ｉ）に通常の使用電圧よりも
高い試験用電圧（ＶHH）を印加し、前記通常／試験モー
ド端子（ＴEST ｉ）の選択位置によって、零回を含む書
込み回数（Ｎ）を出力することを特徴とする不揮発性半
導体記憶装置の試験方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223718A JPH0778500A (ja) | 1993-09-08 | 1993-09-08 | 不揮発性半導体記憶装置及びその試験方法 |
| DE69424235T DE69424235T2 (de) | 1993-09-08 | 1994-08-16 | Nichtflüchtiger Halbleiterspeicher und Prüfverfahren |
| EP94112764A EP0642135B1 (en) | 1993-09-08 | 1994-08-16 | A nonvolatile semiconductor memory and its test method |
| KR1019940022578A KR0153219B1 (ko) | 1993-09-08 | 1994-09-08 | 비휘발성 반도체 메모리 및 그 시험 방법 |
| US08/689,794 US5724289A (en) | 1993-09-08 | 1996-08-13 | Nonvolatile semiconductor memory capable of selectively performing a pre-conditioning of threshold voltage before an erase self-test of memory cells and a method related therewith |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223718A JPH0778500A (ja) | 1993-09-08 | 1993-09-08 | 不揮発性半導体記憶装置及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778500A true JPH0778500A (ja) | 1995-03-20 |
Family
ID=16802592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223718A Pending JPH0778500A (ja) | 1993-09-08 | 1993-09-08 | 不揮発性半導体記憶装置及びその試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0642135B1 (ja) |
| JP (1) | JPH0778500A (ja) |
| KR (1) | KR0153219B1 (ja) |
| DE (1) | DE69424235T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182899A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体記憶装置 |
| US6949947B2 (en) | 2003-11-13 | 2005-09-27 | Hynix Semiconductor Inc. | Test mode circuit of semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417065B1 (ko) * | 2001-01-09 | 2004-02-05 | 주식회사 엘지화학 | 메틸메타크릴레이트-부타디엔-스티렌 수지용 고무라텍스의제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403822B1 (en) * | 1989-06-19 | 1994-10-12 | Texas Instruments Incorporated | Circuit and method for conditioning erased eeproms prior to programming |
| FR2682522B1 (fr) * | 1991-10-11 | 1997-01-10 | Sgs Thomson Microelectronics | Procede pour verifier le contenu apres effacement d'une memoire permanente effacable, notamment de type eprom, dispositif pour sa mise en óoeuvre et memoire integrant ce dispositif. |
| JPH05166390A (ja) * | 1991-12-13 | 1993-07-02 | Ricoh Co Ltd | メモリカードとそのデータの書き込み，消去方法 |
-
1993
- 1993-09-08 JP JP5223718A patent/JPH0778500A/ja active Pending
-
1994
- 1994-08-16 DE DE69424235T patent/DE69424235T2/de not_active Expired - Lifetime
- 1994-08-16 EP EP94112764A patent/EP0642135B1/en not_active Expired - Lifetime
- 1994-09-08 KR KR1019940022578A patent/KR0153219B1/ko not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182899A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69424235T2 (de) | 2001-01-25 |
| KR950009734A (ko) | 1995-04-24 |
| EP0642135B1 (en) | 2000-05-03 |
| EP0642135A2 (en) | 1995-03-08 |
| EP0642135A3 (en) | 1998-09-30 |
| DE69424235D1 (de) | 2000-06-08 |
| KR0153219B1 (ko) | 1998-12-01 |
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Legal Events
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