JPH0778513B2 - 高速ｒｆ計測用レシーバにおける自己領域設定、直交信号発生、デジタル位相基準発生およびキャリブレーションのための方法および装置 - Google Patents
高速ｒｆ計測用レシーバにおける自己領域設定、直交信号発生、デジタル位相基準発生およびキャリブレーションのための方法および装置Info
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- JPH0778513B2 JPH0778513B2 JP3507579A JP50757991A JPH0778513B2 JP H0778513 B2 JPH0778513 B2 JP H0778513B2 JP 3507579 A JP3507579 A JP 3507579A JP 50757991 A JP50757991 A JP 50757991A JP H0778513 B2 JPH0778513 B2 JP H0778513B2
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Description
【発明の詳細な説明】 技術分野 本発明は無線周波数（RF）受信装置に関し、とりわけ、
特にアンテナおよびこれに類する部材等のRFおよびマイ
クロ波動作特性の計測において有用なRF計測用レシーバ
における中間周波数（IF）ステージの改良に関する。
特にアンテナおよびこれに類する部材等のRFおよびマイ
クロ波動作特性の計測において有用なRF計測用レシーバ
における中間周波数（IF）ステージの改良に関する。
背景技術 今日のマイクロ波レーダおよび通信システムの機能はア
ンテナの動作特性に大きく依存している。また、これま
でのアンテナ設計の進歩により、これらシステムは改良
が加えられてきており、製造者においては、マルチビー
ムアンテナ、電気的可変位相アレイ、二極式ビーム整形
リフレクタおよび低サイドローブ方式の広帯域用全方向
性アンテナ等の新しいアンテナの動作特性を正確に計測
できる装置を提供することが可能になってきた。
ンテナの動作特性に大きく依存している。また、これま
でのアンテナ設計の進歩により、これらシステムは改良
が加えられてきており、製造者においては、マルチビー
ムアンテナ、電気的可変位相アレイ、二極式ビーム整形
リフレクタおよび低サイドローブ方式の広帯域用全方向
性アンテナ等の新しいアンテナの動作特性を正確に計測
できる装置を提供することが可能になってきた。
アンテナの特性試験には多方向からの計測処理が必要と
される。なお、このような被試験アンテナ（以下、「AU
T」と呼ぶ）から受信される信号はいわゆるフェーザ量
として扱われる。すなわち、該信号は、該アンテナの周
波数、可変ビームアレイのビーム位置、分極率、空間位
置（方位角および仰角等）および他のパラメータについ
ての関数である。また、該受信信号の振幅および位相成
分は演算処理における主要なパラメータであり、これら
は、位置および他の周波数および分極率等の関連パラメ
ータについての関数として記憶される。
される。なお、このような被試験アンテナ（以下、「AU
T」と呼ぶ）から受信される信号はいわゆるフェーザ量
として扱われる。すなわち、該信号は、該アンテナの周
波数、可変ビームアレイのビーム位置、分極率、空間位
置（方位角および仰角等）および他のパラメータについ
ての関数である。また、該受信信号の振幅および位相成
分は演算処理における主要なパラメータであり、これら
は、位置および他の周波数および分極率等の関連パラメ
ータについての関数として記憶される。
また、このようにレシーバの動作特性を向上することに
より、アンテナの有効範囲を最も効果的に拡大すること
ができると考えられる。また、このようなアンテナの特
性計測に関与するレシーバの主たる特性としては、計測
速度、周波数追随性（周波数を急速に変化にする能
力）、ダイナミックレンジ、コンピュータ制御システム
との互換性、計測チャンネルの数、およびリモートコン
トロール性等が挙げられる。
より、アンテナの有効範囲を最も効果的に拡大すること
ができると考えられる。また、このようなアンテナの特
性計測に関与するレシーバの主たる特性としては、計測
速度、周波数追随性（周波数を急速に変化にする能
力）、ダイナミックレンジ、コンピュータ制御システム
との互換性、計測チャンネルの数、およびリモートコン
トロール性等が挙げられる。
なお、個々の計測に要する時間はレシーバの捕捉速度に
大きく依存する。すなわち、該計測速度はレシーバが信
号を受け取り、処理し、かつ、フォーマット化したデー
タを出力するに要する時間によって決まる。従来の多く
のレシーバでは、該計測速度は通常の場合において十分
ではあるが、例えば、多重周波数若しくはマルチポート
における計測のように周波数の変化が測定の処理および
データ出力に要する時間よりも速い場合には、繰り返し
の計測処理により実際の計測時間が定まる。
大きく依存する。すなわち、該計測速度はレシーバが信
号を受け取り、処理し、かつ、フォーマット化したデー
タを出力するに要する時間によって決まる。従来の多く
のレシーバでは、該計測速度は通常の場合において十分
ではあるが、例えば、多重周波数若しくはマルチポート
における計測のように周波数の変化が測定の処理および
データ出力に要する時間よりも速い場合には、繰り返し
の計測処理により実際の計測時間が定まる。
このような、高速のコヒーレント広帯域計測処理の場
合、レシーバは常に送信源に対して位相ロック状態に保
たれる必要がある。すなわち、上記レシーバの周波数追
随性はこのような場合における周波数の速い変化に対し
て位相をロック状態に保つための機能をいう。
合、レシーバは常に送信源に対して位相ロック状態に保
たれる必要がある。すなわち、上記レシーバの周波数追
随性はこのような場合における周波数の速い変化に対し
て位相をロック状態に保つための機能をいう。
また、該レシーバは計測における要求精度を満足するた
めの十分なダイナミックレンジを保証する必要がある。
すなわち、現在使用されている60dB程度のサイドローブ
を有する超低サイドローブアンテナでは、許容範囲の精
度を確保するためにはダイナミックレンジを80dB以上に
する必要がある。なお、計測速度が優先的に扱われる場
合は、該レシーバのダイナミックレンジを速度と引き換
えにして処理することもできる。また、該レシーバはア
ンテナの放射パタン等に関する出力を生成する他の計測
用サブシステムと連携することも必要である。
めの十分なダイナミックレンジを保証する必要がある。
すなわち、現在使用されている60dB程度のサイドローブ
を有する超低サイドローブアンテナでは、許容範囲の精
度を確保するためにはダイナミックレンジを80dB以上に
する必要がある。なお、計測速度が優先的に扱われる場
合は、該レシーバのダイナミックレンジを速度と引き換
えにして処理することもできる。また、該レシーバはア
ンテナの放射パタン等に関する出力を生成する他の計測
用サブシステムと連携することも必要である。
さらに、このような特定の許容範囲を満足する応答時
間、周波数追随性およびダイナミックレンジを保証し得
る計測用レシーバの設計には特別の問題がある。例え
ば、送信アンテナの分極が水平方向から垂直方向に変わ
る際に、測定環境において信号レベルが急速に変化する
場合が知られている。このような場合、上記ダイナミッ
クレンジおよび応答時間が当該変化を許容し得るか、若
しくは、これら条件が適正な測定環境を維持し得るよう
に速やかに変化できる場合を除いて、回路系の処理能力
不足となり、測定精度が不十分となる なお、このような信号レベルの変化に対応するための既
知の方法の一例としては、いわゆる「デュアルサイク
ル」型自己領域設定の方法が上げられる。当該方法にお
いては、現在のゲインレベルを設定するために、既存の
サイクルから得られた信号レベルが使用される。しかし
ながら、この方法においても、信号レベルが計測サイク
ル間に急速に変化した場合、データが損失するおそれが
ある。そこで、このようなデュアルサイクル型の自己領
域設定方法における潜在的欠陥を回避するために、入力
信号レベルに基づいて各測定サイクルのゲインステージ
を設定する別式の自己領域設定法が知られている。該方
法は「長サイクル」型制御方法と呼ばれ、回路系におい
て信号が安定するように計測サイクルを延長する処理が
含まれている。したがって、この方法は当該計測サイク
ルを必然的に延長するため、全体の計測速度および計測
帯域幅の点で不利である。
間、周波数追随性およびダイナミックレンジを保証し得
る計測用レシーバの設計には特別の問題がある。例え
ば、送信アンテナの分極が水平方向から垂直方向に変わ
る際に、測定環境において信号レベルが急速に変化する
場合が知られている。このような場合、上記ダイナミッ
クレンジおよび応答時間が当該変化を許容し得るか、若
しくは、これら条件が適正な測定環境を維持し得るよう
に速やかに変化できる場合を除いて、回路系の処理能力
不足となり、測定精度が不十分となる なお、このような信号レベルの変化に対応するための既
知の方法の一例としては、いわゆる「デュアルサイク
ル」型自己領域設定の方法が上げられる。当該方法にお
いては、現在のゲインレベルを設定するために、既存の
サイクルから得られた信号レベルが使用される。しかし
ながら、この方法においても、信号レベルが計測サイク
ル間に急速に変化した場合、データが損失するおそれが
ある。そこで、このようなデュアルサイクル型の自己領
域設定方法における潜在的欠陥を回避するために、入力
信号レベルに基づいて各測定サイクルのゲインステージ
を設定する別式の自己領域設定法が知られている。該方
法は「長サイクル」型制御方法と呼ばれ、回路系におい
て信号が安定するように計測サイクルを延長する処理が
含まれている。したがって、この方法は当該計測サイク
ルを必然的に延長するため、全体の計測速度および計測
帯域幅の点で不利である。
また、計測レシーバのキャリブレーションもアンテナ試
験における非常に重要な因子である。なお、該レシーバ
のキャリブレーションには、通常スケール全体にわたり
かつ既知の位相について、基準信号（システム領域に備
えられた発信器において生ずる）を設けることが必要で
あり、また、当該基準信号によるレシーバ内における回
路系の影響を検討することが必要とされる。
験における非常に重要な因子である。なお、該レシーバ
のキャリブレーションには、通常スケール全体にわたり
かつ既知の位相について、基準信号（システム領域に備
えられた発信器において生ずる）を設けることが必要で
あり、また、当該基準信号によるレシーバ内における回
路系の影響を検討することが必要とされる。
このような条件の下に、検出されたエラーに対する補正
が行われる。キャリブレーション処理の間、上記基準信
号は通常レシーバの信号チャンネルおよび基準チャンネ
ルの両方に与えられ、それぞれ独立にキャリブレーショ
ン処理が施される。この際、ゲイン効果を評価するだけ
でなく、必要であれば、当該両方のチャンネルにおける
信号の位相が測定されかつ補正されて、キャリブレーシ
ョン処理された信号に対する演算処理時の測定値を表示
する。この場合、しばしば、当該測定値は複素信号の形
で表示され、互いに直交位相の同相成分（Ｉ）と直交成
文（Ｑ）とによって表される。
が行われる。キャリブレーション処理の間、上記基準信
号は通常レシーバの信号チャンネルおよび基準チャンネ
ルの両方に与えられ、それぞれ独立にキャリブレーショ
ン処理が施される。この際、ゲイン効果を評価するだけ
でなく、必要であれば、当該両方のチャンネルにおける
信号の位相が測定されかつ補正されて、キャリブレーシ
ョン処理された信号に対する演算処理時の測定値を表示
する。この場合、しばしば、当該測定値は複素信号の形
で表示され、互いに直交位相の同相成分（Ｉ）と直交成
文（Ｑ）とによって表される。
ただし、このような複素検出信号を採用する位相／振幅
計測レシーバにおいては、特に以下に示す三種類のエラ
ーが生じる。
計測レシーバにおいては、特に以下に示す三種類のエラ
ーが生じる。
（１）オフセットエラー、すなわち、上記レシーバチャ
ンネルの同相および直交出力に必ず付加される固定値に
よるエラー。
ンネルの同相および直交出力に必ず付加される固定値に
よるエラー。
（２）直交性エラー、すなわち、同相および直交基準信
号の直交度のばらつき、若しくは、復調気の同相および
直交信号側における位相ずれのばらつきによるエラー。
号の直交度のばらつき、若しくは、復調気の同相および
直交信号側における位相ずれのばらつきによるエラー。
（３）ゲインエラー、すなわち、同相信号経路と直交信
号経路とのゲインにおける不一致によるエラー。
号経路とのゲインにおける不一致によるエラー。
このような複素信号型計測回路におけるキャリブレーシ
ョンの問題を解消するための方法の一例として、チャー
チル他の米国特許第3950750号に記載される、キャリブ
レーション基準信号が、キャリブレーション処理の間、
当該信号の位相を連続して変化させるための若干の周波
数オフセットを備えて形成される方法が知られている。
この場合、該複素信号回路のフェーザ出力は所定の間隔
でサンプルされ、得られたデータに対して高速フーリエ
変換（FFT）が施される。さらに、該FFT処理により得ら
れた結果は複素信号回路を通過する信号に適用する補正
係数を発生するために使用される。しかしながら、この
ような方法には、上記周波数オフセット基準信号の位相
に対してサンプル処理の正確なタイミングが要求され、
さらに、FFTアルゴリズムに伴う複雑な計算が必要とさ
れる。
ョンの問題を解消するための方法の一例として、チャー
チル他の米国特許第3950750号に記載される、キャリブ
レーション基準信号が、キャリブレーション処理の間、
当該信号の位相を連続して変化させるための若干の周波
数オフセットを備えて形成される方法が知られている。
この場合、該複素信号回路のフェーザ出力は所定の間隔
でサンプルされ、得られたデータに対して高速フーリエ
変換（FFT）が施される。さらに、該FFT処理により得ら
れた結果は複素信号回路を通過する信号に適用する補正
係数を発生するために使用される。しかしながら、この
ような方法には、上記周波数オフセット基準信号の位相
に対してサンプル処理の正確なタイミングが要求され、
さらに、FFTアルゴリズムに伴う複雑な計算が必要とさ
れる。
そこで、当該従来技術に類似の方法では、キャリブレー
ション基準信号の発生装置内に切替可能な位相シフト素
子を設けることによって、上記タイミングに関わる制約
を解消しようとしている。しかしながら、このような技
法においては、当該位相シフトハードウエアが正確かつ
不変に動作しなければならない。それゆえ、このような
アンテナ計測への高精度な制御可能位相シフト技術の導
入は困難を極め、実現するには費用が嵩みすぎる。
ション基準信号の発生装置内に切替可能な位相シフト素
子を設けることによって、上記タイミングに関わる制約
を解消しようとしている。しかしながら、このような技
法においては、当該位相シフトハードウエアが正確かつ
不変に動作しなければならない。それゆえ、このような
アンテナ計測への高精度な制御可能位相シフト技術の導
入は困難を極め、実現するには費用が嵩みすぎる。
したがって、レーダ、アンテナおよびこれに類する部
材、さらに、通信応用機器の分野におけるキャリブレー
ション処理、複素信号発生、自己領域設定等を低コスト
にかつ高性能で実行するための改良が望まれている。
材、さらに、通信応用機器の分野におけるキャリブレー
ション処理、複素信号発生、自己領域設定等を低コスト
にかつ高性能で実行するための改良が望まれている。
発明の概要 すなわち、本発明は、新規な複素信号復調器および方法
を含む無線周波数計測レシーバの中間周波数（IF）ステ
ージの改良と、改良された自己領域設定回路および広い
ダイナミックレンジにわたり高速応答する方法と、改良
されたデジタル位相基準装置およびシステムの前段部に
位相シフタを設ける代わりに、上記復調器で使用する基
準信号の位相をシフトすることによって、上記レシーバ
のキャリブレーションを容易にする方法と、よりコンパ
クトで高精度な回路設計を可能にする転流復調器の位相
制御（トポロジー）における改良とから成る。
を含む無線周波数計測レシーバの中間周波数（IF）ステ
ージの改良と、改良された自己領域設定回路および広い
ダイナミックレンジにわたり高速応答する方法と、改良
されたデジタル位相基準装置およびシステムの前段部に
位相シフタを設ける代わりに、上記復調器で使用する基
準信号の位相をシフトすることによって、上記レシーバ
のキャリブレーションを容易にする方法と、よりコンパ
クトで高精度な回路設計を可能にする転流復調器の位相
制御（トポロジー）における改良とから成る。
また、本発明の自己領域設定方法および装置は、入力信
号のデジタルサンプルを生成するフラッシュアナログー
デジタル（A/D）変換器を含むデジタル自己領域設定回
路と、該デジタルサンプルの絶対値を累積する加算／ア
キュムレータと、累積サイクル時に該サンプルの累積さ
れた絶対値に対応する手段と、自己領域設定された信号
を次の信号処理ステージに送る前に、選択的可変ゲイン
ステージを介して、該累積サイクルの結果として、上記
入力信号のゲイン領域を選択する手段とから成る。
号のデジタルサンプルを生成するフラッシュアナログー
デジタル（A/D）変換器を含むデジタル自己領域設定回
路と、該デジタルサンプルの絶対値を累積する加算／ア
キュムレータと、累積サイクル時に該サンプルの累積さ
れた絶対値に対応する手段と、自己領域設定された信号
を次の信号処理ステージに送る前に、選択的可変ゲイン
ステージを介して、該累積サイクルの結果として、上記
入力信号のゲイン領域を選択する手段とから成る。
当該方法によれば、一計測サイクルからの信号レベル情
報が後続のサイクルにおける入力感度の設定に使用され
るような上記従来のデュアルサイクル式自己領域設定法
における問題を回避することができる。
報が後続のサイクルにおける入力感度の設定に使用され
るような上記従来のデュアルサイクル式自己領域設定法
における問題を回避することができる。
すなわち、本発明は従来のデュアルサイクル方式におけ
る制約を解消することができ、信号レベルの計測サイク
ル間における急な変化にもデータを損失することなく、
従来の長サイクル方式に比して、より高速な計測と信号
レベルの変化に対する高い応答性を実現することができ
る。
る制約を解消することができ、信号レベルの計測サイク
ル間における急な変化にもデータを損失することなく、
従来の長サイクル方式に比して、より高速な計測と信号
レベルの変化に対する高い応答性を実現することができ
る。
さらに、上記改良された自己領域設定回路は、上記入力
信号の絶対値を積分するためのルックアップマステーブ
ル（look−up math table）を含むリードオンリメモ
リ（ROM）を利用するデジタル積分処理を実行する。な
お、該ROMの出力は保持レジスタからフィードバックさ
れた過去の出力と上記A/Dフラッシュ変換器からの新し
い出力の絶対値との和である。所定数のサンプルが累積
されると、上記保持レジスタから与えられる数に基づい
て、自己領域設定の決定が行われる。なお、上記積分処
理の積分区間は信号周波数（公称100kHz）の全サイクル
若しくはその半分のいずれでもよい。なお、該信号周波
数の全サイクルまたはその半分にわたる上記絶対値の積
分結果は入力信号の位相若しくは計測の開始時間のいず
れに対しても独立している。
信号の絶対値を積分するためのルックアップマステーブ
ル（look−up math table）を含むリードオンリメモ
リ（ROM）を利用するデジタル積分処理を実行する。な
お、該ROMの出力は保持レジスタからフィードバックさ
れた過去の出力と上記A/Dフラッシュ変換器からの新し
い出力の絶対値との和である。所定数のサンプルが累積
されると、上記保持レジスタから与えられる数に基づい
て、自己領域設定の決定が行われる。なお、上記積分処
理の積分区間は信号周波数（公称100kHz）の全サイクル
若しくはその半分のいずれでもよい。なお、該信号周波
数の全サイクルまたはその半分にわたる上記絶対値の積
分結果は入力信号の位相若しくは計測の開始時間のいず
れに対しても独立している。
また、上記本発明の改良されたデジタル位相基準回路お
よび方法は、オフセツト、ゲインおよび直交性エラーを
補正するための、複素信号検出回路の改良されたキャリ
ブレーションを可能にする。なお、本発明はまたキャリ
ブレーション命令に対応してIFキャリブレーション基準
信号（公称45MHz）を発生する手段から成る。該キャリ
ブレーション基準信号はIFステージへの入力信号として
供給される、その後（減少変換処理後）、当該レシーバ
の前段部に対するRF信号としてではなく、該IFステージ
における複素信号検出回路に送られる。また、タイミン
グ信号手段、すなわち以下に開示するROMは、該複素信
号検出回路（本実施例における転流復調器）に入力信号
を同相出力信号および直交出力信号に変換させるタイミ
ング信号を発生する。また、上記キャリブレーション命
令に対応する位相オフセット信号手段は上記キャリブレ
ーション基準信号に対して「効果的な」所定の位相オフ
セットに相当する位相オフセット信号を生成する。該位
相オフセットは、好ましくは、０゜、90゜、180゜およ
び270゜である。
よび方法は、オフセツト、ゲインおよび直交性エラーを
補正するための、複素信号検出回路の改良されたキャリ
ブレーションを可能にする。なお、本発明はまたキャリ
ブレーション命令に対応してIFキャリブレーション基準
信号（公称45MHz）を発生する手段から成る。該キャリ
ブレーション基準信号はIFステージへの入力信号として
供給される、その後（減少変換処理後）、当該レシーバ
の前段部に対するRF信号としてではなく、該IFステージ
における複素信号検出回路に送られる。また、タイミン
グ信号手段、すなわち以下に開示するROMは、該複素信
号検出回路（本実施例における転流復調器）に入力信号
を同相出力信号および直交出力信号に変換させるタイミ
ング信号を発生する。また、上記キャリブレーション命
令に対応する位相オフセット信号手段は上記キャリブレ
ーション基準信号に対して「効果的な」所定の位相オフ
セットに相当する位相オフセット信号を生成する。該位
相オフセットは、好ましくは、０゜、90゜、180゜およ
び270゜である。
また、該位相オフセット信号に対応するタイミング信号
変更手段は、上記複素信号検出回路に対するタイミング
信号のタイミングを変更して、該複素信号検出回路が上
記所定の位相オフセットに相当する効果的な量だけ位相
シフトした同相および直交位相出力信号を発生するよう
にする。該タイミング信号変更処理は一組の所定の位置
オフセットに対応する上記タイミング信号ROMに付加的
アドレス入力として上記位相オフセット信号を供給する
ことによって、全く該ROMの内部のみにおいて、デジタ
ル基準で実行される。
変更手段は、上記複素信号検出回路に対するタイミング
信号のタイミングを変更して、該複素信号検出回路が上
記所定の位相オフセットに相当する効果的な量だけ位相
シフトした同相および直交位相出力信号を発生するよう
にする。該タイミング信号変更処理は一組の所定の位置
オフセットに対応する上記タイミング信号ROMに付加的
アドレス入力として上記位相オフセット信号を供給する
ことによって、全く該ROMの内部のみにおいて、デジタ
ル基準で実行される。
該デジタル変換の終了後、当該レシーバに付設されるマ
イクロプロセッサ等の外部手段が、キャリブレーション
の間に発生する上記位相オフセットされた同相および直
交位相出力信号による補正に基づいて、上記複素信号検
出回路から送出されるＩおよびＱ信号についてのゲイン
および直交性のキャリブレーション補正が計算される。
イクロプロセッサ等の外部手段が、キャリブレーション
の間に発生する上記位相オフセットされた同相および直
交位相出力信号による補正に基づいて、上記複素信号検
出回路から送出されるＩおよびＱ信号についてのゲイン
および直交性のキャリブレーション補正が計算される。
いいかえれば、該複素信号検出回路に対するタイミング
信号を蓄積するメモリとして動作する上記ROMは、上記
位相オフセットにより選択される複数組のタイミング信
号をも蓄積する。なお、該複素組のタイミング信号の各
々は適当なマスタサイクル時間について効果的に位相シ
フトされ、かつ、上記IF入力信号に同期しているので、
複素信号検出回路は、その位相に関する演算処理を、あ
る選択された位相オフセットに相当する量だけ効果的に
シフトすることができる。すなわち、当該レシーバのキ
ャリブレーション処理においては、上記ROMにおいて蓄
積されるタイミング信号の「効果的位相」における所定
組の変化が該キャリブレーション動作中に与えられる必
要がある。その後、キャリブレーション処理は、当該レ
シーバに付設される外部オシレータユニットからの既知
のキャリブレーション基準信号を計測することと、種々
の位相オフセットによって変更されるような、該基準信
号に基づく自己領域設定処理に使用される種々の変更可
能ゲインステージの効果を評価することによって行われ
る。
信号を蓄積するメモリとして動作する上記ROMは、上記
位相オフセットにより選択される複数組のタイミング信
号をも蓄積する。なお、該複素組のタイミング信号の各
々は適当なマスタサイクル時間について効果的に位相シ
フトされ、かつ、上記IF入力信号に同期しているので、
複素信号検出回路は、その位相に関する演算処理を、あ
る選択された位相オフセットに相当する量だけ効果的に
シフトすることができる。すなわち、当該レシーバのキ
ャリブレーション処理においては、上記ROMにおいて蓄
積されるタイミング信号の「効果的位相」における所定
組の変化が該キャリブレーション動作中に与えられる必
要がある。その後、キャリブレーション処理は、当該レ
シーバに付設される外部オシレータユニットからの既知
のキャリブレーション基準信号を計測することと、種々
の位相オフセットによって変更されるような、該基準信
号に基づく自己領域設定処理に使用される種々の変更可
能ゲインステージの効果を評価することによって行われ
る。
その後、上記変更可能ゲインステージの各状態について
補正行列が計算で求められ、該行列が次の同相および直
交位相値とかけ合わされることによって、計測値から、
位相、直交性およびゲインエラーが除去される、これら
の行列計算は、好ましくは、当該レシーバのコントロー
ルユニットに付設されるデジタル信号プロセッサで処理
される。なお、このようにして得られた補正信号は、フ
ルスケールキャリブレーション基準信号の位相および振
幅の基準となる位相および振幅を有する。
補正行列が計算で求められ、該行列が次の同相および直
交位相値とかけ合わされることによって、計測値から、
位相、直交性およびゲインエラーが除去される、これら
の行列計算は、好ましくは、当該レシーバのコントロー
ルユニットに付設されるデジタル信号プロセッサで処理
される。なお、このようにして得られた補正信号は、フ
ルスケールキャリブレーション基準信号の位相および振
幅の基準となる位相および振幅を有する。
したがって、本発明は、オフセットエラーを補正するた
めの手段、すなわち、レシーバチャンネルの同相および
直交位相出力に付加する固定値と、直交相エラーを補正
するための手段とを提供する。なお、同相および直交オ
フセットは上記行列積算処理の前に補正され、ゲイン変
更によって変化しない。すなわち、当業者においては、
本発明が結果としてすべての既知のエラー項を補正する
ために組合わされる各位相オフセット処理を介してキャ
リブレーション基準信号を効果的にシフトするための手
段を提供するにおいて、必要とされる補正項を抽出する
ためのFETをシステムの後段に備え、かつ、その前段に
キャリブレーション時にRFキャリブレーション信号の位
相と周波数とをシフトする処理段階を含む従来のキャリ
ブレーション技法が含まれていないことが理解できるは
ずである。
めの手段、すなわち、レシーバチャンネルの同相および
直交位相出力に付加する固定値と、直交相エラーを補正
するための手段とを提供する。なお、同相および直交オ
フセットは上記行列積算処理の前に補正され、ゲイン変
更によって変化しない。すなわち、当業者においては、
本発明が結果としてすべての既知のエラー項を補正する
ために組合わされる各位相オフセット処理を介してキャ
リブレーション基準信号を効果的にシフトするための手
段を提供するにおいて、必要とされる補正項を抽出する
ためのFETをシステムの後段に備え、かつ、その前段に
キャリブレーション時にRFキャリブレーション信号の位
相と周波数とをシフトする処理段階を含む従来のキャリ
ブレーション技法が含まれていないことが理解できるは
ずである。
また、本発明は、さらに、従来の復調器よりも高精度な
復調動作を実行可能とする改良された転流復調回路位相
制御に関する。なお、該改良された復調位相制御はタイ
ミング若しくはコントロール信号を蓄積する手段（上述
のような複素信号計測に該復調器が使用された場合のRO
M等）と、正確な時間基準に基づいて該メモリから供給
される制御信号を同期させるための同期手段と、位相基
準信号と転流スイッチによって復調される信号とを掛け
合わせるための手段と、さらに、該同期手段から直接該
転流スイッチをドライブするための手段とから成り、そ
れゆえ、発生した場合には上記タイミング信号の付加的
なバッファ処理が必要とされるようなエラーを回避する
ことができる。
復調動作を実行可能とする改良された転流復調回路位相
制御に関する。なお、該改良された復調位相制御はタイ
ミング若しくはコントロール信号を蓄積する手段（上述
のような複素信号計測に該復調器が使用された場合のRO
M等）と、正確な時間基準に基づいて該メモリから供給
される制御信号を同期させるための同期手段と、位相基
準信号と転流スイッチによって復調される信号とを掛け
合わせるための手段と、さらに、該同期手段から直接該
転流スイッチをドライブするための手段とから成り、そ
れゆえ、発生した場合には上記タイミング信号の付加的
なバッファ処理が必要とされるようなエラーを回避する
ことができる。
さらに、上記改良された転流復調回路は、所定の周波数
において入力信号に応じて動作し、変換サイクル時に既
知の位相基準信号の位相に対して基準となる出力信号を
与える。なお、クロック手段が該入力信号の所定の周波
数よりもｎ倍高い周波数を有するクロック信号を提供
し、また、ロック手段が上記基準チャンネル入力信号に
対してクロック信号の位相をロックする。また、カウン
タが、上記入力信号の単一サイクルを決めるために、ク
ロック信号のｎサイクルをカウントして、上記メモリ手
段からの制御信号を基準チャンネル入力信号に対して同
期可能にする。なお、該制御信号は、正のスイッチング
信号、負のスイッチング信号、正のシャント（分路）信
号、および負のシャント信号から成る。さらに、該正の
スイッチング信号および負のスイッチング信号は互いに
180゜位相がずれており、また、正のシャント信号およ
び負のシャント信号も互いに180゜位相がずれている。
また、該正のシャント信号は常に正のスイッチング信号
の反転論理であり、さらに、負のシャント信号は常に負
のスイッチング信号の反転論理となっている。
において入力信号に応じて動作し、変換サイクル時に既
知の位相基準信号の位相に対して基準となる出力信号を
与える。なお、クロック手段が該入力信号の所定の周波
数よりもｎ倍高い周波数を有するクロック信号を提供
し、また、ロック手段が上記基準チャンネル入力信号に
対してクロック信号の位相をロックする。また、カウン
タが、上記入力信号の単一サイクルを決めるために、ク
ロック信号のｎサイクルをカウントして、上記メモリ手
段からの制御信号を基準チャンネル入力信号に対して同
期可能にする。なお、該制御信号は、正のスイッチング
信号、負のスイッチング信号、正のシャント（分路）信
号、および負のシャント信号から成る。さらに、該正の
スイッチング信号および負のスイッチング信号は互いに
180゜位相がずれており、また、正のシャント信号およ
び負のシャント信号も互いに180゜位相がずれている。
また、該正のシャント信号は常に正のスイッチング信号
の反転論理であり、さらに、負のシャント信号は常に負
のスイッチング信号の反転論理となっている。
上記正のスイッチング信号に対応する第１スイッチング
手段は入力信号を積分ノードに切り替える一方、上記の
負のスイッチング信号に対応する第２スイッチング手段
は反転入力信号を180゜サイクルを遅らせて該積分ノー
ドに切り替える。さらに、上記正のシャント信号に対応
する第３スイッチング手段は、負のスイッチング信号に
よる処理の間、該第１スイッチング手段の入力をほぼ接
地状態に保持する一方、上記負のシャント信号に対応す
る第４スイッチング手段は、正のスイッチング信号によ
る手段の間、第２スイッチング手段の入力をほぼ接地状
態に保持する。また、同期ラッチがすべてのタイミング
信号をクロック信号に同期させて、安定な位相基準を提
供する。
手段は入力信号を積分ノードに切り替える一方、上記の
負のスイッチング信号に対応する第２スイッチング手段
は反転入力信号を180゜サイクルを遅らせて該積分ノー
ドに切り替える。さらに、上記正のシャント信号に対応
する第３スイッチング手段は、負のスイッチング信号に
よる処理の間、該第１スイッチング手段の入力をほぼ接
地状態に保持する一方、上記負のシャント信号に対応す
る第４スイッチング手段は、正のスイッチング信号によ
る手段の間、第２スイッチング手段の入力をほぼ接地状
態に保持する。また、同期ラッチがすべてのタイミング
信号をクロック信号に同期させて、安定な位相基準を提
供する。
したがって、本発明の目的は、複素信号のための改良さ
れた高速RF計測レシーバを提供することである。
れた高速RF計測レシーバを提供することである。
また、本発明の他の目的は、オフセット、ゲインおよび
直交性のエラーを補正し得る、無線周波数レシーバにお
ける改良されたキャリブレーション法とその装置を提供
することである。
直交性のエラーを補正し得る、無線周波数レシーバにお
ける改良されたキャリブレーション法とその装置を提供
することである。
本発明のさらに他の目的は、出力エラーの少ない改良さ
れた転流復調回路位相制御を提供することである。
れた転流復調回路位相制御を提供することである。
本発明のさらに他の目的は、発生した場合に復調タイミ
ング信号の基準位相の付加的なバッファ処理が必要とな
るようなエラーを回避しつつ、構成部品の数を低減し得
る、改良された転流復調回路の位相制御を提供すること
である。
ング信号の基準位相の付加的なバッファ処理が必要とな
るようなエラーを回避しつつ、構成部品の数を低減し得
る、改良された転流復調回路の位相制御を提供すること
である。
本発明のさらに他の目的は、複素信号検出回路のダイナ
ミックレンジを損なうことなくダイナミック複素信号に
対する高速応答を可能にするRFおよびマイクロ波計測レ
シーバにおいて使用される、改良された自己領域設定法
およびその装置を提供することである。
ミックレンジを損なうことなくダイナミック複素信号に
対する高速応答を可能にするRFおよびマイクロ波計測レ
シーバにおいて使用される、改良された自己領域設定法
およびその装置を提供することである。
本発明のさらに他の目的は、入力信号を次の処理に送出
する前にゲイン領域を制御することによって、IF入力信
号の各サイクルにおける入力レベルの変化に適応可能と
する、改良された自己領域設定法およびその装置を提供
することである。
する前にゲイン領域を制御することによって、IF入力信
号の各サイクルにおける入力レベルの変化に適応可能と
する、改良された自己領域設定法およびその装置を提供
することである。
本発明のさらに他の目的は、レシーバの前段もしくはそ
のRF入力側において高精度位相シフタあるいはドップラ
ー周波数発生器を備える必要がなく、さらに、補正成分
に対してFETもしくは分光分析を必要としない、RFレシ
ーバのための改良されたキャリブレーション法およびそ
の装置を提供することである。
のRF入力側において高精度位相シフタあるいはドップラ
ー周波数発生器を備える必要がなく、さらに、補正成分
に対してFETもしくは分光分析を必要としない、RFレシ
ーバのための改良されたキャリブレーション法およびそ
の装置を提供することである。
本発明のさらに他の目的は、レシーバに所定の時間サイ
クルにわたって所定の角度インクリメントの「フェーズ
ウォーク」処理をさせるための位相オフセットの定期的
インクリメントを導入可能にする、新規の計測方法であ
る、RFレシーバのための改良されたデジタル位相基準法
およびその装置を提供することである。
クルにわたって所定の角度インクリメントの「フェーズ
ウォーク」処理をさせるための位相オフセットの定期的
インクリメントを導入可能にする、新規の計測方法であ
る、RFレシーバのための改良されたデジタル位相基準法
およびその装置を提供することである。
本発明の上記および他の目的、特徴および利点は、以下
の実施例の詳細な説明、さらには、添付図面および特許
請求の範囲を参照することによって、より明らかに理解
されかつ評価される。
の実施例の詳細な説明、さらには、添付図面および特許
請求の範囲を参照することによって、より明らかに理解
されかつ評価される。
図面の簡単な説明 第１図は無線周波数レシーバのブロック図であり、該レ
シーバは好ましい自己領域設定と復調器の実施態様と、
アンテナ試験システムにおいて使用される、本発明にし
たがって構成された好ましいデジタル位相基準の実施態
様を含むコントロール／タイミング回路を含む。
シーバは好ましい自己領域設定と復調器の実施態様と、
アンテナ試験システムにおいて使用される、本発明にし
たがって構成された好ましいデジタル位相基準の実施態
様を含むコントロール／タイミング回路を含む。
第２図は第１図のレシーバシステムにおいて使用され
る、本発明にしたがって構成されたコントロール／タイ
ミング回路の好ましい実施態様のブロック図である。
る、本発明にしたがって構成されたコントロール／タイ
ミング回路の好ましい実施態様のブロック図である。
第３図は第１図のレシーバシステムの信号チャンネルお
よび基準チャンネルの両方において使用される、本発明
にしたがって構成された100kHz自己領域設定回路および
転流復調器の好ましい実施態様のブロク図である。
よび基準チャンネルの両方において使用される、本発明
にしたがって構成された100kHz自己領域設定回路および
転流復調器の好ましい実施態様のブロク図である。
第4A図および第4B図から成る第４図は、第３図に概略的
に示され、かつ、第１図の好ましい実施態様において使
用される自己領域設定回路の詳細図である。
に示され、かつ、第１図の好ましい実施態様において使
用される自己領域設定回路の詳細図である。
第５図は、第３図に概略的に示され、かつ、第１図の好
ましい実施態様において使用される改良された転流復調
器の詳細図である。
ましい実施態様において使用される改良された転流復調
器の詳細図である。
第6A図乃至第6C図から成る第６図は、第２図に概略的に
示されるコントロール／タイミング回路の詳細図であ
る。
示されるコントロール／タイミング回路の詳細図であ
る。
第７図は本発明の好ましい実施態様によって実行される
典型的なデータ取得サイクルにおけるタイミングの模式
図である。
典型的なデータ取得サイクルにおけるタイミングの模式
図である。
第８図は第７図のデータ取得サイクルにおける積分処理
時の典型的な10μｓ区間におけるタイミングの模式図で
ある。
時の典型的な10μｓ区間におけるタイミングの模式図で
ある。
好ましい実施態様の説明 以下、図面に基づいて説明する。なお、これら図面にお
ける同一参照番号は同一要素を示す。
ける同一参照番号は同一要素を示す。
第１図は無線周波数（RF）高速計測用レシーバ８を示し
ており、該レシーバ８は、本発明に従って構成される、
改良された100kHz自己領域設定用および復調用回路12
a、12bと、コントロール／タイミング回路15とから成
る、第２の改良されたIF用サブシステム若しくは回路10
を含む。なお、該第２の改良されたIF用サブシステム10
は改良されたデジタル信号基準回路を含み、かつ、以下
に開示するキャリブレーション処理を容易化するもので
ある。さらに、該IFサブシステム10は、複数の他の部
品、すなわち、本発明の構成要素とはならない第１のIF
サブシステムー14等を含む中間周波数（IF）処理ユニッ
ト20に含まれる。また、該レシーバ８はさらに、以下に
記載する方法で内部接続された、ローカルオシレータユ
ニット21（LO）およびレシーバコントロールユニット22
を含む。
ており、該レシーバ８は、本発明に従って構成される、
改良された100kHz自己領域設定用および復調用回路12
a、12bと、コントロール／タイミング回路15とから成
る、第２の改良されたIF用サブシステム若しくは回路10
を含む。なお、該第２の改良されたIF用サブシステム10
は改良されたデジタル信号基準回路を含み、かつ、以下
に開示するキャリブレーション処理を容易化するもので
ある。さらに、該IFサブシステム10は、複数の他の部
品、すなわち、本発明の構成要素とはならない第１のIF
サブシステムー14等を含む中間周波数（IF）処理ユニッ
ト20に含まれる。また、該レシーバ８はさらに、以下に
記載する方法で内部接続された、ローカルオシレータユ
ニット21（LO）およびレシーバコントロールユニット22
を含む。
また、第１図においては、該レシーバ８は被試験アンテ
ナ（AUT）に接続されており、該アンテナは、通常、試
験を行うためのアンテナ試験領域に取り付けられてい
る。さらに、該レシーバ８はマイクロ波等のRF信号のた
めの高速、高精度コヒーレントA/D変換システムから構
成されている。なお、コヒーレント検出処理はともに位
相クロック状態である信号および基準チャンネルを完全
に分離することにより行われる。また、本実施例におい
ては、上記LOユニット21を1.9乃至4.6GHzのローカルオ
シレータ信号を発生し、45MHzの第1IF周波数信号を生じ
る。その後、該第1IF信号はLOユニット21内で増幅さ
れ、バッファ処理される。さらに、該第1IF信号は上記I
Fプロセッサ20に送られて、増幅処理され、かつ、100kH
zの第2IF周波数に変換される。次いで、このようにして
生成した100kHzIF信号に対して、自己領域設定処理が施
され、同時に、後述する内部安定時間基準を用いて検出
処理が行われる。その後、該IF信号は直交信号Ｉおよび
Ｑに変換され、レシーバコントロールユニット22に適用
するためにデジタル化される。さらに、上記信号および
基準チャンネルのフェーザ値に相当するデジタルデータ
はIFプロセッサ20内のコントロール／タイミング回路15
によって生成され、信号（IF DIGITAL DATA）として
レシーバコントロールユニット22に送られる。
ナ（AUT）に接続されており、該アンテナは、通常、試
験を行うためのアンテナ試験領域に取り付けられてい
る。さらに、該レシーバ８はマイクロ波等のRF信号のた
めの高速、高精度コヒーレントA/D変換システムから構
成されている。なお、コヒーレント検出処理はともに位
相クロック状態である信号および基準チャンネルを完全
に分離することにより行われる。また、本実施例におい
ては、上記LOユニット21を1.9乃至4.6GHzのローカルオ
シレータ信号を発生し、45MHzの第1IF周波数信号を生じ
る。その後、該第1IF信号はLOユニット21内で増幅さ
れ、バッファ処理される。さらに、該第1IF信号は上記I
Fプロセッサ20に送られて、増幅処理され、かつ、100kH
zの第2IF周波数に変換される。次いで、このようにして
生成した100kHzIF信号に対して、自己領域設定処理が施
され、同時に、後述する内部安定時間基準を用いて検出
処理が行われる。その後、該IF信号は直交信号Ｉおよび
Ｑに変換され、レシーバコントロールユニット22に適用
するためにデジタル化される。さらに、上記信号および
基準チャンネルのフェーザ値に相当するデジタルデータ
はIFプロセッサ20内のコントロール／タイミング回路15
によって生成され、信号（IF DIGITAL DATA）として
レシーバコントロールユニット22に送られる。
なお、第１図において、上記AUTにおける水平および垂
直分極アンテナ素子は水平分極化入力信号HORIZおよび
垂直分極化入力信号VERTを生成しRFスイッチ24に送る。
なお、該スイッチ24はLOユニット21によって与えられる
信号（RCVR RF SWITCH CONTROL）の制御下に当該二
つの分極化信号に対してスイッチ処理を行う。そして、
該スイッチ24からはLO＆IF SIGNALから成る信号がLOユ
ニット21に送られる。なお、本実施例においては、該LO
ユニット21はアンテナ領域の設定において望まれる感度
およびダイナミックレンジ特性の維持のために離れた位
置に設けてもよい。例えば、当該システムの使用者は該
LOユニット21を実用上の理由からAUTの近くに配置する
こともできる。なお、該LOユニット21はレシーバコント
ロールユニット22によって光ファイバ制御ライン25を介
して制御することが可能であるので、当該レシーバの他
の部分から最大2000フィート程度まで分離可能である。
直分極アンテナ素子は水平分極化入力信号HORIZおよび
垂直分極化入力信号VERTを生成しRFスイッチ24に送る。
なお、該スイッチ24はLOユニット21によって与えられる
信号（RCVR RF SWITCH CONTROL）の制御下に当該二
つの分極化信号に対してスイッチ処理を行う。そして、
該スイッチ24からはLO＆IF SIGNALから成る信号がLOユ
ニット21に送られる。なお、本実施例においては、該LO
ユニット21はアンテナ領域の設定において望まれる感度
およびダイナミックレンジ特性の維持のために離れた位
置に設けてもよい。例えば、当該システムの使用者は該
LOユニット21を実用上の理由からAUTの近くに配置する
こともできる。なお、該LOユニット21はレシーバコント
ロールユニット22によって光ファイバ制御ライン25を介
して制御することが可能であるので、当該レシーバの他
の部分から最大2000フィート程度まで分離可能である。
また、該LOユニット21にはリファレンスアンテナホーン
26が接続されており、該アンテナホーンは通常アンテナ
領域における静止位置に配置され、送信アンテナ28から
の一定基準信号を受信する。さらに、該リファレンスア
ンテナ26からは、信号（LO＆IF REF）がLOユニット21
に送られる。
26が接続されており、該アンテナホーンは通常アンテナ
領域における静止位置に配置され、送信アンテナ28から
の一定基準信号を受信する。さらに、該リファレンスア
ンテナ26からは、信号（LO＆IF REF）がLOユニット21
に送られる。
一方、送信アンテナ28は選択可能な水平および垂直分極
化送信信号HORIZおよびVERTを生じ、RFスイッチ29に送
る。さらに、レシーバコントロールユニット22は、例え
ばRF送信増幅器から成る送信信号源30からの該アンテナ
28における送信要素への水平および垂直分極化に対して
スイッチ処理する信号（XMITR RF SWITCH CONTROL）
を生じる。
化送信信号HORIZおよびVERTを生じ、RFスイッチ29に送
る。さらに、レシーバコントロールユニット22は、例え
ばRF送信増幅器から成る送信信号源30からの該アンテナ
28における送信要素への水平および垂直分極化に対して
スイッチ処理する信号（XMITR RF SWITCH CONTROL）
を生じる。
なお、上記IFプロセッサユニット20の主たる機能は、該
レシーバに中間周波数処理のために二つのステージ、す
なわち、上記リファレンスホーン26からの100kHz基準信
号チャンネルREFとAUTからの100kHzチャンネルSIGとを
付与していることである。また、LOユニット21は45MHz
REF CHANNEL、45MHz SIGNAL CHANNEL、およびコヒ
ーレントオシレータ信号10MHz COHOをIFプロセッサユ
ニットに出力する。ただし、LOユニット21は本発明の構
成要素ではないのでその詳細については省略する。ただ
し、該LOユニット21は、好ましくは、本発明の趣旨か
ら、位相可変若しくは周波数可変キャリブレーション信
号を発生するための手段を含む必要のないものである。
しかしながら、該LOユニット21はレシーバユニット22か
ら光ファイバ制御ライン25を介して与えられるキャリブ
レーション命令に応じて45MHz RFE CHANNELおよび45M
Hz SIGNAL CHANNELの両方に一定周波数キャリブレー
ション信号を与えることがわかる。
レシーバに中間周波数処理のために二つのステージ、す
なわち、上記リファレンスホーン26からの100kHz基準信
号チャンネルREFとAUTからの100kHzチャンネルSIGとを
付与していることである。また、LOユニット21は45MHz
REF CHANNEL、45MHz SIGNAL CHANNEL、およびコヒ
ーレントオシレータ信号10MHz COHOをIFプロセッサユ
ニットに出力する。ただし、LOユニット21は本発明の構
成要素ではないのでその詳細については省略する。ただ
し、該LOユニット21は、好ましくは、本発明の趣旨か
ら、位相可変若しくは周波数可変キャリブレーション信
号を発生するための手段を含む必要のないものである。
しかしながら、該LOユニット21はレシーバユニット22か
ら光ファイバ制御ライン25を介して与えられるキャリブ
レーション命令に応じて45MHz RFE CHANNELおよび45M
Hz SIGNAL CHANNELの両方に一定周波数キャリブレー
ション信号を与えることがわかる。
また、IFプロセッサ20における本発明の構成要素ではな
い第１サブシステム14は、中間周波数基準信号発生装置
33を含み、該発生装置33はLOユニットから与えられたコ
ヒーレントクロック信号10MHz COHOを分離し、精度安
定時間基準10MHz CLOCK信号をコントロール／タイミン
グ回路15に送る。
い第１サブシステム14は、中間周波数基準信号発生装置
33を含み、該発生装置33はLOユニットから与えられたコ
ヒーレントクロック信号10MHz COHOを分離し、精度安
定時間基準10MHz CLOCK信号をコントロール／タイミン
グ回路15に送る。
さらに、IF基準信号発生装置33は高度に安定な100kHz信
号をオフセット周波数変換器35に与える。なお、該オフ
セット周波数変換器35は、上記信号および基準チャンネ
ルにそれぞれ100kHz信号を出力する45MHz IFダウンコ
ンバータ38a、38bに45.1MHz信号を供給する。
号をオフセット周波数変換器35に与える。なお、該オフ
セット周波数変換器35は、上記信号および基準チャンネ
ルにそれぞれ100kHz信号を出力する45MHz IFダウンコ
ンバータ38a、38bに45.1MHz信号を供給する。
該オフセット周波数変換器35の詳細については、本明細
書にこれ以上述べないが、同時係属出願である、「位相
／振幅データ計測レシーバ用オフセット周波数変換器」
と題する本発明と同一の譲受人が所有する1990年３月に
出願された特許出願に記載されている。しかしながら、
該周波数変換器35が、高精度の100kHz信号を上記両ダウ
ンコンバータ38aおよび38bを介して回路10に供給すべ
く、45MHz REF CHANNELに対して位相ロック状態とな
っている45.1MHz信号を、高精度な100kHz周波数オフセ
ットの存在下、当該変換器38にそれぞれ与えるように演
算可能であることは当然理解できる。
書にこれ以上述べないが、同時係属出願である、「位相
／振幅データ計測レシーバ用オフセット周波数変換器」
と題する本発明と同一の譲受人が所有する1990年３月に
出願された特許出願に記載されている。しかしながら、
該周波数変換器35が、高精度の100kHz信号を上記両ダウ
ンコンバータ38aおよび38bを介して回路10に供給すべ
く、45MHz REF CHANNELに対して位相ロック状態とな
っている45.1MHz信号を、高精度な100kHz周波数オフセ
ットの存在下、当該変換器38にそれぞれ与えるように演
算可能であることは当然理解できる。
この場合、該ダウンコンバータ38aおよび38bからの100k
Hz信号の間の差はダイナミックに許容誤差範囲である、
ATUの計測パラメータとして反映するAUTからの信号と基
準信号との間の位相および振幅における差に制限され
る。当該ダイナミック制御は、上記同時係属出願に記載
の演算処理によるものであり、本発明においては、10MH
z CLOCK信号およびダウンコンバータ38からの100kHz信
号が位相ロック状態となる意味で、有効に作用する。す
なわち、当該100kHz信号周波数の精度は本発明の作用に
おいて重要であり、高精度を保証するものである。
Hz信号の間の差はダイナミックに許容誤差範囲である、
ATUの計測パラメータとして反映するAUTからの信号と基
準信号との間の位相および振幅における差に制限され
る。当該ダイナミック制御は、上記同時係属出願に記載
の演算処理によるものであり、本発明においては、10MH
z CLOCK信号およびダウンコンバータ38からの100kHz信
号が位相ロック状態となる意味で、有効に作用する。す
なわち、当該100kHz信号周波数の精度は本発明の作用に
おいて重要であり、高精度を保証するものである。
該信号および基準チャンネルが100kHzの第２中間周波数
に変換された後、それらは、自己領域設定、復調（基準
帯域への変換）、積分処理およびアナログ−デジタル変
換のために第2IFサブシステム10に送られる。つまり、
本発明は主としてこの第2IFサブシステム10に関するも
のであり、当該システム10は、コントロール／タイミン
グモジュール15および100kHz信号チャンネルおよび基準
チャンネルの自己領域設定復調器およびA/D変換器12aお
よび12bから成り、当該復調器12aおよび12bからは、振
幅および位相データがデジタル出力信号ＩおよびＱの形
でIF DIGITAL DATAとして出力される。
に変換された後、それらは、自己領域設定、復調（基準
帯域への変換）、積分処理およびアナログ−デジタル変
換のために第2IFサブシステム10に送られる。つまり、
本発明は主としてこの第2IFサブシステム10に関するも
のであり、当該システム10は、コントロール／タイミン
グモジュール15および100kHz信号チャンネルおよび基準
チャンネルの自己領域設定復調器およびA/D変換器12aお
よび12bから成り、当該復調器12aおよび12bからは、振
幅および位相データがデジタル出力信号ＩおよびＱの形
でIF DIGITAL DATAとして出力される。
さらに、該デジタル信号はIFプロセッサユニット20から
レシーバコントロールユニット22に送られ、表示処理お
よび出力処理が行われる。また、レシーバコントロール
ユニット22は、上記信号および基準チャンネルに対し
て、１秒間に5000サンプルの出力動作をおこなう。さら
に、該振幅および位相若しくは出力ＩおよびＱは、さら
なる計算および表示処理のための種々の浮動小数点数値
フォーマットであるDATA OUTというデジタル信号に変
換される。また、該レシーバコントロールユニット22は
IEEE−488バス、RS232/449シリアルインタフェース、BC
Dレコーダ等のコントロールインタフェースを含む。さ
らに、該コントロールユニットは高速デジタル信号およ
び浮動小数点プロセッサを利用して、データ信号を受け
取り、かつ、リアルタイムのキャリブレーション補正、
数値変換、コヒーレント平均化および規格化を行う。こ
のようにして得られたフォーマット化されたデータは、
高速並列インターフェースを介して、直接当該コントロ
ールユニット22から利用することができ、また、上記48
8バス、シリアルインターフェースおよびBCDレコーダ等
を介して、該コントロールユニットの内部に、表示およ
び出力を目的として分配することもできる。なお、該レ
シーバコントロールユニットの詳細は本発明を構成する
要素ではないので、さらなる説明をここでは省略する。
レシーバコントロールユニット22に送られ、表示処理お
よび出力処理が行われる。また、レシーバコントロール
ユニット22は、上記信号および基準チャンネルに対し
て、１秒間に5000サンプルの出力動作をおこなう。さら
に、該振幅および位相若しくは出力ＩおよびＱは、さら
なる計算および表示処理のための種々の浮動小数点数値
フォーマットであるDATA OUTというデジタル信号に変
換される。また、該レシーバコントロールユニット22は
IEEE−488バス、RS232/449シリアルインタフェース、BC
Dレコーダ等のコントロールインタフェースを含む。さ
らに、該コントロールユニットは高速デジタル信号およ
び浮動小数点プロセッサを利用して、データ信号を受け
取り、かつ、リアルタイムのキャリブレーション補正、
数値変換、コヒーレント平均化および規格化を行う。こ
のようにして得られたフォーマット化されたデータは、
高速並列インターフェースを介して、直接当該コントロ
ールユニット22から利用することができ、また、上記48
8バス、シリアルインターフェースおよびBCDレコーダ等
を介して、該コントロールユニットの内部に、表示およ
び出力を目的として分配することもできる。なお、該レ
シーバコントロールユニットの詳細は本発明を構成する
要素ではないので、さらなる説明をここでは省略する。
次に、第２図に基づいて説明する。同図に示す如く、上
記コントロール／タイミングモジュール15は、好ましく
は、複数のデジタル状態装置、すなわち、タイミングお
よびシーケンス信号を生じる状態装置A50および状態装
置B51から成る。これらのタイミングおよびシーケンス
信号はアナログ処理、アナログ−デジタル変換および上
記レシーバコントロールユニット22へのデータ転送を制
御する。
記コントロール／タイミングモジュール15は、好ましく
は、複数のデジタル状態装置、すなわち、タイミングお
よびシーケンス信号を生じる状態装置A50および状態装
置B51から成る。これらのタイミングおよびシーケンス
信号はアナログ処理、アナログ−デジタル変換および上
記レシーバコントロールユニット22へのデータ転送を制
御する。
さらに、上記IF基準信号発生装置33から送られた10MHzC
LOCK信号はクロックバファ52を介して状態装置A50、B51
および位相基準回路55に送られる。
LOCK信号はクロックバファ52を介して状態装置A50、B51
および位相基準回路55に送られる。
なお、該状態装置Ａの回路50はデータ取得処理の主コン
トローラとして作用する。そして、上記レシーバコント
ロールユニット22からTRIGGER信号が与えられると、該
状態装置Ａは、レシーバコントロールユニット22に返さ
れる状態信号BUSYによりビジー状態であることを示す。
その後、該状態装置Ａは一連のデータ取得処理を介して
100kHz復調回路12a、12bに信号を送る。なお、このよう
なデータ取得処理（若しくは計測処理）サイクルの詳細
を第７図に示す。しかしながら、一般的に、当該状態装
置Ａは位相基準ゲート信号を信号線58を介して位相基準
回路55に送り、また、信号線59を介してコントロール信
号を復調器12に送る。
トローラとして作用する。そして、上記レシーバコント
ロールユニット22からTRIGGER信号が与えられると、該
状態装置Ａは、レシーバコントロールユニット22に返さ
れる状態信号BUSYによりビジー状態であることを示す。
その後、該状態装置Ａは一連のデータ取得処理を介して
100kHz復調回路12a、12bに信号を送る。なお、このよう
なデータ取得処理（若しくは計測処理）サイクルの詳細
を第７図に示す。しかしながら、一般的に、当該状態装
置Ａは位相基準ゲート信号を信号線58を介して位相基準
回路55に送り、また、信号線59を介してコントロール信
号を復調器12に送る。
該位相基準回路55は10MHz基準クロックを100に分割し
て、各復調器12におけるFETスイッチを制御するための
信号（TIMING SIGNALS）を信号線57上に発生し、レシ
ーバコントロールユニット22からのPHASE OFFSET信号
を受取って蓄積する。さらに、該位相基準回路はキャリ
ブレーション動作の間に信号線57上のタイミング信号の
位相を効果的にシフトするために、PHASE PHASE OFFS
ET信号に対応して作用する手段を含んでいる。この場
合、後で詳細に述べるが、該位相オフセット信号は、キ
ャリブレーション処理における任意の位相シフトを可能
にするべく、リードオンリメモリ（ROM）を用いて変形
される。
て、各復調器12におけるFETスイッチを制御するための
信号（TIMING SIGNALS）を信号線57上に発生し、レシ
ーバコントロールユニット22からのPHASE OFFSET信号
を受取って蓄積する。さらに、該位相基準回路はキャリ
ブレーション動作の間に信号線57上のタイミング信号の
位相を効果的にシフトするために、PHASE PHASE OFFS
ET信号に対応して作用する手段を含んでいる。この場
合、後で詳細に述べるが、該位相オフセット信号は、キ
ャリブレーション処理における任意の位相シフトを可能
にするべく、リードオンリメモリ（ROM）を用いて変形
される。
さらに第２図において、状態装置B51は出力バスDATA O
UT上においてデータを連続的にイネーブルにすること
と、これにともなうストローブを発生することとによっ
て、上記信号および基準チャンネル内のA/D変換器から
コントロールユニット22へのデジタル信号の転送を制御
する。なお、該状態装置Ｂは、必要なときに異なるデー
タ取得サイクルが開始できるように、状態装置Ａとは別
々に構成されている。
UT上においてデータを連続的にイネーブルにすること
と、これにともなうストローブを発生することとによっ
て、上記信号および基準チャンネル内のA/D変換器から
コントロールユニット22へのデジタル信号の転送を制御
する。なお、該状態装置Ｂは、必要なときに異なるデー
タ取得サイクルが開始できるように、状態装置Ａとは別
々に構成されている。
また、状態装置B51はA/D変換器に信号線61を介してOUTP
UT ENABLESで示されるイネーブル信号を供給し（第３
図参照）、データバッファ60を制御する。該データバッ
ファ60はA/D変換器からDATA（SIGNAL）I,QおよびDATA
（REFERENCE）I,Qで示されるデジタル信号を、また、自
己領域設定回路75（第３図参照）から信号GAIN CODEを
受け取る。さらに、該データバッファ60はDATA OUTで
示す出力信号をレシーバコントロールユニット22に送
る。
UT ENABLESで示されるイネーブル信号を供給し（第３
図参照）、データバッファ60を制御する。該データバッ
ファ60はA/D変換器からDATA（SIGNAL）I,QおよびDATA
（REFERENCE）I,Qで示されるデジタル信号を、また、自
己領域設定回路75（第３図参照）から信号GAIN CODEを
受け取る。さらに、該データバッファ60はDATA OUTで
示す出力信号をレシーバコントロールユニット22に送
る。
また、GAIN STUFFING CONTROL信号が状態装置A50およ
び自己領域設定回路75（第３図）に与えられる。なお、
この信号は、キャリブレーション時に自己領域設定ゲイ
ンステージを制御するために、レシーバコントロールユ
ニット22において生成され、該自己領域設定回路におけ
る選択的可変ゲイン増幅器の現在のゲイン設定を指示す
るゲインコードの出力を制御する。
び自己領域設定回路75（第３図）に与えられる。なお、
この信号は、キャリブレーション時に自己領域設定ゲイ
ンステージを制御するために、レシーバコントロールユ
ニット22において生成され、該自己領域設定回路におけ
る選択的可変ゲイン増幅器の現在のゲイン設定を指示す
るゲインコードの出力を制御する。
次いで、第３図に基づいて説明する。同図に示すよう
に、上記100kHz復調器12aおよび12bの各々は同一構成で
ある。すなわち、これらの復調器回路12は、それぞれ、
入力する100kHz信号を次の回路ステージに適するドライ
ブレベルにブースト処理する入力バッファ70から成る。
該入力バッファ70の出力は可変ゲイン増幅回路72および
信号状態回路71に与えられる。さらに、該信号条件回路
71は入力バッファ70のオフセットを信号OFFSET NULLに
よって無効にし、該入力信号を増減およびシフトしてな
る信号SCALED INPUTを自己領域設定回路75に送る。
に、上記100kHz復調器12aおよび12bの各々は同一構成で
ある。すなわち、これらの復調器回路12は、それぞれ、
入力する100kHz信号を次の回路ステージに適するドライ
ブレベルにブースト処理する入力バッファ70から成る。
該入力バッファ70の出力は可変ゲイン増幅回路72および
信号状態回路71に与えられる。さらに、該信号条件回路
71は入力バッファ70のオフセットを信号OFFSET NULLに
よって無効にし、該入力信号を増減およびシフトしてな
る信号SCALED INPUTを自己領域設定回路75に送る。
また、該自己領域設定回路75はSCALED INPUT信号をサ
ンプルし、さらに、可変ゲイン増幅器72におけるゲイン
をGAIN CONTROL信号を用いて選択して、低レベル入力
を補償しかつ広範囲ダイナミック領域にわたる演算を可
能にする。すなわち、この操作は、24dBの最大ゲインま
で6dB増加することによって行われる。このようにゲイ
ン調節された可変ゲイン増幅器72の出力は、その後、復
調器かつ積分器である回路80に送られ、ここで、コヒー
レント復調処理が信号線57のTIMING SIGNALSに呼応し
て施され、残りの計測サイクルのために積分された同相
成分（Ｉ）および直交成分（Ｑ）が生成される。
ンプルし、さらに、可変ゲイン増幅器72におけるゲイン
をGAIN CONTROL信号を用いて選択して、低レベル入力
を補償しかつ広範囲ダイナミック領域にわたる演算を可
能にする。すなわち、この操作は、24dBの最大ゲインま
で6dB増加することによって行われる。このようにゲイ
ン調節された可変ゲイン増幅器72の出力は、その後、復
調器かつ積分器である回路80に送られ、ここで、コヒー
レント復調処理が信号線57のTIMING SIGNALSに呼応し
て施され、残りの計測サイクルのために積分された同相
成分（Ｉ）および直交成分（Ｑ）が生成される。
当該計測サイクルの終点においては、信号ＩおよびＱに
対応する、16ビットアナログ−デジタル（A/D）変換器8
2a、82bが上記積分器の出力を受け、変換サイクルを開
始する。該変換処理が終了すると、上記コントロール／
タイミングモジュール15（第２図）からの信号線61上の
OUTPUT ENABLES信号がデータをデータバッファ60に供
給するためにコモンバス上に送出する。
対応する、16ビットアナログ−デジタル（A/D）変換器8
2a、82bが上記積分器の出力を受け、変換サイクルを開
始する。該変換処理が終了すると、上記コントロール／
タイミングモジュール15（第２図）からの信号線61上の
OUTPUT ENABLES信号がデータをデータバッファ60に供
給するためにコモンバス上に送出する。
次に、第４図に基づいて説明する。同図においては、上
記信号レベルを計測しかつ可変ゲインを選択的に供給す
るための自己領域設定回路75について詳細に説明する。
該自己領域設定回路75は、好ましくは、自己領域制定を
デジタル基準で実行するに足る十分な精度を有する検出
器から成り、フラッシュA/D変換器101、入力バッファ増
幅器70および可変ゲイン増幅器72に基づいて動作する。
記信号レベルを計測しかつ可変ゲインを選択的に供給す
るための自己領域設定回路75について詳細に説明する。
該自己領域設定回路75は、好ましくは、自己領域制定を
デジタル基準で実行するに足る十分な精度を有する検出
器から成り、フラッシュA/D変換器101、入力バッファ増
幅器70および可変ゲイン増幅器72に基づいて動作する。
フラッシュA/D回路101に至る前に、100kHzに調節された
上記入力信号は増幅器70によってバッファ処理される。
この際、該入力バッファ増幅器70は、好ましくは、増幅
処理のための回路10のゲインを伴う、抵抗器R14とコン
デンサC13から成るフィードバックネットワークから成
る5147型演算増幅器112から成り、バッファ処理された
出力から成る出力を信号線116上に送出する。該増幅器1
12の非反転入力はオフセットナリング演算増幅器113の
出力側に連結されている。該演算増幅器113は増幅器112
から、１μＦコンデンサC15と15K抵抗器R8とから成る低
域フィルタネットワークを介して、信号線116上の信号
を受け取り、該信号線116上のいかなる直流電流をも検
出し、演算増幅器112の非反転入力に基準レベルを調節
することによって電流値０にするような構成を有してい
る。
上記入力信号は増幅器70によってバッファ処理される。
この際、該入力バッファ増幅器70は、好ましくは、増幅
処理のための回路10のゲインを伴う、抵抗器R14とコン
デンサC13から成るフィードバックネットワークから成
る5147型演算増幅器112から成り、バッファ処理された
出力から成る出力を信号線116上に送出する。該増幅器1
12の非反転入力はオフセットナリング演算増幅器113の
出力側に連結されている。該演算増幅器113は増幅器112
から、１μＦコンデンサC15と15K抵抗器R8とから成る低
域フィルタネットワークを介して、信号線116上の信号
を受け取り、該信号線116上のいかなる直流電流をも検
出し、演算増幅器112の非反転入力に基準レベルを調節
することによって電流値０にするような構成を有してい
る。
一方、上記可変ゲイン増幅器72は一連の複数のスタガ値
精密抵抗器R15−R19および接地しているR10−R13から成
り、これらは５個のアナログスイッチ120によってコモ
ンノード119に切り替えられ、すべてが、カリホルニ
ア、サンタクララのシリコニクス（Siliconix）社製CDG
309式のものである。これらすべてのアナログスイッチ1
20の出力はノード119において演算増幅器122の反転入力
に共通接続されており、さらに、その出力は精密抵抗器
R20を介して当該反転ノードに接続されており、また、
その非反転入力は接地されている。これらフィードバッ
ク抵抗器P20および選択可能入力抵抗器ネットワークR15
−R19およびR10−R13の組み合わせは、５種類の選択可
能なゲイン0dB、6dB、12dB、18dB、24dBを生じる。該演
算増幅器122の出力は10VPP程度であり、AUTORANGED IF
で示される100kHzの中間周波数自己領域設定信号から成
り、上記復調器12に供給される。
精密抵抗器R15−R19および接地しているR10−R13から成
り、これらは５個のアナログスイッチ120によってコモ
ンノード119に切り替えられ、すべてが、カリホルニ
ア、サンタクララのシリコニクス（Siliconix）社製CDG
309式のものである。これらすべてのアナログスイッチ1
20の出力はノード119において演算増幅器122の反転入力
に共通接続されており、さらに、その出力は精密抵抗器
R20を介して当該反転ノードに接続されており、また、
その非反転入力は接地されている。これらフィードバッ
ク抵抗器P20および選択可能入力抵抗器ネットワークR15
−R19およびR10−R13の組み合わせは、５種類の選択可
能なゲイン0dB、6dB、12dB、18dB、24dBを生じる。該演
算増幅器122の出力は10VPP程度であり、AUTORANGED IF
で示される100kHzの中間周波数自己領域設定信号から成
り、上記復調器12に供給される。
また、上記フラッシュA/D変換器101は、好ましくは、ニ
ュージャージ、ソマービルのRCA社製のCA3306CE型６ビ
ット変換器であり、SCALED INPUT信号のデジタルサン
プルを提供しする。さらに、該SCALED INPUT信号は、
電圧値の中心を示すために、上記信号条件回路71のオフ
セット導入部を介してオフセット処理されている。な
お、該A/D変換器101は一定演算処理が可能に制御されて
いる。
ュージャージ、ソマービルのRCA社製のCA3306CE型６ビ
ット変換器であり、SCALED INPUT信号のデジタルサン
プルを提供しする。さらに、該SCALED INPUT信号は、
電圧値の中心を示すために、上記信号条件回路71のオフ
セット導入部を介してオフセット処理されている。な
お、該A/D変換器101は一定演算処理が可能に制御されて
いる。
さらに、該信号条件回路71のオフセット導入部は演算増
幅器91から成り、好ましくは、5127型と同等のものであ
る。さらに該回路は、その反転入力時にバッファ増幅器
70から入力信号を、その出力からのフィードバックとと
もに、受け取り、その非反転入力時にフラッシュA/D変
換器のRM端子から基準信号を受け取る。5Vツェナーダイ
オードD9、D10は、演算増幅器91の出力に接続されてい
るA/D変換器101の入力がVINの時に、保護動作を行う。
それゆえ、該演算増幅器91はA/D変換器の演算範囲の中
心点に対応する入力信号を基準にして増幅処理を行う。
幅器91から成り、好ましくは、5127型と同等のものであ
る。さらに該回路は、その反転入力時にバッファ増幅器
70から入力信号を、その出力からのフィードバックとと
もに、受け取り、その非反転入力時にフラッシュA/D変
換器のRM端子から基準信号を受け取る。5Vツェナーダイ
オードD9、D10は、演算増幅器91の出力に接続されてい
るA/D変換器101の入力がVINの時に、保護動作を行う。
それゆえ、該演算増幅器91はA/D変換器の演算範囲の中
心点に対応する入力信号を基準にして増幅処理を行う。
加算器／アキュムレータ回路102はA/D変換器101からの
デジタルサンプルの絶対値を累積する。該累積処理は、
自己領域設定処理されている信号の全サイクルにわたっ
て行われることが好ましく、このことにより、DCオフセ
ットに対する感度が低減される。さらに、プログラムロ
ジックアレイ（PAL）103の形で含まれる比較器は該累積
値に基づいて最終的な自己領域設定の決定を行い、信号
GAIN CODE（３ビットコード）を他の回路系に送出し、
さらに、５種類のSELECT線105によって可変ゲイン増幅
器72と接続している。
デジタルサンプルの絶対値を累積する。該累積処理は、
自己領域設定処理されている信号の全サイクルにわたっ
て行われることが好ましく、このことにより、DCオフセ
ットに対する感度が低減される。さらに、プログラムロ
ジックアレイ（PAL）103の形で含まれる比較器は該累積
値に基づいて最終的な自己領域設定の決定を行い、信号
GAIN CODE（３ビットコード）を他の回路系に送出し、
さらに、５種類のSELECT線105によって可変ゲイン増幅
器72と接続している。
なお、上記加算器／アキュムレータ102は、好ましく
は、リードオンリメモリ（ROM）130を含み、該メモリ
は、好ましくは、カリホルニア、サンホセのCypress S
emiconductor社製のCY7C263型のものであり、13本のア
ドレス線と８本の出力線とを有している。該ROMには、A
/D変換器101からの６ビット「サンプル」値と多数回
（例えば50回）のサイクルにわたるデジタル積分の結果
を示すレジスタ若しくはラッチ131からの７ビット「累
積」値との可能な数字的組合せのすべてがプログラムさ
れている。なお、該ROM130におけるアドレス線のうち６
本はA/D変換器101からのものであり、また、該入力線の
７本は「アキュムレータ」レジスタとして作用する８ビ
ットラッチ131の出力からのものである。したがって、
該ROM130の出力は、いつでも、過去における出力（ラッ
チ131から還元される）とA/D変換器101からの新しい出
力の絶対値との和である。なお、各フラッシュ変換の際
に、該信号の絶対値は累積値に加えられる。当該ROMの
高次数ビットによって代表されるキャリビットはマスタ
10MHzクロック信号MClockによってクロック処理される
キャリビットカウンタ132によってカウントされる。な
お、該キャリビットカウンタ132およびラッチ131に累積
された値は状態装置A50（第6A図）から出力される制御
信号IF2 ACCUMによってクリアされ、該制御信号は計測
サイクルに同期して出力される。
は、リードオンリメモリ（ROM）130を含み、該メモリ
は、好ましくは、カリホルニア、サンホセのCypress S
emiconductor社製のCY7C263型のものであり、13本のア
ドレス線と８本の出力線とを有している。該ROMには、A
/D変換器101からの６ビット「サンプル」値と多数回
（例えば50回）のサイクルにわたるデジタル積分の結果
を示すレジスタ若しくはラッチ131からの７ビット「累
積」値との可能な数字的組合せのすべてがプログラムさ
れている。なお、該ROM130におけるアドレス線のうち６
本はA/D変換器101からのものであり、また、該入力線の
７本は「アキュムレータ」レジスタとして作用する８ビ
ットラッチ131の出力からのものである。したがって、
該ROM130の出力は、いつでも、過去における出力（ラッ
チ131から還元される）とA/D変換器101からの新しい出
力の絶対値との和である。なお、各フラッシュ変換の際
に、該信号の絶対値は累積値に加えられる。当該ROMの
高次数ビットによって代表されるキャリビットはマスタ
10MHzクロック信号MClockによってクロック処理される
キャリビットカウンタ132によってカウントされる。な
お、該キャリビットカウンタ132およびラッチ131に累積
された値は状態装置A50（第6A図）から出力される制御
信号IF2 ACCUMによってクリアされ、該制御信号は計測
サイクルに同期して出力される。
所定数（好ましくは、本発明の好ましい実施例の条件で
ある、10MHzのクロック速度および100kHzのIF周波数に
おいて少なくとも50回）のサンプルが累積されると、PA
L103はカウンタ132およびラッチ131から与えられた数に
基づいて自己領域設定の決定をおこなう。なお、該累積
区間としては、好ましくは、上記SCALED INPUT信号の1
00サイクルの累積を可能とする、信号周波数の全サイク
ル、すなわち100kHzが選択される。なお、該ラッチ131
およびカウンタ132からの高次の有効ビットAC5−AC10の
みがアドレス入力として該PAL103に与えられる。該PAL1
03は、好ましくは、Cypress Semiconductor社製の22V1
0型のものであり、選択値を示す３ビットGAIN CODEを
出力（あるいは、以下に記載する所定条件下で該３ビッ
トGAIN CODEを入力）し、さらに、上記増幅器72の選択
ゲインステージの一つを選択するための５ビットのSELE
CT線105を備えている。また、該PAL103の入力として
「ゲインスタッフ」信号GSTUFFが設けられ、さらに該信
号は、自己領域設定の結果が決定されるか、若しくは、
ゲインが上記レシーバコントロールユニット22によって
（キャリブレーション時に）「スタッフ処理」されるか
を決定する。
ある、10MHzのクロック速度および100kHzのIF周波数に
おいて少なくとも50回）のサンプルが累積されると、PA
L103はカウンタ132およびラッチ131から与えられた数に
基づいて自己領域設定の決定をおこなう。なお、該累積
区間としては、好ましくは、上記SCALED INPUT信号の1
00サイクルの累積を可能とする、信号周波数の全サイク
ル、すなわち100kHzが選択される。なお、該ラッチ131
およびカウンタ132からの高次の有効ビットAC5−AC10の
みがアドレス入力として該PAL103に与えられる。該PAL1
03は、好ましくは、Cypress Semiconductor社製の22V1
0型のものであり、選択値を示す３ビットGAIN CODEを
出力（あるいは、以下に記載する所定条件下で該３ビッ
トGAIN CODEを入力）し、さらに、上記増幅器72の選択
ゲインステージの一つを選択するための５ビットのSELE
CT線105を備えている。また、該PAL103の入力として
「ゲインスタッフ」信号GSTUFFが設けられ、さらに該信
号は、自己領域設定の結果が決定されるか、若しくは、
ゲインが上記レシーバコントロールユニット22によって
（キャリブレーション時に）「スタッフ処理」されるか
を決定する。
該GSTUFF信号が真であると、上記GAIN CODEに対応する
３ビット値は、レシーバコントロールユニット22から延
出しかつ該GAIN CODE線に接続する二方向データ線上に
存在する。この場合、PAL103はゲインを設定するための
選択線105の１本を特定し、この結果、キャリブレーシ
ョンのための外部ゲインステージが設定できる。
３ビット値は、レシーバコントロールユニット22から延
出しかつ該GAIN CODE線に接続する二方向データ線上に
存在する。この場合、PAL103はゲインを設定するための
選択線105の１本を特定し、この結果、キャリブレーシ
ョンのための外部ゲインステージが設定できる。
なお、当業者によれば、上記のような自己領域設定のた
めに入力信号を全サイクルにわたって積分もしくは累積
する処理は、信号位相により若しくは当該累積処理の変
化の開始時において変化せず、そのため、当該システム
から扱いにくいタイミングの制約を部分的に取り除くこ
とができることが当然理解されると考える。さらに、積
分区間を短くした場合、例えば５マイクロ秒（上記積分
区間の1/2サイクル）でも演算可能であるが、上記完全
サイクルでの積分処理の方がオフセットに対する影響が
すくなく好ましいことも理解されると考える。
めに入力信号を全サイクルにわたって積分もしくは累積
する処理は、信号位相により若しくは当該累積処理の変
化の開始時において変化せず、そのため、当該システム
から扱いにくいタイミングの制約を部分的に取り除くこ
とができることが当然理解されると考える。さらに、積
分区間を短くした場合、例えば５マイクロ秒（上記積分
区間の1/2サイクル）でも演算可能であるが、上記完全
サイクルでの積分処理の方がオフセットに対する影響が
すくなく好ましいことも理解されると考える。
また、上記好ましい自己領域設定回路75は、一計測サイ
クルからの領域情報を次のサイクルの入力感度若しくは
ゲイン領域を設定するために使用する従来技術の方法を
利用していないことが理解されると考える。むしろ、従
来技術の方法に課せられた潜在的制約がないため、たと
え入力レベルが各計測サイクル間で任意に変化しても、
より高速な処理が可能である。したがって、上記信号AU
TORANGED IFのゲインレンジが、上記GAIN CODEによっ
て指示されて、決定され、適当な時間に処理するべく用
意た状態になる。
クルからの領域情報を次のサイクルの入力感度若しくは
ゲイン領域を設定するために使用する従来技術の方法を
利用していないことが理解されると考える。むしろ、従
来技術の方法に課せられた潜在的制約がないため、たと
え入力レベルが各計測サイクル間で任意に変化しても、
より高速な処理が可能である。したがって、上記信号AU
TORANGED IFのゲインレンジが、上記GAIN CODEによっ
て指示されて、決定され、適当な時間に処理するべく用
意た状態になる。
さらに、上記フラッシュA/D変換器101およびデジタルア
キュムレータ102を使用することにより、回路調節の手
間を極小にした状態で、処理速度および精度を向上する
ことができるのみならず、応答時間を減少しかつノイズ
を抑制できることが理解されると考える。また、上記本
発明の方法では、自己領域設定のプロセスと計測処理若
しくはデジタル化処理とが分離されていることが理解で
きると考える。もちろん、従来技術において主信号経路
から領域選択回路系を使用することは知られているが、
入力信号をデジタルサンプルの流れに変換し、かつ、該
サンプルを累積処理および積分処理の後に利用するため
の上記フラッシュA/D変換器101を使用することは、従来
において知られていない新規の利点を提供するものであ
ると考える。特に、処理を受ける信号が「検出され
る」、すなわち、データがデジタル化される前に、当該
自己領域設定処理が実行される点が重要である。
キュムレータ102を使用することにより、回路調節の手
間を極小にした状態で、処理速度および精度を向上する
ことができるのみならず、応答時間を減少しかつノイズ
を抑制できることが理解されると考える。また、上記本
発明の方法では、自己領域設定のプロセスと計測処理若
しくはデジタル化処理とが分離されていることが理解で
きると考える。もちろん、従来技術において主信号経路
から領域選択回路系を使用することは知られているが、
入力信号をデジタルサンプルの流れに変換し、かつ、該
サンプルを累積処理および積分処理の後に利用するため
の上記フラッシュA/D変換器101を使用することは、従来
において知られていない新規の利点を提供するものであ
ると考える。特に、処理を受ける信号が「検出され
る」、すなわち、データがデジタル化される前に、当該
自己領域設定処理が実行される点が重要である。
次いで、第6A乃至6C図に基づいて説明する。
上記コントロール／タイミング回路15は上記復調器の動
作および変換処理の多くを制御する。第6A図において
は、好ましいコントロール／タイミング回路15およびそ
の状態装置A50がプログラムロジックアレイ（PAL）140
のまわりに配置されている。なお、該PAL140は種々の命
令、段階、および状態に関する入力を受け、制御信号を
出力する。その主な入力はレシーバコントロールユニッ
ト22からのTRIGGER信号であり、該信号は変換サイクル
を開始するために使用される。
作および変換処理の多くを制御する。第6A図において
は、好ましいコントロール／タイミング回路15およびそ
の状態装置A50がプログラムロジックアレイ（PAL）140
のまわりに配置されている。なお、該PAL140は種々の命
令、段階、および状態に関する入力を受け、制御信号を
出力する。その主な入力はレシーバコントロールユニッ
ト22からのTRIGGER信号であり、該信号は変換サイクル
を開始するために使用される。
他のPAL入力として、クロックバッファ52aによってバッ
ファ処理された10MHz CLOCKによりクロック処理される
カウンタ141からの４本の出力線QA−QDが含まれる。該
カウンタ141は異なる長さの遅延状態を提供する。100分
割カウンタ142（第6C図）からのPH TCで示されるター
ミナルカウント（TC）信号は100kHz信号の各サイクルの
終点を指示する。さらに、カウンタ141、142、151、161
は、好ましくは、すべてTexas Instruments社製の74AL
S161型のものかこれと同等のものである。
ファ処理された10MHz CLOCKによりクロック処理される
カウンタ141からの４本の出力線QA−QDが含まれる。該
カウンタ141は異なる長さの遅延状態を提供する。100分
割カウンタ142（第6C図）からのPH TCで示されるター
ミナルカウント（TC）信号は100kHz信号の各サイクルの
終点を指示する。さらに、カウンタ141、142、151、161
は、好ましくは、すべてTexas Instruments社製の74AL
S161型のものかこれと同等のものである。
RESET信号もまたPAL140の入力信号であり、システムパ
ワーアップ時に発生するマスタリセット信号を構成す
る。さらに、GAIN STUFFで示される信号がゲインコー
ドスタッフ回路145（第6C図）からPALに与えられ、該信
号は、キャリブレーション時に上記レシーバコントロー
ルユニット22によって決定される３ビットGAIN CODEに
挿入される。該GAIN STUFF信号は状態信号GSTUFF、REF
STF INV、およびGAIN1のうちのクロック同期型のも
のから成る。なお、通常の動作時においては、該ゲイン
コードは自己領域設定回路75で発生し、状態ラッチ163
を介してレシーバコントロールユニット22に至る。しか
しながら、キャリブレーション時においては、レシーバ
コントロールユニット22は種々のゲイン条件を処理しな
ければならない。そこで、このような処理を、200μｓ
のデータ取得サイクルの初期において制御信号をサンプ
ルするコントロールラッチ172と、レシーバコントロー
ルユニット22の命令にしたがってゲインコードラインを
ドライブするためにスタッフ処理時に点灯するバッファ
173とによって実行するようにしている。なお、GAIN1信
号は、本発明の回路系10に先立つ上記IFプロセッサユニ
ット20に含まれるゲインコントロール回路（図示せず）
に関係する。
ワーアップ時に発生するマスタリセット信号を構成す
る。さらに、GAIN STUFFで示される信号がゲインコー
ドスタッフ回路145（第6C図）からPALに与えられ、該信
号は、キャリブレーション時に上記レシーバコントロー
ルユニット22によって決定される３ビットGAIN CODEに
挿入される。該GAIN STUFF信号は状態信号GSTUFF、REF
STF INV、およびGAIN1のうちのクロック同期型のも
のから成る。なお、通常の動作時においては、該ゲイン
コードは自己領域設定回路75で発生し、状態ラッチ163
を介してレシーバコントロールユニット22に至る。しか
しながら、キャリブレーション時においては、レシーバ
コントロールユニット22は種々のゲイン条件を処理しな
ければならない。そこで、このような処理を、200μｓ
のデータ取得サイクルの初期において制御信号をサンプ
ルするコントロールラッチ172と、レシーバコントロー
ルユニット22の命令にしたがってゲインコードラインを
ドライブするためにスタッフ処理時に点灯するバッファ
173とによって実行するようにしている。なお、GAIN1信
号は、本発明の回路系10に先立つ上記IFプロセッサユニ
ット20に含まれるゲインコントロール回路（図示せず）
に関係する。
さらに、第6A図におけるPAL140に供給される最後の入力
は、PH WALK EN信号であり、「位相ウォークイネーブ
ル」を意味する。該信号は、レシーバコントロールユニ
ット22の指示により、位相ウォークが必要であることを
示すように作用する。該位相ウォーク処理とは、PHASE
WALK信号により、パルススウォロウゲート146（第6C
図）をイネーブルにすることであり、該PHASE WALK信
号は上記10MHzクロックの単一100ナノ秒パルスをブロッ
クする。なお、上記100分割カウンタ142のクロック処理
からの単一パルスが存在しないと、１クロックサイクル
間FETタイリング信号の発生が延期することによって、
上記自己領域設定復調器12の復調回路80（第５図）の動
作において、3.6゜の有効位相オフセットもしくはシフ
トが発生する。
は、PH WALK EN信号であり、「位相ウォークイネーブ
ル」を意味する。該信号は、レシーバコントロールユニ
ット22の指示により、位相ウォークが必要であることを
示すように作用する。該位相ウォーク処理とは、PHASE
WALK信号により、パルススウォロウゲート146（第6C
図）をイネーブルにすることであり、該PHASE WALK信
号は上記10MHzクロックの単一100ナノ秒パルスをブロッ
クする。なお、上記100分割カウンタ142のクロック処理
からの単一パルスが存在しないと、１クロックサイクル
間FETタイリング信号の発生が延期することによって、
上記自己領域設定復調器12の復調回路80（第５図）の動
作において、3.6゜の有効位相オフセットもしくはシフ
トが発生する。
さらに、第6A図において、PAL140のコントロール出力は
BUSY信号を含み、該信号は、処理段階がデータ取得サイ
クルであることを示すために、レシーバコントロールユ
ニット22に与えられる。また、IRESET信号は上記復調器
80における積分回路をリセットする。IF2 CKEN信号はP
FL103（第４図）におけるクロックをイネーブルにす
る。さらに、IF2 ACCUM信号は上記アキュムレータ102
をクリアする。すなわち、これらの信号は、共同して、
アキュムレータ102へのクロックのスイッチングと、ゲ
インスイッチ120（第４図）へデータを適用するべくPAL
103に命令することとによって、上記自己領域設定処理
を制御する。
BUSY信号を含み、該信号は、処理段階がデータ取得サイ
クルであることを示すために、レシーバコントロールユ
ニット22に与えられる。また、IRESET信号は上記復調器
80における積分回路をリセットする。IF2 CKEN信号はP
FL103（第４図）におけるクロックをイネーブルにす
る。さらに、IF2 ACCUM信号は上記アキュムレータ102
をクリアする。すなわち、これらの信号は、共同して、
アキュムレータ102へのクロックのスイッチングと、ゲ
インスイッチ120（第４図）へデータを適用するべくPAL
103に命令することとによって、上記自己領域設定処理
を制御する。
また、第6A図における上記状態装置A50は、さらに第2PA
L148から成り、該第2PALの入力は４個のカスケードカウ
ンタ151a−151d（すべて74ALS161型）に接続されてい
る。なお、該カスケードカウンタはそれぞれクロックバ
ッファ52aを介して10MHzクロック信号によりクロック処
理される。さらに、該カウンタ151は上記BUSY信号がlow
（ビジー状態でなくなる）になるとクリアされ、変換サ
イクルとしての1800クロックサイクルの間タイムキーパ
として作用する。また、該変換サイクル間の適当な時間
に、PAL148はカウンタ141に信号線152を介してカウント
イネーブル信号を供給し、上記状態装置Ａを次の状態に
進める。これらの状態が第７図に部分的に示されてい
る。また、該PAL148は信号積分処理の中間点を示すため
のMID GATE出力信号を発生する。この信号は、レシー
バコントロールユニット22を介してユーザが利用でき
る。
L148から成り、該第2PALの入力は４個のカスケードカウ
ンタ151a−151d（すべて74ALS161型）に接続されてい
る。なお、該カスケードカウンタはそれぞれクロックバ
ッファ52aを介して10MHzクロック信号によりクロック処
理される。さらに、該カウンタ151は上記BUSY信号がlow
（ビジー状態でなくなる）になるとクリアされ、変換サ
イクルとしての1800クロックサイクルの間タイムキーパ
として作用する。また、該変換サイクル間の適当な時間
に、PAL148はカウンタ141に信号線152を介してカウント
イネーブル信号を供給し、上記状態装置Ａを次の状態に
進める。これらの状態が第７図に部分的に示されてい
る。また、該PAL148は信号積分処理の中間点を示すため
のMID GATE出力信号を発生する。この信号は、レシー
バコントロールユニット22を介してユーザが利用でき
る。
PAL140からの主出力信号はINTEGRATE信号であり、これ
は復調器80による積分処理のための変換および復調サイ
クルの部分において真である。該INTEGRATE信号は、復
調処理（および積分処理）若しくはホールド（データの
A/D変換時）間に復調器制御信号メモリ171を制御する。
また、PAL140からのHIGH GAIN SIG、HIGH GAIN RE
F、IF1 PK STBで示される各信号はレシーバ（第１
図）の第1IFサブシステム14（45MHz）内の切替可能ゲイ
ンステージを制御する。ただし、このことは本発明の構
成要素ではない。
は復調器80による積分処理のための変換および復調サイ
クルの部分において真である。該INTEGRATE信号は、復
調処理（および積分処理）若しくはホールド（データの
A/D変換時）間に復調器制御信号メモリ171を制御する。
また、PAL140からのHIGH GAIN SIG、HIGH GAIN RE
F、IF1 PK STBで示される各信号はレシーバ（第１
図）の第1IFサブシステム14（45MHz）内の切替可能ゲイ
ンステージを制御する。ただし、このことは本発明の構
成要素ではない。
また、PAL140からのPHASE WALK信号は上記パルススウ
ォロウゲート146に与えられ、100分割カウンタ142（第6
C図）における単一クロックサイクルをブロックする。
ォロウゲート146に与えられ、100分割カウンタ142（第6
C図）における単一クロックサイクルをブロックする。
さらに、PAL140からのLD STATUS REG信号は状態レジ
スタ163に供給され、該レジスタへのデータをストロー
ブ処理する。
スタ163に供給され、該レジスタへのデータをストロー
ブ処理する。
第6B図において、状態装置B51は22V10型のPAL160のまわ
りに配備されている。該PAL160への入力としては、RESE
T SIGNAL、INTEGRATE SIGNALおよび３個のカスケード
カウンタ161a−161cからのタイミング信号があり、これ
らは10MHz CLOCKによりクロック処理され、PAL160の出
力ピンの一つから延出する信号線162上の信号によって
カウント値が400の時にクリアされる。
りに配備されている。該PAL160への入力としては、RESE
T SIGNAL、INTEGRATE SIGNALおよび３個のカスケード
カウンタ161a−161cからのタイミング信号があり、これ
らは10MHz CLOCKによりクロック処理され、PAL160の出
力ピンの一つから延出する信号線162上の信号によって
カウント値が400の時にクリアされる。
上述のように、状態装置B51は、Texas Instrument社製
の一対の74LS244型トライステート８ビットバッファか
ら成るデータバッファ60のゲート入力を制御する。これ
らのバッファ60の入力は信号線ADC0−ADC15を介してア
ナログ−デジタル変換器82a、82b（第３図）の出力に接
続されており、16ビットの出力をレシーバコントロール
ユニット22に信号線DATA0−DATA15を介して供給する。
また、PAL160からの信号線164上の信号により、バッフ
ァ60のDATA0−DATA15から成る信号がデータバスDATA O
UT上に供給可能となる。さらに、PAL160からSTROBE信号
がレシーバコントロールユニット22に供給され、DATA
OUT線上のデータをストローブ処理することが示され
る。
の一対の74LS244型トライステート８ビットバッファか
ら成るデータバッファ60のゲート入力を制御する。これ
らのバッファ60の入力は信号線ADC0−ADC15を介してア
ナログ−デジタル変換器82a、82b（第３図）の出力に接
続されており、16ビットの出力をレシーバコントロール
ユニット22に信号線DATA0−DATA15を介して供給する。
また、PAL160からの信号線164上の信号により、バッフ
ァ60のDATA0−DATA15から成る信号がデータバスDATA O
UT上に供給可能となる。さらに、PAL160からSTROBE信号
がレシーバコントロールユニット22に供給され、DATA
OUT線上のデータをストローブ処理することが示され
る。
また、該PAL160の４本の出力線は、REF QOE、REF Ｉ
OE、SIG Ｑ OE、SIG Ｉ OEでそれぞれ示される基
準チャンネルのＩおよびＱと、信号チャンネルのＩおよ
びＱとに対して、出力イネーブル信号を供給する。これ
らの信号により、A/D変換器の出力がバッファ60に入力
される。
OE、SIG Ｑ OE、SIG Ｉ OEでそれぞれ示される基
準チャンネルのＩおよびＱと、信号チャンネルのＩおよ
びＱとに対して、出力イネーブル信号を供給する。これ
らの信号により、A/D変換器の出力がバッファ60に入力
される。
さらに、PAL160の最後の出力はSTATUS OE線であり、該
出力によって、状態レジスタ163からデータ線DATA OUT
への出力（第6C図）が可能になる。状態レジスタ163は7
4LS374型のものであり、これはSIG0−SIG2およびREF0−
REF2でそれぞれ示される信号チャンネルにおける３ビッ
トGAIN CODEと基準チャンネルにおける３ビットGAIN
CODEとを含む種々の状態情報を蓄積する。
出力によって、状態レジスタ163からデータ線DATA OUT
への出力（第6C図）が可能になる。状態レジスタ163は7
4LS374型のものであり、これはSIG0−SIG2およびREF0−
REF2でそれぞれ示される信号チャンネルにおける３ビッ
トGAIN CODEと基準チャンネルにおける３ビットGAIN
CODEとを含む種々の状態情報を蓄積する。
第6C図において、上記コントロール／タイミング回路15
は、さらに、位相オフセットラッチ170（好ましくはTex
as Instrument社製74LS374）から成る。該ラッチはBUS
Y信号によりクロック処理され、該信号は信号線PHASE0
−PHASE4上の５ビット位相オフセット数においてクロッ
ク動作をおこない、かつ、レシーバコントロールユニッ
ト22からのキャリブレーションに適する位相オフセット
を定める。位相オフセットラッチ170の出力はタイミン
グ信号ROM171に接続され、該ROMは、第５図において詳
述した100kHz復調回路12の部分である復調器／積分器回
路80用のタイミング信号発生器から成る。また、該ROM1
71は、好ましくは、8K/8タイプのCypress Semiconduct
or社製CY7C263である。上述のように、位相オフセット
ラッチ170から５ビットの入力が、また、100分割カウン
タ142から７ビットが供給される。なお、該カウンタ
は、上記100kHzIFの各10μｓサイクルを各々100ナノ秒
（ns）から成る100区間に分割するために、10MHzクロッ
クのサイクルをカウント処理する。さらに、残りの入力
ビットはINTEGRATE信号であり、これは復調若しくはホ
ールド処理のためにROMを制御する。
は、さらに、位相オフセットラッチ170（好ましくはTex
as Instrument社製74LS374）から成る。該ラッチはBUS
Y信号によりクロック処理され、該信号は信号線PHASE0
−PHASE4上の５ビット位相オフセット数においてクロッ
ク動作をおこない、かつ、レシーバコントロールユニッ
ト22からのキャリブレーションに適する位相オフセット
を定める。位相オフセットラッチ170の出力はタイミン
グ信号ROM171に接続され、該ROMは、第５図において詳
述した100kHz復調回路12の部分である復調器／積分器回
路80用のタイミング信号発生器から成る。また、該ROM1
71は、好ましくは、8K/8タイプのCypress Semiconduct
or社製CY7C263である。上述のように、位相オフセット
ラッチ170から５ビットの入力が、また、100分割カウン
タ142から７ビットが供給される。なお、該カウンタ
は、上記100kHzIFの各10μｓサイクルを各々100ナノ秒
（ns）から成る100区間に分割するために、10MHzクロッ
クのサイクルをカウント処理する。さらに、残りの入力
ビットはINTEGRATE信号であり、これは復調若しくはホ
ールド処理のためにROMを制御する。
また、ROM171からの出力信号は、QNS、QN、QPS、QP、IN
S、IN、IPSおよびIPで示される第５図示の復調器80にお
ける各FETのスイッチング用信号線57上のタイミング信
号から成る。なお、Ｑは直交チャンネル、Ｉは同相チャ
ンネル、Ｐは入力信号の正の部分、Ｎは入力信号の負の
部分、さらに、Ｓはシャント（分路）を意味し、これら
については以下に詳述する。
S、IN、IPSおよびIPで示される第５図示の復調器80にお
ける各FETのスイッチング用信号線57上のタイミング信
号から成る。なお、Ｑは直交チャンネル、Ｉは同相チャ
ンネル、Ｐは入力信号の正の部分、Ｎは入力信号の負の
部分、さらに、Ｓはシャント（分路）を意味し、これら
については以下に詳述する。
さらに、ゲインコードスタッフ回路145は74LS374型ラッ
チ172から成り、該ラッチは、GAIN0−GAIN2で示される
レシーバコントロールユニット22からの３ビットGAIN
CODE、および、GAIN STUFF信号から成るプラスコント
ロール信号REF STF INV、GSTUFFおよびGAIN1において
クロック動作する、BUSY信号によってクロック処理され
る。なお、これらの信号により、レシーバコントロール
ユニット22はキャリブレーション時のゲイン指示する。
チ172から成り、該ラッチは、GAIN0−GAIN2で示される
レシーバコントロールユニット22からの３ビットGAIN
CODE、および、GAIN STUFF信号から成るプラスコント
ロール信号REF STF INV、GSTUFFおよびGAIN1において
クロック動作する、BUSY信号によってクロック処理され
る。なお、これらの信号により、レシーバコントロール
ユニット22はキャリブレーション時のゲイン指示する。
該ラッチ172からの出力はGAIN STUFF信号として出力さ
れ、基準チャンネルまたは信号チャンネル、また、該チ
ャンネルのＩおよびＱ部分（タイミングに依存する）の
ためのゲインコードを示すとともに、74LS244型のトラ
イステートバッファ173にも出力される。キャリブレー
ション時には、バッファ173の出力がREF0−REF2およびS
IG0−SIG2で示されるゲインコード線上にイネーブル化
される。さらに、これらの信号は基準および信号チャン
ネル復調器12aおよび12bにそれぞれ送られ、ここで、PA
L103（第４図）のGAIN CODEピンに到達する。また、通
常動作時には、バッファ173はディスエーブル状態であ
り、PAL103がGAIN CODE信号をレシーバコントロールユ
ニット22に供給する。
れ、基準チャンネルまたは信号チャンネル、また、該チ
ャンネルのＩおよびＱ部分（タイミングに依存する）の
ためのゲインコードを示すとともに、74LS244型のトラ
イステートバッファ173にも出力される。キャリブレー
ション時には、バッファ173の出力がREF0−REF2およびS
IG0−SIG2で示されるゲインコード線上にイネーブル化
される。さらに、これらの信号は基準および信号チャン
ネル復調器12aおよび12bにそれぞれ送られ、ここで、PA
L103（第４図）のGAIN CODEピンに到達する。また、通
常動作時には、バッファ173はディスエーブル状態であ
り、PAL103がGAIN CODE信号をレシーバコントロールユ
ニット22に供給する。
ここで、第５図にもどって、上記100kHz復調器12の復調
器／積分回路80は改良された通信用復調器から成り、位
相基準カウンタ142によって分割された10MHzクロックに
位相基準化された出力信号ＩおよびＱを、上記自己領域
設定回路75（第４図）からの入力信号AUTORANGED IFか
ら発生する。該AUTORANGED IF信号は5172型の演算増幅
器181から成る単一ゲインバッファにまず与えられる。
加えて、該AUTORANGED IFは、逆向きに接続された演算
増幅器182から成る単一ゲインインバータに送られる。
該演算増幅器182は入力信号の負の動作範囲において正
の信号を供出し、また、該入力信号の正の動作範囲にお
いて負の信号を発生する。
器／積分回路80は改良された通信用復調器から成り、位
相基準カウンタ142によって分割された10MHzクロックに
位相基準化された出力信号ＩおよびＱを、上記自己領域
設定回路75（第４図）からの入力信号AUTORANGED IFか
ら発生する。該AUTORANGED IF信号は5172型の演算増幅
器181から成る単一ゲインバッファにまず与えられる。
加えて、該AUTORANGED IFは、逆向きに接続された演算
増幅器182から成る単一ゲインインバータに送られる。
該演算増幅器182は入力信号の負の動作範囲において正
の信号を供出し、また、該入力信号の正の動作範囲にお
いて負の信号を発生する。
上記復調器80はまたＩチャンネル184とＱチャンネル185
とから成り、これらは、それぞれのタイミング信号によ
ってクロック処理が90゜異なる以外は、同一構成を有し
ている。そこで、特にＩチャンネル184についていえ
ば、該回路は、積分器200によって、事実上常に接地状
態に保持されるノード186を含む。なお、該復調器はこ
のノードに至る入力信号の大きさに対応する電流のスイ
ッチ操作によって動作する。
とから成り、これらは、それぞれのタイミング信号によ
ってクロック処理が90゜異なる以外は、同一構成を有し
ている。そこで、特にＩチャンネル184についていえ
ば、該回路は、積分器200によって、事実上常に接地状
態に保持されるノード186を含む。なお、該復調器はこ
のノードに至る入力信号の大きさに対応する電流のスイ
ッチ操作によって動作する。
シャントFET190およびシグナルパスFET191から成るＬ位
相制御（トポロジー）スイッチネットワークが接続さ
れ、タイミング信号によって、信号経路をアースあるい
はノード186に分岐する。また、負の信号用のＬ位相制
御が反転シグナルパスFET192およびネガティブシャント
FET193から構成されている。なお、上記シグナルパスFE
T191がノード186の入力信号に対応する電流経路に切り
替えられると、シャントFET190がオフ状態になる一方
で、ネガティブシャントFET193がオン状態になり、FET1
92のドレインが接地状態に保持される。同様に、該反転
シグナルパスFET191がオン状態であるときは、ネガティ
ブシャントFET193はオフになり、シャントFET190がオン
になって、FET191のドレインが接地状態に保持される。
ここで重要なことは、該FET190および193による分路操
作によって、シグナルパスFET191および192がオフ状態
のときに、該シグナルパスをまたぐ順方向電圧の発生を
回避していることである。
相制御（トポロジー）スイッチネットワークが接続さ
れ、タイミング信号によって、信号経路をアースあるい
はノード186に分岐する。また、負の信号用のＬ位相制
御が反転シグナルパスFET192およびネガティブシャント
FET193から構成されている。なお、上記シグナルパスFE
T191がノード186の入力信号に対応する電流経路に切り
替えられると、シャントFET190がオフ状態になる一方
で、ネガティブシャントFET193がオン状態になり、FET1
92のドレインが接地状態に保持される。同様に、該反転
シグナルパスFET191がオン状態であるときは、ネガティ
ブシャントFET193はオフになり、シャントFET190がオン
になって、FET191のドレインが接地状態に保持される。
ここで重要なことは、該FET190および193による分路操
作によって、シグナルパスFET191および192がオフ状態
のときに、該シグナルパスをまたぐ順方向電圧の発生を
回避していることである。
すなわち、該ノード186に供給される電流はその入力信
号の正負の間で変化することになる。また、上記FET19
0、191、192、193のゲートには上述の制御信号IPS、I
P、INおよびINSが与えられ、当該信号はそれぞれ74AC11
374型ラッチ195から該FETの各ゲートに直接に供給され
る。なお、該ラッチ195の入力は上記タイミング信号ROM
171（第6C図）の出力に直接接続されている。したがっ
て、該ラッチ195が該FETゲートを直接ドライブしている
と考えられる。
号の正負の間で変化することになる。また、上記FET19
0、191、192、193のゲートには上述の制御信号IPS、I
P、INおよびINSが与えられ、当該信号はそれぞれ74AC11
374型ラッチ195から該FETの各ゲートに直接に供給され
る。なお、該ラッチ195の入力は上記タイミング信号ROM
171（第6C図）の出力に直接接続されている。したがっ
て、該ラッチ195が該FETゲートを直接ドライブしている
と考えられる。
また、該ラッチ195は、第6C図のクロックバッファ52bか
ら供給される信号PH CLOCKによってクロック処理され
るので、上記FETのゲートに対するスイッチング出力は
すべて該クロックに正確に同期する。したがって、きわ
めて定常にスイッチング処理がおこなわれる。この場
合、好ましいFETとしては、極めて高速にスイッチング
動作するSiliconix社製のSD500C DMOS FETが挙げられ
る。
ら供給される信号PH CLOCKによってクロック処理され
るので、上記FETのゲートに対するスイッチング出力は
すべて該クロックに正確に同期する。したがって、きわ
めて定常にスイッチング処理がおこなわれる。この場
合、好ましいFETとしては、極めて高速にスイッチング
動作するSiliconix社製のSD500C DMOS FETが挙げられ
る。
また、上記ノード186は電流積分回路200の反転入力に接
続されている。なお、該積分回路は従来の積分回路配列
状に接続した5127演算増幅器201とその反転入力にフィ
ードバックする10nFコンデンサとから成り、また、その
非反転入力は設置状態となっている。さらに、該積分回
路はリセットされるまで動作し、積分処理が上記100kHz
入力信号の複数サイクル（本実施例においては15サイク
ル）にわたり実行される。したがって、本実施例の場
合、当該ＩおよびＱの出力値を得るための処理時間は15
0μｓになる。
続されている。なお、該積分回路は従来の積分回路配列
状に接続した5127演算増幅器201とその反転入力にフィ
ードバックする10nFコンデンサとから成り、また、その
非反転入力は設置状態となっている。さらに、該積分回
路はリセットされるまで動作し、積分処理が上記100kHz
入力信号の複数サイクル（本実施例においては15サイク
ル）にわたり実行される。したがって、本実施例の場
合、当該ＩおよびＱの出力値を得るための処理時間は15
0μｓになる。
また、該積分器200のリセット手段はすべてSD5000から
成るFET202、203、204、205である。このうち、FET20
2、203の対は上記演算回路201の入力とディスチャージ
ノード206との間に接続され、それらのゲートにはリセ
ット信号IRESがバッファ207を介して供給される。該バ
ッファ207は、好ましくは、Teledyne社製のTSC427であ
る。また、FET204、205の対は演算回路201の出力とディ
スチャージノード206との間に接続され、同様にIRES信
号によってスイッチ処理される。該IRES信号が真である
場合、FET202、203、204および205はすべてオン状態で
あり、積分コンデンサC29の端子が効果的にショートす
る。該積分コンデンサC29の放電における時定数は約１
μｓであるので、素早く該放電処理が完了する。すなわ
ち、上記各FET対202、203および204、205は十分な電流
キャリヤ容量を与えられているので、該コンデンサC29
に蓄積された電化は速やかに放出される。
成るFET202、203、204、205である。このうち、FET20
2、203の対は上記演算回路201の入力とディスチャージ
ノード206との間に接続され、それらのゲートにはリセ
ット信号IRESがバッファ207を介して供給される。該バ
ッファ207は、好ましくは、Teledyne社製のTSC427であ
る。また、FET204、205の対は演算回路201の出力とディ
スチャージノード206との間に接続され、同様にIRES信
号によってスイッチ処理される。該IRES信号が真である
場合、FET202、203、204および205はすべてオン状態で
あり、積分コンデンサC29の端子が効果的にショートす
る。該積分コンデンサC29の放電における時定数は約１
μｓであるので、素早く該放電処理が完了する。すなわ
ち、上記各FET対202、203および204、205は十分な電流
キャリヤ容量を与えられているので、該コンデンサC29
に蓄積された電化は速やかに放出される。
また、上記積分器200のノード210上の出力は上記A/D変
換器82a（第３図）に供給される同相成分信号Ｉであ
る。同様の構成が、A/D変換器82bに与えられる直交成分
信号Ｑをノード211上に供給するＱチャンネル185につい
て考えられる。
換器82a（第３図）に供給される同相成分信号Ｉであ
る。同様の構成が、A/D変換器82bに与えられる直交成分
信号Ｑをノード211上に供給するＱチャンネル185につい
て考えられる。
第７図は、本実施例において実行されるデータ取得サイ
クルCYCLE1の各タイミングを示すための図である。な
お、同図は、以下の幾つかの説明を加えれば、自明のも
のであると考えられる。まず、データ取得（若しくは計
測）サイクルを仮に180μｓとし、かつ、計測システム
が１秒間の出力当たり5000サンプル提供するものとする
と、各サンプルサイクルの残りの20μｓが、レシーバコ
ントロールユニット22によって、チャンネルおよび周波
数の切り替え等のオーバヘッド演算のために蓄えらえる
ことがわかる。第二に、当該180μｓにつづく処理、す
なわち、SIG Ｉ、SIG Ｑ、REF Ｉ、REF Ｑ信号の出
力ストローブ処理が状態装置B51によって行われるの
で、これらの処理が次の取得サイクルCYCLE2に連続する
ことができる。第三に、IF1に関連する処理が第1IFステ
ージもしくはサブシステム14（第１図）に関与してお
り、決して第2IFサブシステム10とは混同しない。第四
に、PHASE WALK信号を介しての位相ウォーク命令ある
いはPHASE OFFSETを介しての位相オフセットは、それ
ぞれ、3.6゜の位相ウォークに対応する100nsと90゜の位
相オフセットに対応する2.5μｓの時間によって、上記
復調および積分段階のタイミングシフトを効果的にして
いる。（90゜/3.6゜＝25クロックチック、100ns当たり
3.6゜＝2500nsまたは2.5μｓ）また、10μｓの入力信号
サイクルに対して入力信号周波数が100kHzであれば、上
記復調回路80におけるFETによる入力信号の各「サンプ
ル」における2.5μｓ（90゜に対応）のタイミングシフ
トは、10MHz位相基準クロックに対して、サンプリング
における効果的な90゜位相シフトが実現できる。
クルCYCLE1の各タイミングを示すための図である。な
お、同図は、以下の幾つかの説明を加えれば、自明のも
のであると考えられる。まず、データ取得（若しくは計
測）サイクルを仮に180μｓとし、かつ、計測システム
が１秒間の出力当たり5000サンプル提供するものとする
と、各サンプルサイクルの残りの20μｓが、レシーバコ
ントロールユニット22によって、チャンネルおよび周波
数の切り替え等のオーバヘッド演算のために蓄えらえる
ことがわかる。第二に、当該180μｓにつづく処理、す
なわち、SIG Ｉ、SIG Ｑ、REF Ｉ、REF Ｑ信号の出
力ストローブ処理が状態装置B51によって行われるの
で、これらの処理が次の取得サイクルCYCLE2に連続する
ことができる。第三に、IF1に関連する処理が第1IFステ
ージもしくはサブシステム14（第１図）に関与してお
り、決して第2IFサブシステム10とは混同しない。第四
に、PHASE WALK信号を介しての位相ウォーク命令ある
いはPHASE OFFSETを介しての位相オフセットは、それ
ぞれ、3.6゜の位相ウォークに対応する100nsと90゜の位
相オフセットに対応する2.5μｓの時間によって、上記
復調および積分段階のタイミングシフトを効果的にして
いる。（90゜/3.6゜＝25クロックチック、100ns当たり
3.6゜＝2500nsまたは2.5μｓ）また、10μｓの入力信号
サイクルに対して入力信号周波数が100kHzであれば、上
記復調回路80におけるFETによる入力信号の各「サンプ
ル」における2.5μｓ（90゜に対応）のタイミングシフ
トは、10MHz位相基準クロックに対して、サンプリング
における効果的な90゜位相シフトが実現できる。
第８図は、積分器／復調器80の積分処理時に10μｓの時
間間隔でROM171から信号線57上に供給されるタイミング
または制御信号の関係を示す。なお、第７図の180μｓ
の時点では、IP＝IN＝QP＝QN＝０、およびIPS＝INS＝QP
S＝QNS＝１であり、信号「ホールド」モードになってい
る。
間間隔でROM171から信号線57上に供給されるタイミング
または制御信号の関係を示す。なお、第７図の180μｓ
の時点では、IP＝IN＝QP＝QN＝０、およびIPS＝INS＝QP
S＝QNS＝１であり、信号「ホールド」モードになってい
る。
キャリブレーションインプリケーション 上述の回路系においては、第５図の復調器80に供給され
る自己領域設定信号AUTORANGED IFが基準信号とかけ合
わされて、ＩおよびＱの形の復調若しくは基礎帯域デー
タを作成する必要があり、これらのデータはデジタル化
され、さらに処理されて表示される。この復調処理に選
択される基準信号は方形波であり、ROM171（第6C図）か
らの制御信号にしたがって100分割カウンタ142により生
成される。この場合、正弦波基準信号の方が容易ではあ
るが、方形波をリファレンスとして使用した場合、周波
数における疑似効果が高くそれらを容易に除去すること
ができる。
る自己領域設定信号AUTORANGED IFが基準信号とかけ合
わされて、ＩおよびＱの形の復調若しくは基礎帯域デー
タを作成する必要があり、これらのデータはデジタル化
され、さらに処理されて表示される。この復調処理に選
択される基準信号は方形波であり、ROM171（第6C図）か
らの制御信号にしたがって100分割カウンタ142により生
成される。この場合、正弦波基準信号の方が容易ではあ
るが、方形波をリファレンスとして使用した場合、周波
数における疑似効果が高くそれらを容易に除去すること
ができる。
なお、上述の好ましい実施例は信号の同相成分Ｉおよび
直交成分Ｑ（正弦および余弦項）の両方の検出用である
から、互いに90゜位相がずれている、二つの基準方形波
が実際に使用される。原理的には、これらの方形波は第
6C図におけるROM171によって作成されるが、該ROMか
ら、これら二つの基準方形波に直接相当する信号出力は
ない。いいかえれば、これらの直交基準信号の上記復調
器のFETに対する信号線57上のタイミング信号によるタ
イミングにおいて具体的に現出するのである。
直交成分Ｑ（正弦および余弦項）の両方の検出用である
から、互いに90゜位相がずれている、二つの基準方形波
が実際に使用される。原理的には、これらの方形波は第
6C図におけるROM171によって作成されるが、該ROMか
ら、これら二つの基準方形波に直接相当する信号出力は
ない。いいかえれば、これらの直交基準信号の上記復調
器のFETに対する信号線57上のタイミング信号によるタ
イミングにおいて具体的に現出するのである。
次に、これらFETタイミング信号のキャリブレション処
理への応用を説明する。
理への応用を説明する。
上記二つの基準方形波が名目上存在している（ただし、
これらは実際にはROM171から現れていない）が、ROM171
は信号線57上に８種類の信号を出力している。これらの
信号は該二つの基準方形波信号をデコード化したものか
ら成り、オフ状態（IP＝IN＝０）、＋１状態（IP＝１、
IN＝０）および−１状態（IP＝０、IN＝１）を可能にす
る。
これらは実際にはROM171から現れていない）が、ROM171
は信号線57上に８種類の信号を出力している。これらの
信号は該二つの基準方形波信号をデコード化したものか
ら成り、オフ状態（IP＝IN＝０）、＋１状態（IP＝１、
IN＝０）および−１状態（IP＝０、IN＝１）を可能にす
る。
上述のように、ROMアドレス線A0−A6への入力のいくつ
かはカウンタ142からのものであり、時間を指定する。
すなわち、これらの線は100kHzIF入力信号の現在の10μ
ｓサイクル以内にこの時間を特定する。また、該ROM171
は位相オフセットラッチ170から延出する５本の付加的
入力線A7−A11を含む。該ラッチ170はレシーバコントロ
ールユニット22から負荷することが可能である。これら
の信号は基準信号を発生する方法を変更するためのモー
ド入力として作用する。いいかえれば、該モード入力
は、複数の異なる位相オフセットの一つ、特にレシーバ
８全体のキャリブレーションに有効なもの、に対応す
る、基準信号の所定の変化の組み合わせからの選択を可
能にしている。
かはカウンタ142からのものであり、時間を指定する。
すなわち、これらの線は100kHzIF入力信号の現在の10μ
ｓサイクル以内にこの時間を特定する。また、該ROM171
は位相オフセットラッチ170から延出する５本の付加的
入力線A7−A11を含む。該ラッチ170はレシーバコントロ
ールユニット22から負荷することが可能である。これら
の信号は基準信号を発生する方法を変更するためのモー
ド入力として作用する。いいかえれば、該モード入力
は、複数の異なる位相オフセットの一つ、特にレシーバ
８全体のキャリブレーションに有効なもの、に対応す
る、基準信号の所定の変化の組み合わせからの選択を可
能にしている。
該レシーバ８のキャリブレーションは、上記LOユニット
21において生成されかつコントロールユニット22により
制御されるキャリブレーション基準信号の計測と、上記
自己領域設定回路75の可変ゲイン増幅器72における種々
の切り替え可能なゲインステージの当該基準信号による
影響の調査とを必要とする。また、キャリブレーション
時には、該基準信号がIFプロセッサユニット20の信号チ
ャンネルおよび基準チャンネルの両方に対比される。こ
れは、これら両方のチャンネルをキャリブレーション処
理することが必要だからである。
21において生成されかつコントロールユニット22により
制御されるキャリブレーション基準信号の計測と、上記
自己領域設定回路75の可変ゲイン増幅器72における種々
の切り替え可能なゲインステージの当該基準信号による
影響の調査とを必要とする。また、キャリブレーション
時には、該基準信号がIFプロセッサユニット20の信号チ
ャンネルおよび基準チャンネルの両方に対比される。こ
れは、これら両方のチャンネルをキャリブレーション処
理することが必要だからである。
該キャリブレーション信号はフルスケール基準信号であ
り、また、任意に割り当てられたレシーバの0dB「フル
スケール」値であり、約−20dBmの入力レベルに相当す
る。さらに、該信号の位相も計測される。その後、信号
チャンネルおよび基準チャンネルの同相成分Ｉおよび直
交成分Ｑが計測される。次いで、該計測値は行列式に当
てはめられ、該行列式がレシーバコントロールユニット
22によって計算されて、補正用行列式が得られる。さら
に、該基準チャンネル若しくは信号チャンネルのいずれ
かにおける次のＩおよびＱの値が入力されると、それら
は、レシーバコントロールユニット22内のマイクロプロ
セッサ（図示せず）により、上記補正用行列式とかけ合
わされて補正された値が得られる。
り、また、任意に割り当てられたレシーバの0dB「フル
スケール」値であり、約−20dBmの入力レベルに相当す
る。さらに、該信号の位相も計測される。その後、信号
チャンネルおよび基準チャンネルの同相成分Ｉおよび直
交成分Ｑが計測される。次いで、該計測値は行列式に当
てはめられ、該行列式がレシーバコントロールユニット
22によって計算されて、補正用行列式が得られる。さら
に、該基準チャンネル若しくは信号チャンネルのいずれ
かにおける次のＩおよびＱの値が入力されると、それら
は、レシーバコントロールユニット22内のマイクロプロ
セッサ（図示せず）により、上記補正用行列式とかけ合
わされて補正された値が得られる。
この方法によって、ゲインエラーおよび直交性エラーの
二つが補正できる。オフセットエラーもまたレシーバチ
ャンネルの同相または直交出力に加える固定値によって
補正することができる。ゲインおよび直交性エラーはと
もに同相および直交基準信号の相互間の正確な90゜の位
相ずれからの誤差、若しくは、上記復調器回路12a、12b
の間における同相および直交信号側における位相ずれに
よるものである。
二つが補正できる。オフセットエラーもまたレシーバチ
ャンネルの同相または直交出力に加える固定値によって
補正することができる。ゲインおよび直交性エラーはと
もに同相および直交基準信号の相互間の正確な90゜の位
相ずれからの誤差、若しくは、上記復調器回路12a、12b
の間における同相および直交信号側における位相ずれに
よるものである。
すなわち、上述のRFレシーバのキャリブレーションの方
法は、正確な90゜位相シフタを必要としないこと、ドッ
プラー周波数発生器を必要としないこと、さらに、FFT
により補正値を求める必要がないことにおいて、上記チ
ャーチル他の米国特許第3950750号に記載されるような
従来のシステムを改良することができる。また、このよ
うな従来技術によるレシーバのキャリブレーションにお
いては、直交性エラー成分を得るために、ある種のキャ
リブレーション基準信号を90゜シフトする必要があっ
た。しかしながら、本発明者らは、上記ROM171からの信
号のタイミングを制御することによって、復調器12にお
ける基準信号の位相をシフトすることが効果的であるこ
とを発見した。すなわち、該ROMが復調器のFFTのスイッ
チング信号を得るために10MHzクロック（クロック単位
当たり100ns）でクロック処理されているため、そし
て、入力信号の各サイクルが事実上10μｓであるため
に、単に信号線57上のFFTスイッチング若しくはタイミ
ング信号の発生を上記100分割カウンタ142における所定
のカウント値になるまで延期するだけで、「基準」信号
の複数の所定の効果的な「位相シフト」を実現すること
が可能になる。
法は、正確な90゜位相シフタを必要としないこと、ドッ
プラー周波数発生器を必要としないこと、さらに、FFT
により補正値を求める必要がないことにおいて、上記チ
ャーチル他の米国特許第3950750号に記載されるような
従来のシステムを改良することができる。また、このよ
うな従来技術によるレシーバのキャリブレーションにお
いては、直交性エラー成分を得るために、ある種のキャ
リブレーション基準信号を90゜シフトする必要があっ
た。しかしながら、本発明者らは、上記ROM171からの信
号のタイミングを制御することによって、復調器12にお
ける基準信号の位相をシフトすることが効果的であるこ
とを発見した。すなわち、該ROMが復調器のFFTのスイッ
チング信号を得るために10MHzクロック（クロック単位
当たり100ns）でクロック処理されているため、そし
て、入力信号の各サイクルが事実上10μｓであるため
に、単に信号線57上のFFTスイッチング若しくはタイミ
ング信号の発生を上記100分割カウンタ142における所定
のカウント値になるまで延期するだけで、「基準」信号
の複数の所定の効果的な「位相シフト」を実現すること
が可能になる。
したがって、上記位相オフセットラッチ170に蓄積され
た位相オフセット信号が所定の複数の位相シフトのうち
の好適な一つに対応する遅延時間の間に、該ROM171から
供給されるFETタイミング信号の発生において所定のシ
フトを備える。すなわち、キャリブレーションの時に、
該ROM171は４種の所定の位相オフセット、すなわち０
゜、90゜、180゜および270゜のオフセット段階を経る
（もちろん、該段階数は４に限らないことは明らかに理
解されると考える）。その後、上記信号および基準チャ
ンネルの両方のＩおよびＱにおける信号の計測結果が、
既知のすべてのエラー項目を補正するための行列式に組
み合わされる。
た位相オフセット信号が所定の複数の位相シフトのうち
の好適な一つに対応する遅延時間の間に、該ROM171から
供給されるFETタイミング信号の発生において所定のシ
フトを備える。すなわち、キャリブレーションの時に、
該ROM171は４種の所定の位相オフセット、すなわち０
゜、90゜、180゜および270゜のオフセット段階を経る
（もちろん、該段階数は４に限らないことは明らかに理
解されると考える）。その後、上記信号および基準チャ
ンネルの両方のＩおよびＱにおける信号の計測結果が、
既知のすべてのエラー項目を補正するための行列式に組
み合わされる。
上記の点を考慮しながら、該キャリブレーションの計算
処理を以下にのべる。なお、本実施例においては、３種
類のキャリブレーション補正が行われる。すなわち、オ
フセット、直交性およびゲインに関する補正である。ま
ず、オフセット補正をするために、Ｎ個の対称配置フェ
ーザ値（例えば４個）が備えられる。該フェーザ値は、
チャンネルオフセット回数Ｎに関係なく相殺する。該チ
ャンネルオフセットはフェーザ量であり、上記ゲインお
よび直交性補正用行列式が適用される前に元のデータか
ら差し引かれる。すなわち、この場合、レシーバコント
ロールユニット22におけるマイクロプロセッサ（図示せ
ず）は以下に示すような２×２の行列式を計算する。
処理を以下にのべる。なお、本実施例においては、３種
類のキャリブレーション補正が行われる。すなわち、オ
フセット、直交性およびゲインに関する補正である。ま
ず、オフセット補正をするために、Ｎ個の対称配置フェ
ーザ値（例えば４個）が備えられる。該フェーザ値は、
チャンネルオフセット回数Ｎに関係なく相殺する。該チ
ャンネルオフセットはフェーザ量であり、上記ゲインお
よび直交性補正用行列式が適用される前に元のデータか
ら差し引かれる。すなわち、この場合、レシーバコント
ロールユニット22におけるマイクロプロセッサ（図示せ
ず）は以下に示すような２×２の行列式を計算する。
式中の下付文字は上記０゜、90゜、180゜および270゜の
４種の位相オフセットコードをそれぞれ示す。上式にお
ける各項は２進数（2k、ｋ＝１〜11）の和である。当該
和算装置はそれ以降の計算を最小化するために、最初に
行われることが最も望ましい。
４種の位相オフセットコードをそれぞれ示す。上式にお
ける各項は２進数（2k、ｋ＝１〜11）の和である。当該
和算装置はそれ以降の計算を最小化するために、最初に
行われることが最も望ましい。
次に、評価される最初のゲイン設定はいわゆる「フルス
ケール」設定である。なお、該フルスケールとは以下の
条件下に定義される。
ケール」設定である。なお、該フルスケールとは以下の
条件下に定義される。
（１）キャリブレーションリファレンス：オン （２）減衰器：オフ （３）第1IFステージゲイン（24dB）：オン （４）第2IFステージゲイン（０−24dB）：最小 なお、該第2IFステージゲインは上記可変ゲイン増幅器7
2に相当し、上記GSTUFF信号によって「強制的に」所定
のゲイン設定を行う義務をおう。
2に相当し、上記GSTUFF信号によって「強制的に」所定
のゲイン設定を行う義務をおう。
ハードウエアのアライメント処理によって、上述の条件
下に上記A/D変換器82がほとんど（完全ではないが）飽
和するので、オフセットおよび直交性の計測が容易にな
る。
下に上記A/D変換器82がほとんど（完全ではないが）飽
和するので、オフセットおよび直交性の計測が容易にな
る。
なお、該ゲインおよび直交性の計測を他の可能な設定条
件において行うと、処理がより複雑になる。第一に、各
ゲインレベルについて適当な減衰器の設定条件を決定し
なければならない。このことは、まずゲインの設定値を
所望のレベルに決め、ついでA/D変換器82のいずれも飽
和させないような減衰器の最小の設定値を選択すること
によって行われる。この場合、利用できる減衰器の設定
範囲が限られているので、ゲインの構成によっては直接
計測することができないこともある。ただし、以下に示
すものは計測可能のものである。
件において行うと、処理がより複雑になる。第一に、各
ゲインレベルについて適当な減衰器の設定条件を決定し
なければならない。このことは、まずゲインの設定値を
所望のレベルに決め、ついでA/D変換器82のいずれも飽
和させないような減衰器の最小の設定値を選択すること
によって行われる。この場合、利用できる減衰器の設定
範囲が限られているので、ゲインの構成によっては直接
計測することができないこともある。ただし、以下に示
すものは計測可能のものである。
上記GAIN CODEは状態レジスタ163に蓄積される状態コ
ードである。一方、第1IFゲイン（第１図における第1IF
サブシステム14について）の状態は信号IF1 SIG GAIN
およびIF1 REF GAINによって指示される。また、第2I
Fゲインコードは、可変ゲイン増幅器72におけるゲイン
の０−24dBを示す３ビット（000−100）値である。さら
に、「次の」コードとは、２個のゲインコードにおける
ゲイン比を得るために同一の減衰器設定条件が計測され
る場合のゲインコードである。
ードである。一方、第1IFゲイン（第１図における第1IF
サブシステム14について）の状態は信号IF1 SIG GAIN
およびIF1 REF GAINによって指示される。また、第2I
Fゲインコードは、可変ゲイン増幅器72におけるゲイン
の０−24dBを示す３ビット（000−100）値である。さら
に、「次の」コードとは、２個のゲインコードにおける
ゲイン比を得るために同一の減衰器設定条件が計測され
る場合のゲインコードである。
そこで、該ゲイン比は行列により計算して、位相シフト
とその大きさの変化とを求める。
とその大きさの変化とを求める。
この行列は、２×２行列で表され、入力値（オフセット
補正をした）を上記基準位相およびA/D変換フルスケー
ルを基にして、直交性およびゲイン補正フェーザ値に変
換する。
補正をした）を上記基準位相およびA/D変換フルスケー
ルを基にして、直交性およびゲイン補正フェーザ値に変
換する。
上記ゲイン設定のためのゲインコード行列は以下のよう
になる。
になる。
ここで、ＩおよびＱは、行列が現在生じているゲインコ
ード「ｇ」において採択された計測値であり、ｉおよび
ｑは「次の」ゲインコードにおける減衰器の同一設定下
に採択された計算値を示す。
ード「ｇ」において採択された計測値であり、ｉおよび
ｑは「次の」ゲインコードにおける減衰器の同一設定下
に採択された計算値を示す。
したがって、任意のゲインコードの全体補正行列（Cg）
はこれらの行列の積として表せ、すべての関係するゲイ
ン段階にわたって表現するために、「次の」コードから
「次の」コードへと継続している。以下に示すこれら行
列の掛け合わせにおけるシーケンスは重要な意味をも
つ。
はこれらの行列の積として表せ、すべての関係するゲイ
ン段階にわたって表現するために、「次の」コードから
「次の」コードへと継続している。以下に示すこれら行
列の掛け合わせにおけるシーケンスは重要な意味をも
つ。
C1＝直接計測される（上記参照） C3＝C1 ＊c3 C5＝C1 ＊c3 ＊c5 C7＝C1 ＊c3 ＊c5 ＊c7 C9＝C1 ＊c3 ＊c5 ＊c7 ＊c9 C8＝C1 ＊c8 C6＝C1 ＊c8 ＊c9 -1 C4＝C1 ＊c8 ＊c9 −１＊c7 -1 C2＝C1 ＊c8 ＊c9 −１＊c7 −１＊c5 -1 C0＝C1 ＊c8 ＊c9 −１＊c7 −１＊c5 −１＊C3 -1 ここで、上記の逆行列は、これらゲインコード行列から
求めるのではなく、元のデータから直接計算する。以下
は、当該ゲインコードの逆行列を示す式である。
求めるのではなく、元のデータから直接計算する。以下
は、当該ゲインコードの逆行列を示す式である。
上記の如く、この式においても、ＩおよびＱは、行列が
現在生じているゲインコード「ｇ」において採択された
計測値であり、ｉおよびｑは「次の」ゲインコードにお
ける減衰器の同一設定下に採択された計測値を示す。
現在生じているゲインコード「ｇ」において採択された
計測値であり、ｉおよびｑは「次の」ゲインコードにお
ける減衰器の同一設定下に採択された計測値を示す。
この場合、キャリブレーション基準信号のフルスケール
は計測システムの所定のフルスケールに対応していても
いなくてもよいが、上記の数学的処理の目的から、該キ
ャリブレーション基準信号のフルスケールは当該計測シ
ステムの所定のフルスケールよりも小さい約24dBに対応
している。なお、該キャリブレーション基準信号のレベ
ルは広範囲に変更可能であるが、キャリブレーション処
理におけるノイズ効果を最小にするために、当該計測シ
ステムのフルスケールと同一にすることが好ましい。
は計測システムの所定のフルスケールに対応していても
いなくてもよいが、上記の数学的処理の目的から、該キ
ャリブレーション基準信号のフルスケールは当該計測シ
ステムの所定のフルスケールよりも小さい約24dBに対応
している。なお、該キャリブレーション基準信号のレベ
ルは広範囲に変更可能であるが、キャリブレーション処
理におけるノイズ効果を最小にするために、当該計測シ
ステムのフルスケールと同一にすることが好ましい。
なお、上記実施例は本発明を例示するためのものであ
り、当業者においては、以下の特許請求の範囲およびそ
の精神から逸脱することなく、他の変形もしくは変更を
案出することは容易である。
り、当業者においては、以下の特許請求の範囲およびそ
の精神から逸脱することなく、他の変形もしくは変更を
案出することは容易である。
Claims (51)
- 【請求項１】所定周波数を有する入力信号に対応して作
動し、変換サイクルの間に該入力信号を同位相出力信号
と直交位相出力信号とに変換する複素信号検出回路にお
いて、 入力信号の所定周波数よりもｎ倍高い周波数を有するク
ロック信号を供給するクロック手段と、 前記クロック信号および入力信号を位相クロックするロ
ック手段と、 前記クロック信号のサイクルをｎを基準にしてカウント
し、かつ、前記入力信号の１サイクルに相当する時間を
分割するカウント信号を供給するカウンタ手段と、 前記カウント信号に対応して作動し、同位相タイミング
信号と直交位相タイミング信号とを供給するメモリ手段
であって、前記直交位相タイミング信号が前記同位相タ
イミング信号に対して前記変換処理の間直交しているメ
モリ手段と、 前記同位相タイミング信号に対応して作動し、前記入力
信号と反転入力信号とのスイッチングによってＩ信号サ
ンプルを供給する第１スイッチング回路と、 前記入力信号の所定数の周期にわたり前記Ｉ信号サンプ
ルを積分することによって、前記同位相出力信号を供給
する第１積分手段と、 前記直交位相タイミング信号に対応して作動し、前記入
力信号と反転入力信号とのスイッチングによってＱ信号
サンプルを供給する第２スイッチング回路と、 前記入力信号の所定数の周期にわたり前記Ｑ信号サンプ
ルを積分することによって、前記直交位相出力信号を供
給する第２積分手段と、 から成ることを特徴とする改良された複素信号検出回
路。 - 【請求項２】さらに、前記第１積分手段と前記第２積分
手段とを前記変換サイクルの終結時にリセットするリセ
ット手段とから成ることを特徴とする請求項１に記載の
改良された複素信号検出回路。 - 【請求項３】さらに、前記同位相タイミング信号と前記
直交位相タイミング信号とを前記クロック信号に同期
し、同期化同位相タイミング信号と同期化直交位相タイ
ミング信号とを供給する同期手段から成ることを特徴と
する請求項１に記載の改良された複素信号検出回路。 - 【請求項４】前記同期手段が、入力として前記同位相タ
イミング信号と直交位相タイミング信号とを有し、出力
として前記同期化同位相タイミング信号と同期化直交位
相タイミング信号とを有し、かつ、前記クロック信号の
終点時に呼応して該入力を該出力に切替えるラッチ回路
から成ることを特徴とする請求項３に記載の改良された
複素信号検出回路。 - 【請求項５】前記メモリ手段がリードオンリーメモリ
（ROM）から成ることを特徴とする請求項１に記載の改
良された複素信号検出回路。 - 【請求項６】前記ｎが少なくとも100であることを特徴
とする請求項１に記載の改良された複素信号検出回路。 - 【請求項７】前記第１スイッチング回路および前記第２
スイッチング回路が、 前記入力信号をバッファ処理する単一ゲインバッファ
と、 前記反転入力信号を供給する単一ゲイン反転回路と、 前記積分手段の入力ノードに前記入力信号をスイッチン
グする正のスイッチングFETであって、前記積分手段の
入力ノードが前記第１スイッチング回路のＩ信号サンプ
ルと前記第２スイッチング回路のＱ信号サンプルとに対
応しているFETと、 前記積分手段の入力ノードに前記反転入力信号をスイッ
チングする負のスイッチングFETと、 前記負のスイッチングFETの動作時に前記入力信号を接
地状態にスイッチングする正のシャントFETと、 前記正のスイッチングFETの動作時に前記反転入力信号
を接地状態にスイッチングする負のシャントFETとから
成り、さらに、 前記FETの各々が前記第１スイッチング回路の同位相タ
イミング信号と前記第２スイッチング回路の直交位相タ
イミング信号とによってオン−オフ動作をすることを特
徴とする請求項１に記載の改良された複素信号検出回
路。 - 【請求項８】前記第１積分手段および第２積分手段が、 出力端子と反転入力端子との間に接続された積分コンデ
ンサを有する演算増幅器と、 前記反転入力端子に接続されたＩまたはＱサンプルおよ
び前記非反転入力端子に接続された接地部とから成るこ
とを特徴とする請求項１に記載の改良された複素信号検
出回路。 - 【請求項９】前記リセット手段が前記積分コンデンサの
両端子間に接続された少なくとも１個のFETから成り、
該FETがリセット信号に呼応して作動し、該積分コンデ
ンサを放電することと、 前記メモリ手段が前記入力信号の所定数の周期の終結点
に前記リセット信号を供給することを特徴とする請求項
８に記載の改良された複素信号検出回路。 - 【請求項１０】さらに、前記同位相および直交位相出力
信号をキャリブレーション処理するキャリブレーション
手段から成り、該キャリブレーション手段が、 前記クロック信号に対して既知の大きさおよび既知の位
相を有するキャリブレーション信号を供給するキャリブ
レーション信号手段と、 前記キャリブレーション信号に対して所望の効果的な位
相シフトに相当する所定の位相オフセットを蓄積する位
相オフセット信号蓄積手段とから成り、 前記メモリ手段が、前記カウント信号と前記位相オフセ
ット信号蓄積手段に蓄積された前記所定の位相オフセッ
トとに対応して作動し、位相シフト同位相タイミング信
号と位相シフト直交位相タイミング信号とを発生し、そ
の結果、 前記同位相出力信号と直交位相出力信号とが前記位相シ
フト同位相タイミング信号と位相シフト直交位相タイミ
ング信号とに対応して出力されることによって、前記キ
ャリブレーション信号における実際の位相シフト処理な
しに該キャリブレーション信号の効果的な位相シフトを
生ぜしめることを特徴とする請求項１に記載の改良され
た複素信号検出回路。 - 【請求項１１】さらに、キャリブレーションサイクルの
間に複数の前記所定位相オフセットを供給して、一組の
所定位相オフセットに対して一組の同位相および直交位
相値を発生する手段と、 前記一組の同位相および直交位相値に対応して動作し、
前記同位相出力信号および前記直交位相出力信号の補正
に使用される補正値を算出する演算手段とから成ること
を特徴とする請求項10に記載の改良された複素信号検出
回路。 - 【請求項１２】前記複数の所定位相オフセットが０゜、
90゜、180゜および270゜から成ることを特徴とする請求
項11に記載の改良された複素信号検出回路。 - 【請求項１３】さらに、前記同位相出力信号および直交
位相出力信号に、位相ウォーク命令に呼応する所定の角
度インクリメント量だけ位相シフトさせるように動作す
る位相ウォーキング手段から成ることを特徴とする請求
項１に記載の改良された複素信号検出回路。 - 【請求項１４】前記位相ウォーキング手段が、前記カウ
ンタ手段に前記クロック信号の１サイクル間カウントを
禁止するゲートから成り、これによって、前記同位相タ
イミング信号および前記直交位相タイミング信号の発生
を、前記各変換サイクルの間に、１クロックサイクルに
相当する量だけ効果的にシフトすることを特徴とする請
求項13に記載の複素信号検出回路。 - 【請求項１５】入力信号の増幅処理のための複数の所定
ゲインステージの一つを選択する自己領域設定回路にお
いて、 前記入力信号を受取りバッファ処理する入力バッファ手
段と、 前記入力信号のデジタル信号サンプルを供給するアナロ
グ−デジタル（A/D）変換手段と、 所定数の累積サイクルのタイミング処理をするタイミン
グ手段と、 前記入力信号のデジタル信号サンプルと累積された入力
信号値とに対応して動作し、前記累積サイクルの各々に
対して、該デジタル信号サンプルの絶対値および前の累
積サイクルから得られた累積された入力信号値の合計を
出力として供給するメモリ手段と、 前記メモリ手段から得られた合計値を次の累積サイクル
の累積された入力信号値として蓄積する蓄積手段と、 前記累積サイクルの前記所定数後の累積入力信号値に対
応して動作し、ゲイン選択信号を供給するプログラムロ
ジック手段と、 前記ゲイン選択信号に対応して動作し、前記入力信号の
増幅処理のための複数の所定ゲインステージの一つを選
択することにより、ゲイン領域設定された出力信号を供
給する選択的可変ゲイン増幅器とから成ること特徴とす
る改良された自己領域設定回路。 - 【請求項１６】前記A/D変換器がフラッシュ変換器であ
ることを特徴とする請求項15に記載の改良された自己領
域設定回路。 - 【請求項１７】前記メモリ手段がリードオンリーメモリ
（ROM）から成ることを特徴とする請求項15に記載の自
己領域設定回路。 - 【請求項１８】前記入力信号が所定周波数よりも低いも
のであり、かつ、前記所定数の累積サイクルが該所定周
波数の１周期よりも短い区間に相当することを特徴とす
る請求項15に記載の改良された自己領域設定回路。 - 【請求項１９】前記所定周波数が約100kHzであり、前記
所定数の累積サイクルが少なくとも50であることを特徴
とする請求項18に記載の改良された自己領域設定回路。 - 【請求項２０】さらに、前記入力信号の周波数に相当す
る周波数のサイクル間に、前記ゲイン領域設定された出
力信号をさらに処理する信号処理手段から成り、かつ、
自己領域設定回路が、該信号処理手段の各サイクルに先
立って、該ゲイン領域設定された出力信号を供給するべ
く動作することを特徴とする請求項15に記載の改良され
た自己領域設定回路。 - 【請求項２１】前記信号処理手段が、前記ゲイン領域設
定された出力信号の各サイクルに対応する同位相および
直交位相信号を供給する複素信号手段と、該同位相およ
び直交位相信号をデジタル化するアナログ−デジタル変
換手段とから成り、さらに、 前記自己領域設定回路が該信号処理手段の各サイクルに
先立って動作することを特徴とする請求項20に記載の改
良された自己領域設定回路。 - 【請求項２２】入力信号に呼応して同位相および直交位
相出力信号を供給する複素信号検出手段をキャリブレー
ションする方法において、 キャリブレーション命令に呼応して、キャリブレーショ
ン基準信号を発生する段階と、 前記キャリブレーション基準信号を前記入力信号として
前記複素信号検出手段に供給する段階と、 前記複素信号検出手段に前記入力信号を同位相出力信号
と直交位相出力信号とに変換させるためのタイミング信
号を発生する段階と、 前記キャリブレーション命令に呼応して、前記キャリブ
レーション基準信号に対する所定の位相オフセットに対
応する位相オフセット信号を供給する段階と、 前記位相オフセット信号に呼応して、前記複素信号検出
手段への前記タイミング信号のタイミングを変更して、
該複素信号検出手段が、前記所定の位相オフセットに相
当する量だけ位相シフトされた位相オフセット同位相出
力信号および位相オフセット直交位相出力信号を供給す
るようにする段階と、 前記位相オフセット同位相および位相オフセット直交位
相出力信号を演算装置に供給する段階と、 前記位相オフセット同位相および位相オフセット直交位
相出力信号に呼応して、前記複素信号検出手段における
ゲインおよび直交性についてのキャリブレーション補正
を計算する段階とから成ることを特徴とする方法。 - 【請求項２３】前記位相オフセット信号を供給する段階
が、単一のキャリブレーションの間に引き続いて、一組
の位相オフセット信号を供給する段階から成り、かつ、
該位相オフセット信号の組における各信号が前記キャリ
ブレーション基準信号に対する異なる所定の位相オフセ
ットに対応していることを特徴とする請求項22に記載の
方法。 - 【請求項２４】前記方法が無線周波数（RF）レシーバ内
で実行されることを特徴とする請求項22に記載の方法。 - 【請求項２５】前記RFレシーバがローカルオシレータ
（LO）ステージと中間周波数（IF）ステージとを含み、
かつ、前記複素信号検出手段が該IFステージに付設され
ていることを特徴とする請求項24に記載の方法。 - 【請求項２６】前記LOステージが前記キャリブレーショ
ン基準信号を供給することを特徴とする請求項25に記載
の方法。 - 【請求項２７】前記キャリブレーション基準信号が前記
LOステージ内のタイミング基準オシレータに対して位相
ロックされることにより位相基準が設定されることを特
徴とする請求項26に記載の方法。 - 【請求項２８】前記RFレシーバが、計測信号チャンネル
と基準信号チャンネルとを含む計測レシーバであり、前
記方法が該計測信号チャンネルと基準信号チャンネルの
両方において実行され、さらに、前記キャリブレーショ
ン基準信号が該計測信号チャンネルと基準信号チャンネ
ルの両方に供給されることを特徴とする請求項25に記載
の方法。 - 【請求項２９】前記複素信号検出手段がFETスイッチ復
調器から成り、前記複素信号検出手段へのタイミング信
号が該復調器における複数のFETをスイッチングする信
号から成り、さらに、前記タイミング信号のタイミング
を変更する段階が該FETをスイッチングする信号のタイ
ミングを変更することにより、該複素信号検出手段が、
あたかも前記キャリブレーション基準信号における位相
オフセットが存在する如く、動作するようにすることを
特徴とする請求項22に記載の方法。 - 【請求項３０】前記複素信号検出手段へのタイミング信
号を発生する段階と、該タイミング信号のタイミングを
変更する段階とが、 高精度時間クロック信号を供給する段階と、 前記クロック信号の発生をカウントするカウンタを供給
する段階と、 自己のアドレス線のいくつかを介して、前記カウンタの
状態に対応して動作し、メモリの第１の部分から前記FE
Tにタイミング信号を発生するリードオンリーメモリ（R
OM）を供給する段階と、 前記位相オフセット信号を前記ROMの他のアドレス線へ
他の入力として供給する段階と、 前記位相オフセット信号に呼応して、前記ROMにおける
メモリの第２の部分から前記FETに変更されたタイミン
グ信号を供給する段階とから成り、その結果、 前記ROMに与えられた任意の位相オフセット信号に対し
て、前記変更されたタイミング信号が前記キャリブレー
ション基準信号の効果的な位相シフトを表すことを特徴
とする請求項29に記載の方法。 - 【請求項３１】入力信号に呼応して同位相および直交位
相出力信号を供給する複素信号検出手段のキャリブレー
ションをおこなう装置において、 キャリブレーション命令に応じて、キャリブレーション
基準信号を発生する手段と、 前記キャリブレーション基準信号を前記複素信号検出手
段への入力信号として供給する手段と、 前記複素信号検出手段に前記入力信号を同位相出力信号
と直交位相出力信号とに変換させるためのタイミング信
号を発生するタイミング信号手段と、 前記キャリブレーション命令に応じて、前記キャリブレ
ーション基準信号についての所定の位相オフセットに対
応する位相オフセット信号を供給する位相オフセット信
号手段と、 前記位相オフセット信号に応じて、前記複素信号検出手
段への前記タイミング信号のタイミングを変更して、該
複素信号検出手段が、前記所定の位相オフセットに相当
する量だけ位相シフトされた位相オフセット同位相出力
信号および位相オフセット直交位相出力信号を供給する
ようにするタイミング信号変更手段と、 前記位相オフセット同位相および位相オフセット直交位
相出力信号を演算装置に供給する手段と、 前記位相オフセット同位相および位相オフセット直交位
相出力信号に呼応して、前記複素信号検出手段における
ゲインおよび直交性についてのキャリブレーション補正
を計算する手段とから成ることを特徴とするキャリブレ
ーション装置。 - 【請求項３２】前記位相オフセット信号手段が、単一の
キャリブレーションの間に引き続いて、一組の位相オフ
セット信号を供給する手段から成り、かつ、該位相オフ
セット信号の組における各信号が前記キャリブレーショ
ン基準信号に対する異なる所定の位相オフセットに対応
していることを特徴とする請求項31に記載のキャリブレ
ーション装置。 - 【請求項３３】前記装置が無線周波数（RF）レシーバ内
で使用されることを特徴とする請求項31に記載のキャリ
ブレーション装置。 - 【請求項３４】前記RFレシーバがローカルオシレータ
（LO）ステージと中間周波数（IF）ステージとを含み、
かつ、前記複素信号検出手段が該IFステージに付設され
ていることを特徴とする請求項33に記載のキャリブレー
ション装置。 - 【請求項３５】前記LOステージが前記キャリブレーショ
ン基準信号を供給することを特徴とする請求項34に記載
のキャリブレーション装置。 - 【請求項３６】前記RFレシーバが、計測信号チャンネル
と基準信号チャンネルとを含む計測レシーバであり、前
記キャリブレーション装置が該計測信号チャンネルと基
準信号チャンネルの両方において使用され、さらに、前
記キャリブレーション基準信号が該計測信号チャンネル
と基準信号チャンネルの両方に供給されることを特徴と
する請求項24に記載のキャリブレーション装置。 - 【請求項３７】前記複素信号検出手段がFETスイッチ復
調器から成り、前記複素信号検出手段へのタイミング信
号が該復調器における複数のFETをスイッチングする信
号から成り、さらに、前記タイミング信号変更手段が該
FETをスイッチングする信号のタイミングを変更する手
段から成ることにより、あたかも前記キャリブレーショ
ン基準信号における位相オフセットが存在する如く、該
複素信号検出手段が動作することを特徴とする請求項31
に記載のキャリブレーション装置。 - 【請求項３８】前記タイミング信号手段と前記タイミン
グ信号変更手段とが、 高精度時間クロック信号を供給する手段と、 前記クロック信号の発生をカウントする手段と、 自己のアドレス線のいくつかを介して、前記カウント手
段の状態に対応して動作し、メモリの第１の部分から前
記タイミング信号を発生するリードオンリーメモリ（RO
M）と、 前記位相オフセット信号を前記ROMの他のアドレス線へ
他の入力として供給する手段とから成り、 前記ROMが前記位相オフセット信号に呼応して、該ROMに
おけるメモリの第２の部分から変更されたタイミング信
号を供給し、その結果、 前記ROMに与えられた任意の位相オフセット信号に対し
て、前記変更されたタイミング信号が前記キャリブレー
ション基準信号の効果的な位相シフトを表すことを特徴
とする請求項31に記載のキャリブレーション装置。 - 【請求項３９】前記複素信号検出手段がFETスイッチ転
流復調器から成り、前記タイミング信号および前記変更
されたタイミング信号が連続的に複数のFETをスイッチ
ングして前記同位相および直交位相出力信号を発生する
ための信号から成ることを特徴とする請求項38に記載の
キャリブレーション装置。 - 【請求項４０】さらに、前記ROMの出力に接続され、前
記FETのスイッチング処理のための接続に先立って、前
記タイミング信号と前記変更されたタイミング信号とを
前記クロック信号に同期させるデスキュー手段から成る
ことを特徴とする請求項39に記載のキャリブレーション
装置。 - 【請求項４１】入力信号に呼応して同位相および直交位
相出力信号を供給する複素信号検出手段のキャリブレー
ションをおこなう装置において、 高精度時間クロック信号を供給する手段と、 前記クロック信号の発生をカウントするカウンタと、 自己のアドレス線のいくつかを介して前記カウンタの状
態に応じて動作し、メモリの第１の部分からタイミング
信号を発生するリードオンリーメモリ（ROM）と、 キャリブレーション命令に応じてキャリブレーション基
準信号を発生する手段と、 前記キャリブレーション基準信号を前記入力信号として
前記複素信号検出手段に供給する手段と、 前記キャリブレーション命令に応じて位相オフセット信
号を前記ROMの他のアドレス線に他の入力信号として供
給する位相オフセット信号手段であって、前記同位相オ
フセット信号が前記キャリブレーション基準信号の所定
の位相オフセットに対応する位相オフセット信号手段
と、 前記位相オフセット信号に応じて該ROMにおけるメモリ
の第２の部分から前記変更タイミング信号を供給する前
記ROMと、 前記タイミング信号と前記ROMからの変更されたタイミ
ング信号とを前記高精度時間クロック信号に同期する手
段と、 前記同期手段によって同期されたタイミング信号に応じ
て前記入力信号を同位相および直交位相出力信号に変換
し、かつ、該同期手段によって同期された変更タイミン
グ信号に応じて該入力信号を、所定位相オフセットに相
当する量だけ位相シフトされた、位相オフセット同位相
および位相オフセット直交位相出力信号に変換するスイ
ッチング手段と、 前記同位相および直交位相出力信号と前記位相シフト同
位相および位相シフト直交位相出力信号とをデジタル同
位相およびデジタル直交位相出力信号とデジタル位相シ
フト同位相およびデジタル位相シフト直交位相出力信号
とに変換するデジタル−アナログ（D/A）変換手段と、 前記デジタル同位相およびデジタル直交位相出力信号と
デジタル位相オフセット同位相およびデジタル位相オフ
セット直交位相出力信号とを演算手段に供給する手段
と、 前記デジタル同位相およびデジタル直交位相出力信号と
デジタル位相オフセット同位相およびデジタル位相オフ
セット直交位相出力信号とに応じて、該デジタル同位相
および直交位相出力信号とデジタル位相オフセット同位
相および直交位相出力信号に対応する前記スイッチング
手段によって供給される信号についてのゲインおよび直
交性のキャリブレーション補正を演算する手段とから成
り、 これによって、前記ROMに与えられた任意の位相オフセ
ット信号に対して、前記変更タイミング信号が前記キャ
リブレーション基準信号の効果的な位相シフトを表すこ
とを特徴とする方法。 - 【請求項４２】前記方法がローカルオシレータ（LO）ス
テージを含むRFレシーバ内で実行され、前記キャリブレ
ーション基準信号が該LOステージに付設されるタイミン
グ基準オシレータに対して位相ロックされることによ
り、位相基準が供給されることを特徴とする請求項41に
記載のキャリブレーションの方法。 - 【請求項４３】所定の周波数および広域のダイナミック
レンジを有する入力信号に応じて動作し、該入力信号に
対応する同位相出力信号と直交位相出力信号とを供給す
る信号処理回路において、 前記入力信号に対する増幅における複数の所定ゲインス
テージの一つを選択し、かつ、ゲイン領域設定された出
力信号を供給する自己領域設定手段と、 前記ゲイン領域設定された出力信号を、変換サイクル時
に、同位相出力信号と直交位相出力信号とに変換する複
素信号検出回路と、 キャリブレーションサイクル時に供給されたキャリブレ
ーション入力信号に応じてキャリブレーション補正信号
を、該キャリブレーション補正信号を前記同位相出力信
号と直交位相出力信号との補正のために使用する装置に
供給するキャリブレーション信号手段とから成ることを
特徴とする回路。 - 【請求項４４】さらに、前記自己領域設定手段の動作を
制御して前記ゲイン領域設定された出力信号を前記複素
信号検出回路の変換サイクルの各々に先立って供給する
制御手段から成ることを特徴とする請求項43に記載の回
路。 - 【請求項４５】前記自己領域設定手段が、 前記入力信号を受取とってバッファ処理する入力バッフ
ァ手段と、 前記入力信号のデジタル信号サンプルを供給するアナロ
グ−デジタル（A/D）変換手段と、 所定数の累積サイクルのタイミング処理をするタイミン
グ手段と、 前記入力信号のデジタル信号サンプルと累積された入力
信号値とに対応して動作し、前記累積サイクルの各々に
対して、該デジタル信号サンプルの絶対値および前の累
積サイクルから得られた累積された入力信号値の合計を
出力として供給するメモリ手段と、 前記メモリ手段から得られた合計値を次の累積サイクル
の累積された入力信号値として蓄積する蓄積手段と、 前記累積サイクルの前記所定数後の累積入力信号値に対
応して動作し、ゲイン選択信号を供給するプログラムロ
ジック手段と、 前記ゲイン選択信号に対応して動作し、前記入力信号の
増幅における複数の所定ゲインステージの一つを選択す
ることにより、ゲイン領域設定された入力信号を供給す
る選択的可変ゲイン増幅器とから成ること特徴とする請
求項43に記載の回路。 - 【請求項４６】前記複素信号検出回路が、 前記入力信号の所定周波数よりもｎ倍高い周波数を有す
るクロック信号を供給するクロック手段と、 前記クロック信号および入力信号を位相ロックするロッ
ク手段と、 前記クロック信号のサイクルをｎを基準にしてカウント
し、かつ、前記入力信号の１サイクルに相当する時間を
分割するカウント信号を供給するカウンタ手段と、 前記カウント信号に対応して動作し、同位相タイミング
信号と直交位相タイミング信号とを供給するメモリ手段
であって、前記直交位相タイミング信号は前記同位相タ
イミング信号に対して前記変換処理の間直交しているメ
モリ手段と、 前記同位相タイミング信号に対応して動作し、前記入力
信号と反転入力信号とのスイッチングによってＩ信号サ
ンプルを供給する第１スイッチング回路と、 前記入力信号の所定数の周期にわたり前記Ｉ信号サンプ
ルを積分することによって、前記同位相出力信号を供給
する第１積分手段と、 前記直交位相タイミング信号に対応して動作し、前記入
力信号と反転入力信号とのスイッチングによってＱ信号
サンプルを供給する第２スイッチング回路と、 前記入力信号の所定数の周期にわたり前記Ｑ信号サンプ
ルを積分することによって、前記直交位相出力信号を供
給する第２積分手段と、 から成ることを特徴とする請求項43に記載の回路。 - 【請求項４７】前記キャリブレーション信号手段が、 高精度時間クロック信号を供給する手段と、 前記クロック信号の発生をカウントするカウンタと、 自己のアドレス線のいくつかを介して前記カウンタの状
態に応じて動作し、メモリの第１の部分からタイミング
信号を発生するリードオンリーメモリ（ROM）と、 キャリブレーション命令に応じてキャリブレーション基
準信号を発生する手段と、 前記キャリブレーション基準信号を前記入力信号として
前記複素信号検出手段に供給する手段と、 前記キャリブレーション命令に応じて位相オフセット信
号を前記ROMの他のアドレス線に他の入力信号として供
給する位相オフセット信号手段であって、前記同位相オ
フセット信号は前記キャリブレーション基準信号の所定
の位相オフセットに対応している位相オフセット信号手
段と、 前記位相オフセット信号に応じて該ROMにおけるメモリ
の第２の部分から前記変更タイミング信号を供給する前
記ROMと、 前記タイミング信号と前記ROMからの変更されたタイミ
ング信号とを前記高精度クロック信号に同期する手段
と、 前記同期手段によって同期されたタイミング信号に応じ
て前記入力信号を同位相および直交位相出力信号に変換
し、かつ、該同期手段によって同期された変更タイミン
グ信号に応じて該入力信号を、所定位相オフセットに相
当する量だけ位相シフトされた、位相オフセット同位相
および位相オフセット直交位相出力信号に変換するスイ
ッチング手段と、 前記同位相および直交位相出力信号と前記位相オフセッ
ト同位相および位相オフセット直交位相出力信号とをデ
ジタル同位相およびデジタル直交位相出力信号とデジタ
ル位相オフセット同位相およびデジタル位相オフセット
直交位相出力信号とに変換するデジタル−アナログ（D/
A）変換手段と、 前記デジタル同位相およびデジタル直交位相出力信号と
デジタル位相オフセット同位相およびデジタル位相オフ
セット直交位相出力信号とを前記使用手段に供給する手
段と、 前記デジタル同位相およびデジタル直交位相出力信号と
デジタル位相オフセット同位相およびデジタル位相オフ
セット直交位相出力信号とに応じて、該デジタル同位相
および直交位相出力信号とデジタル位相オフセット同位
相および直交位相出力信号に対応する前記スイッチング
手段によって供給される信号についてのゲインおよび直
交性のキャリブレーション補正を演算する、前記使用手
段に付設された手段とから成り、 これによって、前記ROMに与えられた任意の位相オフセ
ット信号に対して、前記変更タイミング信号が前記キャ
リブレーション基準信号の効果的な位相シフトを表すこ
とを特徴とする請求項43に記載の回路。 - 【請求項４８】所定の周波数の入力信号に応じて、変換
サイクル時に、既知の位相基準信号の位相を基準とする
出力信号を供給する転流復調回路において、 前記入力信号の所定周波数よりもｎ倍高い周波数を有す
るクロック信号を供給するクロック手段と、 前記クロック信号および入力信号を位相ロックするロッ
ク手段と、 前記クロック信号のサイクルをｎを基準にしてカウント
し、かつ、前記入力信号の１サイクルに相当する時間を
分割するカウント信号を供給するカウンタ手段と、 前記カウント信号に対応して動作し、前記変換サイクル
時に、正のスイッチング信号、負のスイッチング信号、
正のシャント信号、および負のシャント信号から成るタ
イミング信号を供給するメモリ手段と、 前記正のスイッチング信号と負のスイッチング信号との
位相が互いに180゜ずれており、かつ、前記正のシャン
ト信号と負のシャント信号との位相が互いに180゜ずれ
ており、 前記正のスイッチング信号に対応して動作し、前記入力
信号を積分ノードにスイッチングする第１スイッチング
手段と、 前記負のスイッチング信号に対応して動作し、反転入力
信号を前記積分ノードにスイッチングする第２スイッチ
ング手段と、 前記正のシャント信号に対応して動作し、前記負のスイ
ッチング信号処理時に、前記第１スイッチング手段の入
力電圧をほぼ接地状態に保持する第３スイッチング手段
と、 前記負のシャント信号に対応して動作し、前記正のスイ
ッチング信号処理時に、前記第２スイッチング手段の入
力電圧をほぼ接地状態に保持する第４スイッチング手段
と、 前記タイミング信号を前記クロック信号に同期する同期
手段と、 から成ることを特徴とする回路。 - 【請求項４９】前記同期手段が、前記メモリ手段からの
前記タイミング信号を入力として、また、前記正のスイ
ッチング信号、負のスイッチング信号、正のシャント信
号および負のシャント信号を出力として有し、かつ、前
記クロック信号の終端部に呼応して該入力を該出力に切
替えるラッチ回路から成ることを特徴とする請求項48に
記載の転流復調回路。 - 【請求項５０】前記第１スイッチング手段、第２スイッ
チング手段、第３スイッチング手段および第４スイッチ
ング手段がそれぞれFETから成り、前記ラッチ回路の出
力が該FETのそれぞれのゲート端子を直接ドライブする
ことを特徴とする請求項49に記載の転流復調回路。 - 【請求項５１】前記回路が、所定の周波数を有する入力
信号に応じて、前記変換サイクル時に、該入力信号を同
位相出力信号および直交位相出力信号に変換する複素信
号検出回路から成ることを特徴とする請求項48に記載の
転流復調回路。
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