JPH0778723B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0778723B2 JPH0778723B2 JP63281969A JP28196988A JPH0778723B2 JP H0778723 B2 JPH0778723 B2 JP H0778723B2 JP 63281969 A JP63281969 A JP 63281969A JP 28196988 A JP28196988 A JP 28196988A JP H0778723 B2 JPH0778723 B2 JP H0778723B2
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- 230000010365 information processing Effects 0.000 title claims description 15
- 230000000873 masking effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ上のパック形式の10進数の第２オペラン
ドを値が命令語で指定される数だけゼロの桁を上位に挿
入して第１オペランド位置に転送する命令の処理を行う
情報処理装置に関し、特に10進オーバーフロー例外の検
出を行う情報処理装置に関する。
ドを値が命令語で指定される数だけゼロの桁を上位に挿
入して第１オペランド位置に転送する命令の処理を行う
情報処理装置に関し、特に10進オーバーフロー例外の検
出を行う情報処理装置に関する。
ある種の汎用計算機には、第４図（ｂ）に示すように、
メモリ上の（l2＋１）バイトのパック形式の10進数の第
２オペランドを上位にv1個のゼロの桁を挿入してメモリ
上の（l1＋１）バイトの第１オペランド位置に転送する
命令（以下、ZAVL命令と記す）がある。このZAVL命令に
よるデータ転送の際、第２オペランドの符号は第１オペ
ランドの最下位の桁に転送される。数字の転送において
第２オペランドの桁が不足した場合には、符号桁を除く
第１オペランドの下位に値がゼロの桁が詰められ、第２
オペランドの桁が多かった場合には余った第２オペラン
ドの数字は転送されずに切り捨てられる。このとき、切
り捨てられた数字に有効数字がある場合、プログラム状
態語（PSW）内の10進オーバーフローマスクビットが１
であれば10進オーバーフロー例外となり、プロズラム割
込みを起す。
メモリ上の（l2＋１）バイトのパック形式の10進数の第
２オペランドを上位にv1個のゼロの桁を挿入してメモリ
上の（l1＋１）バイトの第１オペランド位置に転送する
命令（以下、ZAVL命令と記す）がある。このZAVL命令に
よるデータ転送の際、第２オペランドの符号は第１オペ
ランドの最下位の桁に転送される。数字の転送において
第２オペランドの桁が不足した場合には、符号桁を除く
第１オペランドの下位に値がゼロの桁が詰められ、第２
オペランドの桁が多かった場合には余った第２オペラン
ドの数字は転送されずに切り捨てられる。このとき、切
り捨てられた数字に有効数字がある場合、プログラム状
態語（PSW）内の10進オーバーフローマスクビットが１
であれば10進オーバーフロー例外となり、プロズラム割
込みを起す。
従来、この種のZAVL命令の実行は、性能が要求されない
場合には１バイト単位に処理されていた。詳しくは、ま
ず１バイト単位にv1桁のゼロを第１オペランドの上位に
転送し、次にメモリから１バイト単位に第２オペランド
を上位から順次読み出し、先にゼロを転送した第１オペ
ランド位置の下位に転送する。この転送において、第２
オペランドが不足した場合には、後にゼロの桁を補って
転送する。逆に、第２オペランドが余った場合には、余
った桁は第１オペランド位置には転送されず、有効数字
を含んでいるかどうかが順次検査される。有効数字を含
んでいれば、10進オーバーフローマスクビットが１のと
きに10進オーバーフロー例外が検出される。転送の最後
のバイトの下位桁には第２オペランドの符号が入れら
れ、第１オペランドの符号として転送される。
場合には１バイト単位に処理されていた。詳しくは、ま
ず１バイト単位にv1桁のゼロを第１オペランドの上位に
転送し、次にメモリから１バイト単位に第２オペランド
を上位から順次読み出し、先にゼロを転送した第１オペ
ランド位置の下位に転送する。この転送において、第２
オペランドが不足した場合には、後にゼロの桁を補って
転送する。逆に、第２オペランドが余った場合には、余
った桁は第１オペランド位置には転送されず、有効数字
を含んでいるかどうかが順次検査される。有効数字を含
んでいれば、10進オーバーフローマスクビットが１のと
きに10進オーバーフロー例外が検出される。転送の最後
のバイトの下位桁には第２オペランドの符号が入れら
れ、第１オペランドの符号として転送される。
一方、性能が要求される場合には、複数バイト、例えば
８バイト単位で第２オペランドの全てをメモリから読み
出し、演算回路内で右詰めになるように整列（シフト）
して演算回路に供給し、演算回路ではこれを（v1＋2l2
−2l1）桁だけ右シフトし第１オペランドとして演算回
路内で右詰めされたデータを得る。ここで、v1,l1およ
びl2は、それぞれ第４図（ａ）に示すZAVL命令の命令語
で与えられるオフセット，（第１オペランドのバイト長
−１）および（第２オペランドのバイト長−１）であ
る。なお、（v1＋2l2−2l1）が負の場合には、−（v1＋
2l2−2l1）桁の左シフトが行われる。（v1＋2l2−2l1）
が１以上の場合には、上記右シフトによって有効桁切り
捨てられる可能性があるため、シフトに先だって第２オ
ペランドの下位（v1＋2l2−2l1）桁内に有効数字が含ま
れるかどうかをチェックする。このために、演算回路内
には、各桁の値のゼロを検出する回路と、この回路の出
力に基づいて下位に連なるゼロの桁の数ｍを数える回路
と、この数ｍと前記（v1＋2l2−2l1）とを比較する回路
とをもつ。この比較回路による比較において、ｍ＜（v1
＋2l2−2l1）ならば切り捨てられる有効桁があることを
示し、10進オーバーフローマスクビットが１ならば10進
オーバーフロー例外となる。上記右シフトされたデータ
は、最下位桁に第２オペランドの符号に相当する符号
（ただし、有効桁の切捨てが発生せずに第１オペランド
の値がゼロのときには正符号）が埋め込まれ、第１オペ
ランドのアドレスに合わせて整列されてメモリにストア
される。
８バイト単位で第２オペランドの全てをメモリから読み
出し、演算回路内で右詰めになるように整列（シフト）
して演算回路に供給し、演算回路ではこれを（v1＋2l2
−2l1）桁だけ右シフトし第１オペランドとして演算回
路内で右詰めされたデータを得る。ここで、v1,l1およ
びl2は、それぞれ第４図（ａ）に示すZAVL命令の命令語
で与えられるオフセット，（第１オペランドのバイト長
−１）および（第２オペランドのバイト長−１）であ
る。なお、（v1＋2l2−2l1）が負の場合には、−（v1＋
2l2−2l1）桁の左シフトが行われる。（v1＋2l2−2l1）
が１以上の場合には、上記右シフトによって有効桁切り
捨てられる可能性があるため、シフトに先だって第２オ
ペランドの下位（v1＋2l2−2l1）桁内に有効数字が含ま
れるかどうかをチェックする。このために、演算回路内
には、各桁の値のゼロを検出する回路と、この回路の出
力に基づいて下位に連なるゼロの桁の数ｍを数える回路
と、この数ｍと前記（v1＋2l2−2l1）とを比較する回路
とをもつ。この比較回路による比較において、ｍ＜（v1
＋2l2−2l1）ならば切り捨てられる有効桁があることを
示し、10進オーバーフローマスクビットが１ならば10進
オーバーフロー例外となる。上記右シフトされたデータ
は、最下位桁に第２オペランドの符号に相当する符号
（ただし、有効桁の切捨てが発生せずに第１オペランド
の値がゼロのときには正符号）が埋め込まれ、第１オペ
ランドのアドレスに合わせて整列されてメモリにストア
される。
上述した従来の情報処理装置では、前者のバイト単位に
処理する場合には、１バイト単位に処理が実行されるの
で、処理の高速化が望めないという欠点がある。
処理する場合には、１バイト単位に処理が実行されるの
で、処理の高速化が望めないという欠点がある。
また、後者の複数バイト同時に処理する場合には、ZAVL
命令専用に第２オペランドの下位に連なる値がゼロの桁
の数を検出するための回路が必要になって金物量が増加
するか、または別にシフト回路により切り捨てられる桁
のみのデータを求めてそれがゼロかどうかをチェックす
る必要があるので、そのための処理時間が増加するとい
う欠点がある。
命令専用に第２オペランドの下位に連なる値がゼロの桁
の数を検出するための回路が必要になって金物量が増加
するか、または別にシフト回路により切り捨てられる桁
のみのデータを求めてそれがゼロかどうかをチェックす
る必要があるので、そのための処理時間が増加するとい
う欠点がある。
本発明の目的は、上述の点に鑑み、ZAVL命令のオーバー
フローの検出を他の10進命令のオーバーフローの検出と
同様に処理することにより、ZAVL命令を少ない金物量で
高速に処理することができるようにした情報処理装置を
提供することにある。
フローの検出を他の10進命令のオーバーフローの検出と
同様に処理することにより、ZAVL命令を少ない金物量で
高速に処理することができるようにした情報処理装置を
提供することにある。
本発明の情報処理装置は、最下位桁に符号桁を有するパ
ック形式の10進数の第２オペランドを命令語で指定され
た数だけ値がゼロの桁を上位に挿入して第１オペランド
位置に転送する命令の処理を行う情報処理装置におい
て、メモリから読み出した第２オペランドを演算回路内
で右詰めになるように整列する整列手段と、この整列手
段により整列された第２オペランドの符号桁をゼロにマ
スクするマスク手段と、このマスク手段によりマスクさ
れたデータを命令語で指定する桁数と第１オペランドお
よび第２オペランドの桁数とに応じて第１オペランドと
して演算回路内で右詰めになるようにローテーションシ
フトするローテーションシフト手段と、このローテーシ
ョンシフト手段によりローテーションシフトされたデー
タの各桁の値がゼロかどうかを検出する第１の桁ゼロ検
出手段と、この第１の桁ゼロ検出手段の出力から上位に
連なる値がゼロの桁の数を求め前記ローテーションシフ
ト手段によりローテーションシフトされたデータの有効
桁数を得る有効桁数取得手段と、前記ローテーションシ
フト手段によりローテーションシフトされたデータの最
下位の桁ゼロを検出する第２の桁ゼロ検出手段と、前記
有効桁数取得手段により得られた有効桁数と第１オペラ
ンドの桁数とを比較する比較手段と、この比較手段の出
力と前記第１の桁ゼロ検出手段の出力と前記第２の桁ゼ
ロ検出手段の出力と第２オペランドの符号と10進オーバ
ーフローマスクビットとに応答して条件コードを生成し
10進オーバーフロー例外を検出するオーバーフロー例外
検出手段と、前記ローテーションシフト手段によりロー
テーションシフトされたデータの最下位桁に結果符号を
埋め込む結果符号埋込み手段と、この結果符号埋込み手
段により結果符号が埋め込まれたデータを第１オペラン
ドのアドレスに合わせて整列し第１オペランドの長さだ
けメモリに格納する格納手段とを有する。
ック形式の10進数の第２オペランドを命令語で指定され
た数だけ値がゼロの桁を上位に挿入して第１オペランド
位置に転送する命令の処理を行う情報処理装置におい
て、メモリから読み出した第２オペランドを演算回路内
で右詰めになるように整列する整列手段と、この整列手
段により整列された第２オペランドの符号桁をゼロにマ
スクするマスク手段と、このマスク手段によりマスクさ
れたデータを命令語で指定する桁数と第１オペランドお
よび第２オペランドの桁数とに応じて第１オペランドと
して演算回路内で右詰めになるようにローテーションシ
フトするローテーションシフト手段と、このローテーシ
ョンシフト手段によりローテーションシフトされたデー
タの各桁の値がゼロかどうかを検出する第１の桁ゼロ検
出手段と、この第１の桁ゼロ検出手段の出力から上位に
連なる値がゼロの桁の数を求め前記ローテーションシフ
ト手段によりローテーションシフトされたデータの有効
桁数を得る有効桁数取得手段と、前記ローテーションシ
フト手段によりローテーションシフトされたデータの最
下位の桁ゼロを検出する第２の桁ゼロ検出手段と、前記
有効桁数取得手段により得られた有効桁数と第１オペラ
ンドの桁数とを比較する比較手段と、この比較手段の出
力と前記第１の桁ゼロ検出手段の出力と前記第２の桁ゼ
ロ検出手段の出力と第２オペランドの符号と10進オーバ
ーフローマスクビットとに応答して条件コードを生成し
10進オーバーフロー例外を検出するオーバーフロー例外
検出手段と、前記ローテーションシフト手段によりロー
テーションシフトされたデータの最下位桁に結果符号を
埋め込む結果符号埋込み手段と、この結果符号埋込み手
段により結果符号が埋め込まれたデータを第１オペラン
ドのアドレスに合わせて整列し第１オペランドの長さだ
けメモリに格納する格納手段とを有する。
本発明の情報処理装置では、整列手段がメモリから読み
出した第２オペランドを演算回路内で右詰めになるよう
に整列し、マスク手段が整列手段により整列された第２
オペランドの符号桁をゼロにマスクし、ローテーション
シフト手段がマスク手段によりマスクされたデータを命
令語で指定する桁数と第１オペランドおよび第２オペラ
ンドの桁数とに応じて第１オペランドとして演算回路内
で右詰めになるようにローテーションシフトし、第１の
桁ゼロ検出手段がローテーションシフト手段によりロー
テーションシフトされたデータの各桁の値がゼロかどう
かを検出し、第２の桁ゼロ検出手段がローテーションシ
フト手段によりローテーションシフトされたデータの最
下位の桁ゼロを検出し、有効桁数取得手段が第１の桁ゼ
ロ検出手段の出力から上位に連なる値がゼロの桁の数を
求めローテーションシフト手段によりローテーションシ
フトされたデータの有効桁数を得、比較手段が有効桁数
取得手段により得られた有効桁数と第１オペランドの桁
数とを比較し、オーバーフロー例外検出手段が比較手段
の出力と第１の桁ゼロ検出手段の出力と第２の桁ゼロ検
出手段の出力と第２オペランドの符号と10進オーバーフ
ローマスクビットとに応答して条件コードを生成し10進
オーバーフロー例外を検出し、結果符号埋込み手段がロ
ーテーションシフト手段によりローテーションシフトさ
れたデータの最下位桁に結果符号を埋め込み、格納手段
が結果符号埋込み手段により結果符号が埋め込まれたデ
ータを第１オペランドのアドレスに合わせて整列し第１
オペランドの長さだけメモリに格納する。
出した第２オペランドを演算回路内で右詰めになるよう
に整列し、マスク手段が整列手段により整列された第２
オペランドの符号桁をゼロにマスクし、ローテーション
シフト手段がマスク手段によりマスクされたデータを命
令語で指定する桁数と第１オペランドおよび第２オペラ
ンドの桁数とに応じて第１オペランドとして演算回路内
で右詰めになるようにローテーションシフトし、第１の
桁ゼロ検出手段がローテーションシフト手段によりロー
テーションシフトされたデータの各桁の値がゼロかどう
かを検出し、第２の桁ゼロ検出手段がローテーションシ
フト手段によりローテーションシフトされたデータの最
下位の桁ゼロを検出し、有効桁数取得手段が第１の桁ゼ
ロ検出手段の出力から上位に連なる値がゼロの桁の数を
求めローテーションシフト手段によりローテーションシ
フトされたデータの有効桁数を得、比較手段が有効桁数
取得手段により得られた有効桁数と第１オペランドの桁
数とを比較し、オーバーフロー例外検出手段が比較手段
の出力と第１の桁ゼロ検出手段の出力と第２の桁ゼロ検
出手段の出力と第２オペランドの符号と10進オーバーフ
ローマスクビットとに応答して条件コードを生成し10進
オーバーフロー例外を検出し、結果符号埋込み手段がロ
ーテーションシフト手段によりローテーションシフトさ
れたデータの最下位桁に結果符号を埋め込み、格納手段
が結果符号埋込み手段により結果符号が埋め込まれたデ
ータを第１オペランドのアドレスに合わせて整列し第１
オペランドの長さだけメモリに格納する。
〔実施例〕 次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の情報処理装置における演
算回路の構成を示す回路ブロック図である。この演算回
路は、メモリ１と、制御回路２と、アライナ３と、レン
グスレジスタ４と、符号レジスタ５と、データレジスタ
６〜８と、シフト量レジスタ９と、レングスデコーダ10
と、桁ゼロ検出回路11および12と、加算器13と、桁シフ
タ14と、比較回路15と、書込みマスクレジスタ16と、論
理和回路17と、データレジスタ18と、シフト回路19と、
条件コード生成回路20と、アライナ21と、結果符号埋込
み回路22とから構成されている。
算回路の構成を示す回路ブロック図である。この演算回
路は、メモリ１と、制御回路２と、アライナ３と、レン
グスレジスタ４と、符号レジスタ５と、データレジスタ
６〜８と、シフト量レジスタ９と、レングスデコーダ10
と、桁ゼロ検出回路11および12と、加算器13と、桁シフ
タ14と、比較回路15と、書込みマスクレジスタ16と、論
理和回路17と、データレジスタ18と、シフト回路19と、
条件コード生成回路20と、アライナ21と、結果符号埋込
み回路22とから構成されている。
メモリ１は、プログラムを構成する命令語とオペランド
とを格納する。
とを格納する。
制御回路２は、ZAVL命令等に基づいて演算回路全体を制
御する。
御する。
アライナ３は、メモリ１から読み出したオペランドをオ
ペランドアドレスに応じて以後の演算に都合のいい位置
に整列するとともに演算に不要な部分をゼロにマスクす
る。ZAVL命令の場合、メモリ１から読み出された８バイ
トの第２オペランドはアライナ３によって右詰めにシフ
トされるとともに、８バイトのデータのうちの第２オペ
ランドでない部分（符号桁を含む）にゼロが埋め込まれ
る。
ペランドアドレスに応じて以後の演算に都合のいい位置
に整列するとともに演算に不要な部分をゼロにマスクす
る。ZAVL命令の場合、メモリ１から読み出された８バイ
トの第２オペランドはアライナ３によって右詰めにシフ
トされるとともに、８バイトのデータのうちの第２オペ
ランドでない部分（符号桁を含む）にゼロが埋め込まれ
る。
レングスレジスタ４は、オペランドのバイト長を保持す
るレジスタである。バイト長は制御回路２から供給され
る。
るレジスタである。バイト長は制御回路２から供給され
る。
符号レジスタ５は、10進データの符号を保持し、演算の
符号や条件コードの作成に使用される。ZAVL命令の場合
は、第２オペランドがアライナ３からデータレジスタ６
および７に転送されるタイミングでその符号が符号レジ
スタ５に取り込まれると同時に、符号桁をゼロに置き換
えたデータがデータレジスタ６および７に転送される。
符号や条件コードの作成に使用される。ZAVL命令の場合
は、第２オペランドがアライナ３からデータレジスタ６
および７に転送されるタイミングでその符号が符号レジ
スタ５に取り込まれると同時に、符号桁をゼロに置き換
えたデータがデータレジスタ６および７に転送される。
データレジスタ６〜８は、演算用の８バイトのデータレ
ジスタであり、加算器13および桁シフタ14の入力レジス
タである。
ジスタであり、加算器13および桁シフタ14の入力レジス
タである。
シフト量レジスタ９は、桁シフタ14のシフト量を保持す
る。ZAVL命令の場合は、桁シフタ14のシフト量として
（2l1−2l2−v1）の値が制御回路２からシフト量レジス
タ９に供給される。
る。ZAVL命令の場合は、桁シフタ14のシフト量として
（2l1−2l2−v1）の値が制御回路２からシフト量レジス
タ９に供給される。
加算器13は、データレジスタ６および７の内容を10進加
算する加算回路である。
算する加算回路である。
桁シフタ14は、データレジスタ８の内容をシフト量レジ
スタ９に指示される桁数（2l1−2l2−v1）だけシフトす
るシフト回路である。シフト量（2l1−2l2−v1）が正の
ときは左シフトを、負のときは右シフトを行い、出力は
８バイトである。また、桁シフタ14は、制御回路２から
の指示に応じてローテーションシフトと単純シフトとを
選択的に実行可能である。ローテーションシフトの場
合、シフトによってこぼれた桁は反対側からのシフトイ
ンデータとなる。単純シフトの場合、シフトインデータ
はゼロである。ZAVL命令に限らず、10進命令は、演算回
路内で右詰めされた演算データを桁シフタ14と加算器13
とによって演算し、同じく右詰めされた演算結果を得
る。ZAVL命令の場合、第２図に示すように、（オペラン
ドのバイト長−１）l1,l2およびオフセットv1の値によ
り処理が異なる。第２図において、８バイトのローテー
ションシフト／単純シフトとは、桁シフタ14によって行
うローテーションシフト／単純シフトであり、16バイト
のローテーションシフト／単純シフトとは、16バイトの
第２オペランド（第２オペランドが16バイトに満たない
場合は上位にゼロを補って16バイトにしたもの）を桁シ
フタ14と加算器13とを使って行う16バイトのローテーシ
ョンシフト／単純シフトである。第２図において、（2l
1−2l2−v1）＜０でかつl1＞７およびl2＞７のときに
は、オーバーフローの検出のために従来技術のやり方と
同じように右シフトによって切り捨てられる部分のデー
タを別に求め、その値がゼロかどうかをチェックしなけ
ればならない。
スタ９に指示される桁数（2l1−2l2−v1）だけシフトす
るシフト回路である。シフト量（2l1−2l2−v1）が正の
ときは左シフトを、負のときは右シフトを行い、出力は
８バイトである。また、桁シフタ14は、制御回路２から
の指示に応じてローテーションシフトと単純シフトとを
選択的に実行可能である。ローテーションシフトの場
合、シフトによってこぼれた桁は反対側からのシフトイ
ンデータとなる。単純シフトの場合、シフトインデータ
はゼロである。ZAVL命令に限らず、10進命令は、演算回
路内で右詰めされた演算データを桁シフタ14と加算器13
とによって演算し、同じく右詰めされた演算結果を得
る。ZAVL命令の場合、第２図に示すように、（オペラン
ドのバイト長−１）l1,l2およびオフセットv1の値によ
り処理が異なる。第２図において、８バイトのローテー
ションシフト／単純シフトとは、桁シフタ14によって行
うローテーションシフト／単純シフトであり、16バイト
のローテーションシフト／単純シフトとは、16バイトの
第２オペランド（第２オペランドが16バイトに満たない
場合は上位にゼロを補って16バイトにしたもの）を桁シ
フタ14と加算器13とを使って行う16バイトのローテーシ
ョンシフト／単純シフトである。第２図において、（2l
1−2l2−v1）＜０でかつl1＞７およびl2＞７のときに
は、オーバーフローの検出のために従来技術のやり方と
同じように右シフトによって切り捨てられる部分のデー
タを別に求め、その値がゼロかどうかをチェックしなけ
ればならない。
桁ゼロ検出回路11は、データレジスタ６および７にそれ
ぞれ保持された８バイトの10進データを連結した16バイ
トの10進データの各桁毎にその値がゼロかどうかを示す
桁ゼロ信号Zi（ｉ＝０〜31）を検出する。さらに、桁ゼ
ロ信号Z0から始まり上位に連なる値が１の桁ゼロ信号Zi
の数を数えて出力する。例えば、Z0Z1Z2…Z31＝11110…
１とするとZ0から始まる連続する１の数の４であるから
４を出力する。
ぞれ保持された８バイトの10進データを連結した16バイ
トの10進データの各桁毎にその値がゼロかどうかを示す
桁ゼロ信号Zi（ｉ＝０〜31）を検出する。さらに、桁ゼ
ロ信号Z0から始まり上位に連なる値が１の桁ゼロ信号Zi
の数を数えて出力する。例えば、Z0Z1Z2…Z31＝11110…
１とするとZ0から始まる連続する１の数の４であるから
４を出力する。
桁ゼロ検出回路12は、データレジスタ７の最下位の桁ゼ
ロを検出する。桁ゼロ検出回路12の出力は、上記の桁ゼ
ロ信号Z31と一致する。
ロを検出する。桁ゼロ検出回路12の出力は、上記の桁ゼ
ロ信号Z31と一致する。
比較回路15は、レングスレジスタ４内の第１オペランド
のバイト長を２倍したもの、すなわち第１オペランドの
桁数（l1＋１）と、32から桁ゼロ検出回路11の出力を引
いたもの、すなわちデータレジスタ６および７内の16バ
イトのデータの有効桁数とを比較する。第１オペランド
の桁数の方が16バイトのデータの有効桁数より小さいと
きには、ストアの際に切り捨てられる有効桁があり10進
オーバーフロー例外を発生する可能性があるので、比較
回路15は１を出力し、それ以外のときには０を出力す
る。
のバイト長を２倍したもの、すなわち第１オペランドの
桁数（l1＋１）と、32から桁ゼロ検出回路11の出力を引
いたもの、すなわちデータレジスタ６および７内の16バ
イトのデータの有効桁数とを比較する。第１オペランド
の桁数の方が16バイトのデータの有効桁数より小さいと
きには、ストアの際に切り捨てられる有効桁があり10進
オーバーフロー例外を発生する可能性があるので、比較
回路15は１を出力し、それ以外のときには０を出力す
る。
論理和回路17は、比較回路15の出力と桁ゼロ検出回路12
の出力との論理和をとる。ZAVL命令の場合、右方向のロ
ーテーションシフトを行ったときに最下位の符号桁にも
切り捨てられるべき有効数字が入る可能性があるため、
最下位桁の桁ゼロ信号もオーバーフロー発生の条件とし
て見る必要がある。
の出力との論理和をとる。ZAVL命令の場合、右方向のロ
ーテーションシフトを行ったときに最下位の符号桁にも
切り捨てられるべき有効数字が入る可能性があるため、
最下位桁の桁ゼロ信号もオーバーフロー発生の条件とし
て見る必要がある。
条件コード生成回路20は、比較回路15,論理和回路17,符
号レジスタ5,桁ゼロ検出回路11および10進オーバーフロ
ーマスクビットからデータレジスタ６および７に得られ
た演算結果を第１オペランドとしてメモリ１にストアす
るときの条件コードの生成と例外の検出とを行う。すな
わち、桁ゼロ検出回路11の出力である桁ゼロ信号Zi（ｉ
＝０〜31）が全て１のときには演算結果はゼロであるか
ら、それを示す条件コード０を生成する。一方、オーバ
ーフローが発生しない場合で少なくとも１つの桁ゼロ信
号Ziが１でないときには、符号レジスタ５で示される正
負に応じて条件コードを生成する（正の場合は２、負の
場合は１）。さらに、比較回路15または論理和回路17に
よってオーバーフローの発生が検知される場合には、条
件コード３を生成し、10進オーバーフローマスクビット
が１のときには、さらに10進オーバーフロー例外を発生
させる。論理和回路17の出力は、ZAVL命令の場合にのみ
使用され、それ以外の10進命令のときには比較回路15の
出力のみがオーバーフローの検出に用いられる。
号レジスタ5,桁ゼロ検出回路11および10進オーバーフロ
ーマスクビットからデータレジスタ６および７に得られ
た演算結果を第１オペランドとしてメモリ１にストアす
るときの条件コードの生成と例外の検出とを行う。すな
わち、桁ゼロ検出回路11の出力である桁ゼロ信号Zi（ｉ
＝０〜31）が全て１のときには演算結果はゼロであるか
ら、それを示す条件コード０を生成する。一方、オーバ
ーフローが発生しない場合で少なくとも１つの桁ゼロ信
号Ziが１でないときには、符号レジスタ５で示される正
負に応じて条件コードを生成する（正の場合は２、負の
場合は１）。さらに、比較回路15または論理和回路17に
よってオーバーフローの発生が検知される場合には、条
件コード３を生成し、10進オーバーフローマスクビット
が１のときには、さらに10進オーバーフロー例外を発生
させる。論理和回路17の出力は、ZAVL命令の場合にのみ
使用され、それ以外の10進命令のときには比較回路15の
出力のみがオーバーフローの検出に用いられる。
レングスデコーダ10は、レングスレジスタ４の内容（オ
ペランドのバイト長）をデコードし、右端からレングス
レジスタ４の内容の数だけ１が連続した16ビットのデー
タを出力する。例えば、レングスレジスタ４の内容が３
のときには“0000000000000111"を出力する。これは、
演算回路の内部で演算結果は上位にゼロを拡張して16バ
イトとして扱われ、そのために演算結果が８バイト以内
でデータレジスタ７に入りきる場合にもデータレジスタ
６にゼロのデータを入れ、合わせて16バイトの演算結果
としてオーバーフローの検出を行うためである。レング
スデコーダ10の出力は、演算によって得られた右詰めデ
ータのうちの第１オペランドとしてメモリ１にストアさ
れるバイト位置を示している。例えば、前記の“000000
0000000111"のケースでは、右端の３バイトがストアさ
れることを示している。
ペランドのバイト長）をデコードし、右端からレングス
レジスタ４の内容の数だけ１が連続した16ビットのデー
タを出力する。例えば、レングスレジスタ４の内容が３
のときには“0000000000000111"を出力する。これは、
演算回路の内部で演算結果は上位にゼロを拡張して16バ
イトとして扱われ、そのために演算結果が８バイト以内
でデータレジスタ７に入りきる場合にもデータレジスタ
６にゼロのデータを入れ、合わせて16バイトの演算結果
としてオーバーフローの検出を行うためである。レング
スデコーダ10の出力は、演算によって得られた右詰めデ
ータのうちの第１オペランドとしてメモリ１にストアさ
れるバイト位置を示している。例えば、前記の“000000
0000000111"のケースでは、右端の３バイトがストアさ
れることを示している。
書込みマスクレジスタ16は、レングスデコーダ10の出力
を保持する。
を保持する。
結果符号埋込み回路22は、桁シフタ14によりローテーシ
ョンシフトされ加算器13から出力されたストアデータの
最下位桁に結果符号を埋め込む回路である。
ョンシフトされ加算器13から出力されたストアデータの
最下位桁に結果符号を埋め込む回路である。
データレジスタ18は、演算によって得られたストアデー
タを保持するレジスタである。
タを保持するレジスタである。
アライナ21は、データレジスタ18内の右詰めされた第１
オペランドであるストアデータを第１オペランドアドレ
スに合わせるために左シフトする回路である。これは、
制御回路２によってシフト量が与えられて制御される。
オペランドであるストアデータを第１オペランドアドレ
スに合わせるために左シフトする回路である。これは、
制御回路２によってシフト量が与えられて制御される。
シフト回路19は、アライナ21と同じように制御され、ア
ライナ21によってシフトされるデータに合わせて書込み
マスクレジスタ16の内容をシフトすることによって、メ
モリ１に送られる８バイトのデータのうちの実際にメモ
リ１に書き込みべきバイト位置を示す。そのために、メ
モリ１に送られる８バイトのデータが演算結果の下位の
８バイトのときには、シフト回路19の出力の下位の８ビ
ットが書込みマスク情報としてメモリ１に送られ、一
方、演算結果の上位の８バイトのときには、シフト回路
19の出力の上位の８ビットが書込みマスク情報としてメ
モリ１に送られる。
ライナ21によってシフトされるデータに合わせて書込み
マスクレジスタ16の内容をシフトすることによって、メ
モリ１に送られる８バイトのデータのうちの実際にメモ
リ１に書き込みべきバイト位置を示す。そのために、メ
モリ１に送られる８バイトのデータが演算結果の下位の
８バイトのときには、シフト回路19の出力の下位の８ビ
ットが書込みマスク情報としてメモリ１に送られ、一
方、演算結果の上位の８バイトのときには、シフト回路
19の出力の上位の８ビットが書込みマスク情報としてメ
モリ１に送られる。
メモリ１は、８バイトのストアデータと８ビットの書込
みマスク情報とを受け取り、書込みマスク情報に１が立
っているビットに対応するバイトのみをその記憶素子内
に格納する。
みマスク情報とを受け取り、書込みマスク情報に１が立
っているビットに対応するバイトのみをその記憶素子内
に格納する。
次に、このように構成された本実施例の情報処理装置の
動作について、第３図に示す具体例を用いて説明する。
動作について、第３図に示す具体例を用いて説明する。
第３図に示す具体例では、ZAVL命令は、４バイトの第２
オペランド（l2＝３）を上位に８桁のゼロの桁（v1＝
８）を挿入して６バイトの第１オペランド位置（l1＝
５）に転送する。また、第２および第１オペランドアド
レスの下３ビットの値（有効数字を格納する先頭のバイ
ト位置（ゼロオリジン）を示す）は、それぞれ１および
２とする。l1,l2およびv1の値から、このケースは第２
図に示す1.．（ｉ）のケースに相当する。
オペランド（l2＝３）を上位に８桁のゼロの桁（v1＝
８）を挿入して６バイトの第１オペランド位置（l1＝
５）に転送する。また、第２および第１オペランドアド
レスの下３ビットの値（有効数字を格納する先頭のバイ
ト位置（ゼロオリジン）を示す）は、それぞれ１および
２とする。l1,l2およびv1の値から、このケースは第２
図に示す1.．（ｉ）のケースに相当する。
メモリ１から読み出される第２オペランドは、第３図
（ｉ）に示すように、８バイトのデータのうちの２バイ
ト目から始まる４バイトである。最下位桁のＳは符号を
表す。この第２オペランドは、アライナ３によって右詰
めされるとともに符号桁にはゼロが埋め込まれて、第３
図（ii）に示すようになる。
（ｉ）に示すように、８バイトのデータのうちの２バイ
ト目から始まる４バイトである。最下位桁のＳは符号を
表す。この第２オペランドは、アライナ３によって右詰
めされるとともに符号桁にはゼロが埋め込まれて、第３
図（ii）に示すようになる。
次に、制御回路２によって（2l1−2l2−v1）の値が計算
され、この場合には−４（＝２×５−２×３−８）が得
られる。これが桁シフタ14のシフト量となり、第３図
（ii）のデータを右に４桁ローテーションシフトする
と、第３図（iii）に示すようになる。
され、この場合には−４（＝２×５−２×３−８）が得
られる。これが桁シフタ14のシフト量となり、第３図
（ii）のデータを右に４桁ローテーションシフトする
と、第３図（iii）に示すようになる。
比較回路15は、このデータの有効桁数（＝16）とレング
スレジスタ４内の第１オペランドのバイト長（＝６）を
２倍した値とを比較する。この場合、前者の方が大きい
ためにオーバーフローの可能性があり、10進オーバーフ
ローマスクビットが１のときには10進オーバーフロー例
外を発生する。
スレジスタ４内の第１オペランドのバイト長（＝６）を
２倍した値とを比較する。この場合、前者の方が大きい
ためにオーバーフローの可能性があり、10進オーバーフ
ローマスクビットが１のときには10進オーバーフロー例
外を発生する。
次に、結果符号埋込み回路22は、第３図（iv）に示すよ
うに、データの最下位の桁に結果符号Ｓを埋め込む。こ
の場合、データがゼロでないために、第２オペランドの
符号に相当する符号が埋め込まれる。
うに、データの最下位の桁に結果符号Ｓを埋め込む。こ
の場合、データがゼロでないために、第２オペランドの
符号に相当する符号が埋め込まれる。
一方、書込みバイトを指定するために、レングスデコー
ダ10は、レングスレジスタ４の内容である第１オペラン
ドのバイト長（＝６）をデコードした16ビットのパター
ンを書込みマスクレジスタ16に設定する（第３図（iv）
参照）。
ダ10は、レングスレジスタ４の内容である第１オペラン
ドのバイト長（＝６）をデコードした16ビットのパター
ンを書込みマスクレジスタ16に設定する（第３図（iv）
参照）。
続いて、アライナ21およびシフト回路19によって右詰め
された演算結果および書込みマスク情報が、第３図
（ｖ）に示すように、第１オペランドのアドレス位置に
シフトされる。
された演算結果および書込みマスク情報が、第３図
（ｖ）に示すように、第１オペランドのアドレス位置に
シフトされる。
このようにしてシフトされたデータおよび書込みマスク
情報はメモリ１に送られ、書込みマスク情報が１のビッ
トに対応したバイトのみが第１オペランドとしてメモリ
１に格納される。
情報はメモリ１に送られ、書込みマスク情報が１のビッ
トに対応したバイトのみが第１オペランドとしてメモリ
１に格納される。
以上説明したように本発明は、ZAVL命令の処理におい
て、演算回路内で右詰めに整列された第２オペランドか
ら同じく右詰された第１オペランドを得るために右シフ
トが行われる際に右ローテーションシフトを行い、ロー
テーションシフトしたデータの有効桁数とストアされる
第１オペランドの桁数とを比較することによって有効数
字の切捨てによるオーバーフローの発生の検出を行うと
ともに、ローテーションシフトしたデータの最下位の桁
ゼロを調べることによって最下位の符号桁に切り捨てら
れるべき有効数字が入ったことによるオーバーフローの
検出を行うことにより、ZAVL命令をそれ以外の10進命令
のオーバーフローの検出と同じように処理でき、ZAVL命
令のオーバーフローの検出を少ない金物量の増加で高速
に行うことができる効果がある。
て、演算回路内で右詰めに整列された第２オペランドか
ら同じく右詰された第１オペランドを得るために右シフ
トが行われる際に右ローテーションシフトを行い、ロー
テーションシフトしたデータの有効桁数とストアされる
第１オペランドの桁数とを比較することによって有効数
字の切捨てによるオーバーフローの発生の検出を行うと
ともに、ローテーションシフトしたデータの最下位の桁
ゼロを調べることによって最下位の符号桁に切り捨てら
れるべき有効数字が入ったことによるオーバーフローの
検出を行うことにより、ZAVL命令をそれ以外の10進命令
のオーバーフローの検出と同じように処理でき、ZAVL命
令のオーバーフローの検出を少ない金物量の増加で高速
に行うことができる効果がある。
第１図は本発明の一実施例の情報処理装置における演算
回路の構成を示すブロック図、 第２図は本実施例の情報処理装置によるZAVL命令の処理
のケース分けを説明するための図、 第３図は本実施例の情報処理装置によるZAVL命令の処理
を説明する図、 第４図（ａ）および（ｂ）はZAVL命令のフォーマットお
よび動作を説明する図である。 図において、 １……メモリ、 ２……制御回路、 3,21……アライナ、 ４……レングスレジスタ、 ５……符号レジスタ、 ６〜8,18……データレジスタ、 ９……シフト量レジスタ、 10……レングスデコーダ、 11,12……桁ゼロ検出回路、 13……加算回路、 14……桁シフタ、 15……比較回路、 16……書込みマスクレジスタ、 17……論理和回路、 19……シフト回路、 20……条件コード生成回路、 22……結果符号埋込み回路である。
回路の構成を示すブロック図、 第２図は本実施例の情報処理装置によるZAVL命令の処理
のケース分けを説明するための図、 第３図は本実施例の情報処理装置によるZAVL命令の処理
を説明する図、 第４図（ａ）および（ｂ）はZAVL命令のフォーマットお
よび動作を説明する図である。 図において、 １……メモリ、 ２……制御回路、 3,21……アライナ、 ４……レングスレジスタ、 ５……符号レジスタ、 ６〜8,18……データレジスタ、 ９……シフト量レジスタ、 10……レングスデコーダ、 11,12……桁ゼロ検出回路、 13……加算回路、 14……桁シフタ、 15……比較回路、 16……書込みマスクレジスタ、 17……論理和回路、 19……シフト回路、 20……条件コード生成回路、 22……結果符号埋込み回路である。
Claims (1)
- 【請求項１】最下位桁に符号桁を有するパック形式の10
進数の第２オペランドを命令語で指定された数だけ値が
ゼロの桁を上位に挿入して第１オペランド位置に転送す
る命令の処理を行う情報処理装置において、 メモリから読み出した第２オペランドを演算回路内で右
詰めになるように整列する整列手段と、 この整列手段により整列された第２オペランドの符号桁
をゼロにマスクするマスク手段と、 このマスク手段によりマスクされたデータを命令語で指
定する桁数と第１オペランドおよび第２オペランドの桁
数とに応じて第１オペランドとして演算回路内で右詰め
になるようにローテーションシフトするローテーション
シフト手段と、 このローテーションシフト手段によりローテーションシ
フトされたデータの各桁の値がゼロかどうかを検出する
第１の桁ゼロ検出手段と、 この第１の桁ゼロ検出手段の出力から上位に連なる値が
ゼロの桁の数を求め前記ローテーションシフト手段によ
りローテーションシフトされたデータの有効桁数を得る
有効桁数取得手段と、 前記ローテーションシフト手段によりローテーションシ
フトされたデータの最下位の桁ゼロを検出する第２の桁
ゼロ検出手段と、 前記有効桁数取得手段により得られた有効桁数と第１オ
ペランドの桁数とを比較する比較手段と、 この比較手段の出力と前記第１の桁ゼロ検出手段の出力
と前記第２の桁ゼロ検出手段の出力と第２オペランドの
符号と10進オーバーフローマスクビットとに応答して条
件コードを生成し10進オーバーフロー例外を検出するオ
ーバーフロー例外検出手段と、 前記ローテーションシフト手段によりローテーションシ
フトされたデータの最下位桁に結果符号を埋め込む結果
符号埋込み手段と、 この結果符号埋込み手段により結果符号が埋め込まれた
データを第１オペランドのアドレスに合わせて整列し第
１オペランドの長さだけメモリに格納する格納手段と を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281969A JPH0778723B2 (ja) | 1988-11-08 | 1988-11-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281969A JPH0778723B2 (ja) | 1988-11-08 | 1988-11-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02127726A JPH02127726A (ja) | 1990-05-16 |
| JPH0778723B2 true JPH0778723B2 (ja) | 1995-08-23 |
Family
ID=17646424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281969A Expired - Lifetime JPH0778723B2 (ja) | 1988-11-08 | 1988-11-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778723B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4498338B2 (ja) * | 2002-06-28 | 2010-07-07 | 株式会社ルネサステクノロジ | データ処理装置 |
| JP2014134179A (ja) | 2013-01-11 | 2014-07-24 | Futaba Industrial Co Ltd | 触媒コンバータ |
| US10235170B2 (en) * | 2016-09-30 | 2019-03-19 | International Business Machines Corporation | Decimal load immediate instruction |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197659A (en) * | 1981-05-29 | 1982-12-03 | Mitsubishi Electric Corp | Data processing device |
| JPH0680487B2 (ja) * | 1984-08-15 | 1994-10-12 | 株式会社日立製作所 | 演算処理装置 |
-
1988
- 1988-11-08 JP JP63281969A patent/JPH0778723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02127726A (ja) | 1990-05-16 |
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