JPH0778881A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0778881A JPH0778881A JP5222681A JP22268193A JPH0778881A JP H0778881 A JPH0778881 A JP H0778881A JP 5222681 A JP5222681 A JP 5222681A JP 22268193 A JP22268193 A JP 22268193A JP H0778881 A JPH0778881 A JP H0778881A
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Abstract
(57)【要約】
【目的】例えば液晶ディスプレーの駆動のために、ロジ
ック回路部のＣＭＯＳと高電圧駆動回路のＣＭＯＳが同
一Ｐ形基板に集積される場合、ロジック回路部のＮチャ
ネルＭＯＳＦＥＴではバックゲートバイアスが加わり、
ゲート酸化膜を薄くして高速動作化するのが難しく、デ
バイス寸法も大きくなる問題を解決する。 【構成】ＮチャネルＭＯＳＦＥＴをＮウエルの表面層内
にさらにＰウエルを設ける。これにより基板は接地され
てもＰウエルの電位は任意にすることができ、バックゲ
ートバイアスが加わらないので、ゲート酸化膜を薄くし
て高速動作化が可能になる。このＰウエルは、高耐圧部
のＰ形オフセット層と同時に形成できるので、工程の追
加はない。
ック回路部のＣＭＯＳと高電圧駆動回路のＣＭＯＳが同
一Ｐ形基板に集積される場合、ロジック回路部のＮチャ
ネルＭＯＳＦＥＴではバックゲートバイアスが加わり、
ゲート酸化膜を薄くして高速動作化するのが難しく、デ
バイス寸法も大きくなる問題を解決する。 【構成】ＮチャネルＭＯＳＦＥＴをＮウエルの表面層内
にさらにＰウエルを設ける。これにより基板は接地され
てもＰウエルの電位は任意にすることができ、バックゲ
ートバイアスが加わらないので、ゲート酸化膜を薄くし
て高速動作化が可能になる。このＰウエルは、高耐圧部
のＰ形オフセット層と同時に形成できるので、工程の追
加はない。
Description
【０００１】
【産業上の利用分野】本発明は、特に液晶ディスプレイ
(以下ＬＣＤと略す) の駆動用集積回路などに用いられ
る半導体装置に関する。
(以下ＬＣＤと略す) の駆動用集積回路などに用いられ
る半導体装置に関する。
【０００２】
【従来の技術】ＬＣＤの駆動用ＩＣのように、ロジック
回路部信号を受けて高レベル論理振幅に変換するレベル
シフト回路をもつＩＣのなかには、図２(a) 、(b) に示
すように20Ｖと15Ｖのロジック部信号をそれぞれ＋側の
40Ｖ、一側の０Ｖにレベルシフトするものがある。図３
はそのようなロジック回路部と高電圧駆動回路部を集積
したＩＣの半導体基板のロジック回路部ＣＭＯＳ10と高
電圧駆動回路部ＣＭＯＳ20とを示す。図において、ロジ
ック部ＣＭＯＳ10は、Ｐ形シリコン基板１の表面層に形
成されたＮウエル３とその表面層に形成されたＰ+ ソー
ス・ドレイン層31、32とその間の表面上にゲート酸化膜
71を介して形成されたゲート電極33とを有するＰチャネ
ルＭＯＳＦＥＴ30、ならびにＰ基板１の表面層に形成さ
れたＰウエル４とその表面層に形成されたＮ+ ソース・
ドレイン層41、42とその間の表面上にゲート酸化膜71を
介して形成されたゲート電極43とを有するＮチャネルＭ
ＯＳＦＥＴ40とからなる。高電圧駆動回路部ＣＭＯＳ20
は、同様にＮウエル５を用いて形成されるＰチャネルＭ
ＯＳＦＥＴ50ならびにＰ基板１の同じ導電形のＰウエル
６内に形成されるＮチャネルＭＯＳＦＥＴ60とからな
る。ただし、高耐圧化のため、ＭＯＳＦＥＴ50のＰ+ ソ
ース・ドレイン層51、52はＰオフセット層54に囲まれ、
ＭＯＳＦＥＴ60のＮ+ ソース・ドレイン層61、62はＮオ
フセット層64に囲まれ、さらに各オフセット層54、64の
周りにＮ+ ガードリング55、Ｐ+ ガードリング65が設け
られている。基板１の表面は、ゲート酸化膜71以外の部
分はフィールド酸化膜72で覆われている。このほか、図
示は省略されているが、各ソース・ドレイン層への接触
孔、配線および表面保護膜が形成されている。
回路部信号を受けて高レベル論理振幅に変換するレベル
シフト回路をもつＩＣのなかには、図２(a) 、(b) に示
すように20Ｖと15Ｖのロジック部信号をそれぞれ＋側の
40Ｖ、一側の０Ｖにレベルシフトするものがある。図３
はそのようなロジック回路部と高電圧駆動回路部を集積
したＩＣの半導体基板のロジック回路部ＣＭＯＳ10と高
電圧駆動回路部ＣＭＯＳ20とを示す。図において、ロジ
ック部ＣＭＯＳ10は、Ｐ形シリコン基板１の表面層に形
成されたＮウエル３とその表面層に形成されたＰ+ ソー
ス・ドレイン層31、32とその間の表面上にゲート酸化膜
71を介して形成されたゲート電極33とを有するＰチャネ
ルＭＯＳＦＥＴ30、ならびにＰ基板１の表面層に形成さ
れたＰウエル４とその表面層に形成されたＮ+ ソース・
ドレイン層41、42とその間の表面上にゲート酸化膜71を
介して形成されたゲート電極43とを有するＮチャネルＭ
ＯＳＦＥＴ40とからなる。高電圧駆動回路部ＣＭＯＳ20
は、同様にＮウエル５を用いて形成されるＰチャネルＭ
ＯＳＦＥＴ50ならびにＰ基板１の同じ導電形のＰウエル
６内に形成されるＮチャネルＭＯＳＦＥＴ60とからな
る。ただし、高耐圧化のため、ＭＯＳＦＥＴ50のＰ+ ソ
ース・ドレイン層51、52はＰオフセット層54に囲まれ、
ＭＯＳＦＥＴ60のＮ+ ソース・ドレイン層61、62はＮオ
フセット層64に囲まれ、さらに各オフセット層54、64の
周りにＮ+ ガードリング55、Ｐ+ ガードリング65が設け
られている。基板１の表面は、ゲート酸化膜71以外の部
分はフィールド酸化膜72で覆われている。このほか、図
示は省略されているが、各ソース・ドレイン層への接触
孔、配線および表面保護膜が形成されている。
【０００３】このようなＩＣを製造するには、ＣＺ法に
よる抵抗率10Ω・cm程度のＰ形の(100) シリコン基板１
の表面層にＮウエル３および５、Ｐウエル４および６を
形成し、Ｎウエル５およびＰウエル６の表面層にそれぞ
れＰオフセット拡散層54、Ｎオフセット拡散層64を形成
する。そして、それぞれのＭＯＳＦＥＴに対し、フィー
ルド酸化膜72、ゲート酸化膜71およびゲート電極43、5
3、63、73を形成し、そのゲート電極をマスクに利用し
て、ＰチャネルＭＯＳＦＥＴに対しては、Ｎ+ ソース・
ドレイン層31、32、51、52、ＮチャネルＭＯＳＦＥＴに
対しては、Ｐ+ ソース・ドレイン層41、42、61、62を形
成する。このあと、接触孔形成工程、配線形成工程およ
び保護膜形成工程を経て完成する。
よる抵抗率10Ω・cm程度のＰ形の(100) シリコン基板１
の表面層にＮウエル３および５、Ｐウエル４および６を
形成し、Ｎウエル５およびＰウエル６の表面層にそれぞ
れＰオフセット拡散層54、Ｎオフセット拡散層64を形成
する。そして、それぞれのＭＯＳＦＥＴに対し、フィー
ルド酸化膜72、ゲート酸化膜71およびゲート電極43、5
3、63、73を形成し、そのゲート電極をマスクに利用し
て、ＰチャネルＭＯＳＦＥＴに対しては、Ｎ+ ソース・
ドレイン層31、32、51、52、ＮチャネルＭＯＳＦＥＴに
対しては、Ｐ+ ソース・ドレイン層41、42、61、62を形
成する。このあと、接触孔形成工程、配線形成工程およ
び保護膜形成工程を経て完成する。
【０００４】
【発明が解決しようとする課題】このＩＣは、図２に示
したようにロジック回路部からの15〜20Ｖの振幅の信号
を高電圧駆動回路部０〜40Ｖの振幅にレベルシフトする
ものである。その場合各部の電位は、接地されるＰ基板
０Ｖ、従ってＰウエル４および６が０Ｖ、Ｎウエル３が
20Ｖ、Ｐ+ ソース・ドレイン領域31、32のうち、ソース
が20Ｖ、ドレインが15〜20Ｖ、Ｎ+ ソース・ドレイン領
域41、42のうち、ソースが15Ｖ、ドレインが15〜20Ｖ、
ゲート電極33、43が15〜20Ｖ、Ｎウエル５が40Ｖ、Ｐ+
ソース・ドレイン領域51、52のうち、ソースが40Ｖ、ド
レインが０〜40Ｖ、Ｎ+ ソース・ドレイン領域61、62の
うち、ソースが０Ｖ、ドレインが０〜40Ｖ、ゲート電極
53、63が０〜40Ｖである。すなわち、ロジック回路部の
ＮチャネルＭＯＳＦＥＴ40は、ソース電位が15Ｖである
のに対しＰウエルの電位が０Ｖであり、バックゲート電
圧がかかった状態で使われることになる。さらにこのＭ
ＯＳＦＥＴのゲート、ソース、ドレインの各電極とＰウ
エル４の間には15〜20Ｖの電圧が加わるため、ゲート酸
化膜71に加わる電界を通常の４MV／cm程度以下に抑える
ためには、ゲート酸化膜71を250 Å程度までより薄くで
きず、またソース・ドレイン間の耐圧を確保するための
対策ガ必要で、デバイスサイズが大きくなり、近年のＬ
ＣＤ駆動用ＩＣなどに対する動作速度の高速化およびチ
ップサイズの小型化に伴う微細化の要求に対応できなく
なってきている。
したようにロジック回路部からの15〜20Ｖの振幅の信号
を高電圧駆動回路部０〜40Ｖの振幅にレベルシフトする
ものである。その場合各部の電位は、接地されるＰ基板
０Ｖ、従ってＰウエル４および６が０Ｖ、Ｎウエル３が
20Ｖ、Ｐ+ ソース・ドレイン領域31、32のうち、ソース
が20Ｖ、ドレインが15〜20Ｖ、Ｎ+ ソース・ドレイン領
域41、42のうち、ソースが15Ｖ、ドレインが15〜20Ｖ、
ゲート電極33、43が15〜20Ｖ、Ｎウエル５が40Ｖ、Ｐ+
ソース・ドレイン領域51、52のうち、ソースが40Ｖ、ド
レインが０〜40Ｖ、Ｎ+ ソース・ドレイン領域61、62の
うち、ソースが０Ｖ、ドレインが０〜40Ｖ、ゲート電極
53、63が０〜40Ｖである。すなわち、ロジック回路部の
ＮチャネルＭＯＳＦＥＴ40は、ソース電位が15Ｖである
のに対しＰウエルの電位が０Ｖであり、バックゲート電
圧がかかった状態で使われることになる。さらにこのＭ
ＯＳＦＥＴのゲート、ソース、ドレインの各電極とＰウ
エル４の間には15〜20Ｖの電圧が加わるため、ゲート酸
化膜71に加わる電界を通常の４MV／cm程度以下に抑える
ためには、ゲート酸化膜71を250 Å程度までより薄くで
きず、またソース・ドレイン間の耐圧を確保するための
対策ガ必要で、デバイスサイズが大きくなり、近年のＬ
ＣＤ駆動用ＩＣなどに対する動作速度の高速化およびチ
ップサイズの小型化に伴う微細化の要求に対応できなく
なってきている。
【０００５】本発明の目的は、このような問題を解決
し、微細加工および高速動作を可能にする半導体装置を
提供することにある。
し、微細加工および高速動作を可能にする半導体装置を
提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形半導体基板の表面部にＣＭ
ＯＳ構造が集積され、動作時に各ＭＯＳＦＥＴのゲート
およびソース、ドレインに基板電位と異なる値の電位が
印加される半導体装置において、半導体基板の表面層に
第二導電形ウエルが形成され、その間に第一導電形チャ
ネルが形成される第一導電形のソース・ドレイン領域は
その第二導電形ウエルの表面層に、その間に第二導電形
チャネルが形成される第二導電形のソース・ドレイン領
域は、前記第二導電形ウエルの表面層に形成された第一
導電形ウエルの表面層にそれぞれ設けられたものとす
る。各ＭＯＳＦＥＴのゲートおよびソース、ドレイン基
板電位と異なる値の電位が印加される低電圧駆動ＣＭＯ
Ｓ構造の集積された半導体基板に、高電圧駆動ＣＭＯＳ
構造が集積されたことが有効である。そのような半導体
装置の低電圧駆動ＣＭＯＳ構造がロジック回路部の要素
であり、高電圧駆動ＣＭＯＳ構造が高電圧駆動回路部の
要素であることが考えられる。その場合、低電圧駆動Ｃ
ＭＯＳ構造の第一導電形ウエルが高電圧駆動ＣＭＯＳ構
造のその間に第一導電形チャネルが形成される第一導電
形ソース・ドレイン領域を囲む第一導電形オフセット層
と同一表面不純物濃度および同一深さを有することが良
い方法である。
めに、本発明は、第一導電形半導体基板の表面部にＣＭ
ＯＳ構造が集積され、動作時に各ＭＯＳＦＥＴのゲート
およびソース、ドレインに基板電位と異なる値の電位が
印加される半導体装置において、半導体基板の表面層に
第二導電形ウエルが形成され、その間に第一導電形チャ
ネルが形成される第一導電形のソース・ドレイン領域は
その第二導電形ウエルの表面層に、その間に第二導電形
チャネルが形成される第二導電形のソース・ドレイン領
域は、前記第二導電形ウエルの表面層に形成された第一
導電形ウエルの表面層にそれぞれ設けられたものとす
る。各ＭＯＳＦＥＴのゲートおよびソース、ドレイン基
板電位と異なる値の電位が印加される低電圧駆動ＣＭＯ
Ｓ構造の集積された半導体基板に、高電圧駆動ＣＭＯＳ
構造が集積されたことが有効である。そのような半導体
装置の低電圧駆動ＣＭＯＳ構造がロジック回路部の要素
であり、高電圧駆動ＣＭＯＳ構造が高電圧駆動回路部の
要素であることが考えられる。その場合、低電圧駆動Ｃ
ＭＯＳ構造の第一導電形ウエルが高電圧駆動ＣＭＯＳ構
造のその間に第一導電形チャネルが形成される第一導電
形ソース・ドレイン領域を囲む第一導電形オフセット層
と同一表面不純物濃度および同一深さを有することが良
い方法である。
【０００７】
【作用】動作時に各ＭＯＳＦＥＴゲートおよびソース・
ドレインに半導体基板の電位と異なる値の電位が印加さ
れるＣＭＯＳ構造の一方のＭＯＳＦＥＴの基板と同一導
電形のチャネルを、第一導電形の基板の表面層に形成さ
れた第二導電形ウエルのさらにその表面層に形成された
第一導電形ウエルに形成することにより、この第一導電
形ウエルの電位に基板と異なる電位をとることができる
ため、ソースとウエルの電位を等しくしてバックゲート
バイアスが加わらないようにできる。そのため、ゲート
酸化膜の厚さを薄くすることができ、高速動作および微
細加工が可能になる。
ドレインに半導体基板の電位と異なる値の電位が印加さ
れるＣＭＯＳ構造の一方のＭＯＳＦＥＴの基板と同一導
電形のチャネルを、第一導電形の基板の表面層に形成さ
れた第二導電形ウエルのさらにその表面層に形成された
第一導電形ウエルに形成することにより、この第一導電
形ウエルの電位に基板と異なる電位をとることができる
ため、ソースとウエルの電位を等しくしてバックゲート
バイアスが加わらないようにできる。そのため、ゲート
酸化膜の厚さを薄くすることができ、高速動作および微
細加工が可能になる。
【０００８】
【実施例】以下、図２と共通の部分に同一の符号を付し
た図１を引用して本発明の一実施例について説明する。
図においてＰ形シリコン基板１の表面部に、ロジック回
路として15〜20Ｖの電圧振幅で駆動されるＣＭＯＳ10
と、０〜40Ｖの電圧振幅で駆動される高電圧駆動回路部
ＣＭＯＳ20とからなるＬＣＤ駆動ＩＣが集積されてい
る。ＣＭＯＳ10はＰチャネルＭＯＳＦＥＴ30とＮチャネ
ルＭＯＳＦＥＴ40とから構成され、ＣＭＯＳ20は高電圧
用ＰチャネルＭＯＳＦＥＴ50と高電圧用ＮチャネルＭＯ
ＳＦＥＴ60とから構成されている。
た図１を引用して本発明の一実施例について説明する。
図においてＰ形シリコン基板１の表面部に、ロジック回
路として15〜20Ｖの電圧振幅で駆動されるＣＭＯＳ10
と、０〜40Ｖの電圧振幅で駆動される高電圧駆動回路部
ＣＭＯＳ20とからなるＬＣＤ駆動ＩＣが集積されてい
る。ＣＭＯＳ10はＰチャネルＭＯＳＦＥＴ30とＮチャネ
ルＭＯＳＦＥＴ40とから構成され、ＣＭＯＳ20は高電圧
用ＰチャネルＭＯＳＦＥＴ50と高電圧用ＮチャネルＭＯ
ＳＦＥＴ60とから構成されている。
【０００９】ロジック回路部用ＮチャネルＭＯＳＦＥＴ
40は、Ｐ基板１の表面層に形成されたＮウエル３のさら
にその表面層に形成されたＰウエル４の表面上に厚さ25
0 Åのゲート酸化膜71を介して設けた、Ｎ型不純物をド
ープした多結晶シリコンからなるゲート電極43と、ソー
スとして用いられるＮ+ 領域41と、ドレインとして用い
られるＮ+ 領域42とを有する。ロジック回路部用Ｐチャ
ネルＭＯＳＦＥＴ30は、Ｎウエル３の表面上に厚さ250
Åのゲート酸化膜71を介して設けた、Ｎ型不純物をドー
プした多結晶シリコンからなるゲート電極33と、ソース
として用いられるＰ+ 領域31と、ドレインとして用いら
れるＰ+ 領域32とを有する。
40は、Ｐ基板１の表面層に形成されたＮウエル３のさら
にその表面層に形成されたＰウエル４の表面上に厚さ25
0 Åのゲート酸化膜71を介して設けた、Ｎ型不純物をド
ープした多結晶シリコンからなるゲート電極43と、ソー
スとして用いられるＮ+ 領域41と、ドレインとして用い
られるＮ+ 領域42とを有する。ロジック回路部用Ｐチャ
ネルＭＯＳＦＥＴ30は、Ｎウエル３の表面上に厚さ250
Åのゲート酸化膜71を介して設けた、Ｎ型不純物をドー
プした多結晶シリコンからなるゲート電極33と、ソース
として用いられるＰ+ 領域31と、ドレインとして用いら
れるＰ+ 領域32とを有する。
【００１０】高電圧駆動回路部用ＮチャネルＭＯＳＦＥ
Ｔ60は、基板１と同導電形のＰウエル６の表面上に厚さ
1500Åのゲート酸化膜73を介して設けられた、上記と同
様の多結晶シリコンからなるゲート電極63と、Ｐウエル
６の表面層に形成された二つのＮ形オフセット層64と、
それぞれの表面層にさらに形成されたソースとして用い
られるＮ+ 領域61と、ドレインとして用いられるＮ+ 領
域62とを有する。高電圧駆動回路部用ＰチャネルＭＯＳ
ＦＥＴ50は、Ｐ基板１の表面層に形成されたＮウエル５
の表面上に厚さ約1500Åのゲート酸化膜73を介して設け
られた、上記と同様の多結晶シリコンからなるゲート電
極53と、Ｎウエルの表面層に形成された二つのＰ形オフ
セット層54と、それぞれの表面層にさらに形成されたソ
ースとして用いられるＰ+ 領域51と、ドレインとして用
いられるＰ+ 領域52とを有する。このように、ロジック
回路部10では、ゲート酸化膜71の厚さは250 Åであり、
ロジック回路部が高速動作化かつ小型化されている。こ
れに対し、高電圧駆動回路部20では、ゲート酸化膜73の
厚さが1500Åであるツインゲート酸化膜構造により、Ｍ
ＯＳＦＥＴ50および60が高耐圧化されている。なお、高
耐圧化のためにＮ+ガードリング55、Ｐ+ ガードリング6
5が設けられていることは図３の場合と同様であり、ゲ
ート酸化膜71、73以外の部分は厚いフィールド酸化膜72
で覆われていることも図３の場合と同様である。
Ｔ60は、基板１と同導電形のＰウエル６の表面上に厚さ
1500Åのゲート酸化膜73を介して設けられた、上記と同
様の多結晶シリコンからなるゲート電極63と、Ｐウエル
６の表面層に形成された二つのＮ形オフセット層64と、
それぞれの表面層にさらに形成されたソースとして用い
られるＮ+ 領域61と、ドレインとして用いられるＮ+ 領
域62とを有する。高電圧駆動回路部用ＰチャネルＭＯＳ
ＦＥＴ50は、Ｐ基板１の表面層に形成されたＮウエル５
の表面上に厚さ約1500Åのゲート酸化膜73を介して設け
られた、上記と同様の多結晶シリコンからなるゲート電
極53と、Ｎウエルの表面層に形成された二つのＰ形オフ
セット層54と、それぞれの表面層にさらに形成されたソ
ースとして用いられるＰ+ 領域51と、ドレインとして用
いられるＰ+ 領域52とを有する。このように、ロジック
回路部10では、ゲート酸化膜71の厚さは250 Åであり、
ロジック回路部が高速動作化かつ小型化されている。こ
れに対し、高電圧駆動回路部20では、ゲート酸化膜73の
厚さが1500Åであるツインゲート酸化膜構造により、Ｍ
ＯＳＦＥＴ50および60が高耐圧化されている。なお、高
耐圧化のためにＮ+ガードリング55、Ｐ+ ガードリング6
5が設けられていることは図３の場合と同様であり、ゲ
ート酸化膜71、73以外の部分は厚いフィールド酸化膜72
で覆われていることも図３の場合と同様である。
【００１１】このようなＩＣを次のようにして製造し
た。基板１としてＣＺ法による抵抗率10Ω・cmの(100)
シリコンウエーハを用い、その一面からＮ型不純物を導
入、拡散して深さ約５μｍのＮウエル３および５を形成
した。次いで、Ｐ型不純物を導入、拡散し、Ｎウエル３
の表面層に約1.５μｍの深さのＰウエル４、Ｎウエル５
の表面層に約1.５μｍの深さのＰ形オフセット層54、Ｎ
チャネルＭＯＳＦＥＴ60の部分のＰ基板１の表面層に約
２μｍの深さのＰウエル６をそれぞれ形成した。Ｐウエ
ル４、オフセット層54の表面不純物濃度は2.０〜8.０×
1016／cm-3の範囲で同じにできるため、同時に形成でき
る。また、Ｎ型不純物の導入、拡散によりＰウエル６の
表面層にＮ形オフセット層64を約1.５μｍの深さに形成
した。さらに、Ｎウエル５の表面層にＮ+ ガードリング
55、Ｐウエル６の表面層にＰ+ ガードリング65を形成し
たのち、シリコン窒化膜をマスクとして選択的にフィー
ルド酸化膜72を形成した。このあと、フィールド酸化膜
72の形成されない部分を被覆している酸化膜を除去し、
約900 ℃、70分の湿式酸化を行い、約1500Åのゲート酸
化膜73を形成した。その上に、ＣＶＤ法による約4500Å
の厚さの多結晶シリコン層を堆積、約900 ℃の温度で不
活性ガス雰囲気中でアニールしたのち、ドライエッチン
グによりパターニングして高電圧駆動回路部ＣＭＯＳ20
のＰチャネルＭＯＳＦＥＴ50、ＮチャネルＭＯＳＦＥＴ
60のゲート電極53、63となるべき部分に多結晶シリコン
層を残した。そして、その多結晶シリコン層をマスクと
してロジック回路部ＣＭＯＳのＰチャネルＭＯＳＦＥＴ
30およびＮチャネルＭＯＳＦＥＴ40の領域のゲート酸化
膜を除去したのち、約80℃の温度で約40分間の湿式酸化
を行い、厚さ250 Åの厚さのゲート酸化膜71を形成し
た。その上に、ＣＶＤ法により厚さ4500Åの多結晶シリ
コン層を形成し、アニールしたのちドライエッチングで
パターニングしてゲート電極33、43となるべき部分は多
結晶シリコン層を残した。残った多結晶シリコン層は、
りんをドープして導電化することにより、それぞれゲー
ト電極53、63、33、43とした。
た。基板１としてＣＺ法による抵抗率10Ω・cmの(100)
シリコンウエーハを用い、その一面からＮ型不純物を導
入、拡散して深さ約５μｍのＮウエル３および５を形成
した。次いで、Ｐ型不純物を導入、拡散し、Ｎウエル３
の表面層に約1.５μｍの深さのＰウエル４、Ｎウエル５
の表面層に約1.５μｍの深さのＰ形オフセット層54、Ｎ
チャネルＭＯＳＦＥＴ60の部分のＰ基板１の表面層に約
２μｍの深さのＰウエル６をそれぞれ形成した。Ｐウエ
ル４、オフセット層54の表面不純物濃度は2.０〜8.０×
1016／cm-3の範囲で同じにできるため、同時に形成でき
る。また、Ｎ型不純物の導入、拡散によりＰウエル６の
表面層にＮ形オフセット層64を約1.５μｍの深さに形成
した。さらに、Ｎウエル５の表面層にＮ+ ガードリング
55、Ｐウエル６の表面層にＰ+ ガードリング65を形成し
たのち、シリコン窒化膜をマスクとして選択的にフィー
ルド酸化膜72を形成した。このあと、フィールド酸化膜
72の形成されない部分を被覆している酸化膜を除去し、
約900 ℃、70分の湿式酸化を行い、約1500Åのゲート酸
化膜73を形成した。その上に、ＣＶＤ法による約4500Å
の厚さの多結晶シリコン層を堆積、約900 ℃の温度で不
活性ガス雰囲気中でアニールしたのち、ドライエッチン
グによりパターニングして高電圧駆動回路部ＣＭＯＳ20
のＰチャネルＭＯＳＦＥＴ50、ＮチャネルＭＯＳＦＥＴ
60のゲート電極53、63となるべき部分に多結晶シリコン
層を残した。そして、その多結晶シリコン層をマスクと
してロジック回路部ＣＭＯＳのＰチャネルＭＯＳＦＥＴ
30およびＮチャネルＭＯＳＦＥＴ40の領域のゲート酸化
膜を除去したのち、約80℃の温度で約40分間の湿式酸化
を行い、厚さ250 Åの厚さのゲート酸化膜71を形成し
た。その上に、ＣＶＤ法により厚さ4500Åの多結晶シリ
コン層を形成し、アニールしたのちドライエッチングで
パターニングしてゲート電極33、43となるべき部分は多
結晶シリコン層を残した。残った多結晶シリコン層は、
りんをドープして導電化することにより、それぞれゲー
ト電極53、63、33、43とした。
【００１２】この半導体装置の回路動作時のロジック回
路部ＣＭＯＳ10および高電圧駆動回路部ＣＭＯＳ20のＭ
ＯＳＦＥＴ30、40、50、60の、ウエル部およびソース、
ゲート、ドレイン各端子の電位を表１に示す。
路部ＣＭＯＳ10および高電圧駆動回路部ＣＭＯＳ20のＭ
ＯＳＦＥＴ30、40、50、60の、ウエル部およびソース、
ゲート、ドレイン各端子の電位を表１に示す。
【００１３】
【表１】 この表からわかるように、各ＭＯＳＦＥＴともウエル電
位とソース電位が同じであり、バックゲートバイアスは
印加されていない。また、ロジック回路部ＣＭＯＳにお
いては、各端子間の最大の電圧が５Ｖであり、ゲート酸
化膜を薄く形成可能とし、ロジック回路部ＣＭＯＳのデ
バイスサイズを縮小可能とし、高速動作も容易にしてい
る。
位とソース電位が同じであり、バックゲートバイアスは
印加されていない。また、ロジック回路部ＣＭＯＳにお
いては、各端子間の最大の電圧が５Ｖであり、ゲート酸
化膜を薄く形成可能とし、ロジック回路部ＣＭＯＳのデ
バイスサイズを縮小可能とし、高速動作も容易にしてい
る。
【００１４】
【発明の効果】本発明によれば、ＣＭＯＳのＭＯＳＦＥ
Ｔのうち、半導体基板と異なる導電形のチャネルが形成
されるものも、ソース・ドレイン領域を基板の表面層に
形成しないで、基板と異なる導電形のウエルの表面層に
さらに形成された基板と同一導電形のウエル内に形成す
ることにより、ウエルの電位を、例えば接地される基板
電位と異なる任意の値にとることができるため、ソース
電位と等電位にしてバックゲートバイアスを避けること
ができる。この結果、ゲート酸化膜を薄くできるため高
速動作化、デバイスの微細化が可能である。そしてこの
ような二重ウエル構造は、高耐圧ＣＭＯＳが同一半導体
基板に集積されているときには、そのオフセット層と同
一工程で形成できるため、工程追加の必要がない。
Ｔのうち、半導体基板と異なる導電形のチャネルが形成
されるものも、ソース・ドレイン領域を基板の表面層に
形成しないで、基板と異なる導電形のウエルの表面層に
さらに形成された基板と同一導電形のウエル内に形成す
ることにより、ウエルの電位を、例えば接地される基板
電位と異なる任意の値にとることができるため、ソース
電位と等電位にしてバックゲートバイアスを避けること
ができる。この結果、ゲート酸化膜を薄くできるため高
速動作化、デバイスの微細化が可能である。そしてこの
ような二重ウエル構造は、高耐圧ＣＭＯＳが同一半導体
基板に集積されているときには、そのオフセット層と同
一工程で形成できるため、工程追加の必要がない。
【図１】本発明の一実施例のＬＣＤ駆動用半導体装置の
要部断面図
要部断面図
【図２】図１の半導体装置の動作時のレベルシフト信号
を説明するもので、(a) はレベル図、(b) は信号波形図
を説明するもので、(a) はレベル図、(b) は信号波形図
【図３】従来のＬＣＤ駆動用半導体装置の要部断面図
１ Ｐ形シリコン基板 10 ロジック回路部ＣＭＯＳ 20 高電圧駆動回路部ＣＭＯＳ 30、50 ＰチャネルＭＯＳＦＥＴ 40、60 ＮチャネルＭＯＳＦＥＴ ３、５ Ｎウエル ４、６ Ｐウエル 31、41、51、61 ソース領域 32、42、52、62 ドレイン領域 33、43、53、63 ゲート電極 54、64 オフセット層 71、73 ゲート酸化膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (4)
- 【請求項１】第一導電形半導体基板の表面部にＣＭＯＳ
構造が集積され、動作時に各ＭＯＳＦＥＴのゲートおよ
びソース、ドレインに基板電位と異なる値の電位が印加
されるものにおいて、半導体基板の表面層に第二導電形
ウエルが形成され、その間に第一導電形チャネルが形成
される第一導電形のソース・ドレイン領域はその第二導
電形ウエルの表面層に、その間に第二導電形チャネルが
形成される第二導電形のソース・ドレイン領域は前記第
二導電形ウエルの表面層に形成された第一導電形ウエル
の表面層にそれぞれ設けられたことを特徴とする半導体
装置。 - 【請求項２】各ＭＯＳＦＥＴのゲートおよびソース、ド
レイン基板電位と異なる値の電位が印加される低電圧駆
動ＣＭＯＳ構造が集積された半導体基板に、高電圧駆動
ＣＭＯＳ構造が集積された請求項１記載の半導体装置。 - 【請求項３】低電圧駆動ＣＭＯＳ構造がロジック回路部
の要素であり、高電圧駆動ＣＭＯＳ構造が高電圧駆動回
路部の要素である請求項２記載の半導体装置。 - 【請求項４】低電圧駆動ＣＭＯＳ構造の第一導電形ウエ
ルが高電圧駆動ＣＭＯＳ構造のその間に第一導電形チャ
ネルが形成される第一導電形ソース・ドレイン領域を囲
む第一導電形オフセット層と同一表面不純物濃度および
同一深さを有する請求項２あるいは３記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222681A JPH0778881A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222681A JPH0778881A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778881A true JPH0778881A (ja) | 1995-03-20 |
Family
ID=16786258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222681A Pending JPH0778881A (ja) | 1993-09-08 | 1993-09-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778881A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531356B1 (en) | 1999-01-27 | 2003-03-11 | Seiko Epson Corporation | Semiconductor devices and methods of manufacturing the same |
| US6768178B2 (en) * | 2002-03-06 | 2004-07-27 | Seiko Epson Corporation | Semiconductor device |
| US6853038B2 (en) | 2002-03-08 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US6887750B2 (en) | 2002-03-07 | 2005-05-03 | Seiko Epson Corporation | Method for manufacturing semiconductor device including implanting a first impurity through an anti-oxidation mask |
| US6905948B2 (en) | 2002-03-26 | 2005-06-14 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6924535B2 (en) | 2002-03-06 | 2005-08-02 | Seiko Epson Corporation | Semiconductor device with high and low breakdown voltage transistors |
| US6929994B2 (en) | 2002-03-07 | 2005-08-16 | Seiko Epson Corporation | Method for manufacturing semiconductor device that includes well formation |
| US6933575B2 (en) | 2002-03-18 | 2005-08-23 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US6953718B2 (en) | 2002-03-22 | 2005-10-11 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US7005340B2 (en) | 2002-03-06 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
-
1993
- 1993-09-08 JP JP5222681A patent/JPH0778881A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531356B1 (en) | 1999-01-27 | 2003-03-11 | Seiko Epson Corporation | Semiconductor devices and methods of manufacturing the same |
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| US7005340B2 (en) | 2002-03-06 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6887750B2 (en) | 2002-03-07 | 2005-05-03 | Seiko Epson Corporation | Method for manufacturing semiconductor device including implanting a first impurity through an anti-oxidation mask |
| US6929994B2 (en) | 2002-03-07 | 2005-08-16 | Seiko Epson Corporation | Method for manufacturing semiconductor device that includes well formation |
| US6853038B2 (en) | 2002-03-08 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US6933575B2 (en) | 2002-03-18 | 2005-08-23 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US6953718B2 (en) | 2002-03-22 | 2005-10-11 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6905948B2 (en) | 2002-03-26 | 2005-06-14 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
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