JPH077915B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH077915B2 JPH077915B2 JP61056850A JP5685086A JPH077915B2 JP H077915 B2 JPH077915 B2 JP H077915B2 JP 61056850 A JP61056850 A JP 61056850A JP 5685086 A JP5685086 A JP 5685086A JP H077915 B2 JPH077915 B2 JP H077915B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、D/A（デジタル−アナログ）変換技術、さ
らには電流加算型のD/A変換IC（半導体集積回路装置）
に適用して有効な技術に関するもので、たとえば、ラダ
ー抵抗を用いたD/A変換器に利用して有効な技術に関す
るものである。
らには電流加算型のD/A変換IC（半導体集積回路装置）
に適用して有効な技術に関するもので、たとえば、ラダ
ー抵抗を用いたD/A変換器に利用して有効な技術に関す
るものである。
［従来の技術］ D/A変換器については、たとえば米国特許4,092,639号明
細書に記載されたような電流加算型のものがある。
細書に記載されたような電流加算型のものがある。
ここで、本発明者は、その電流加算型D/A変換器の構成
について検討した。以下は、公知とされた技術ではない
が、本発明者によって検討された技術であり、その概要
は次のとおりである。
について検討した。以下は、公知とされた技術ではない
が、本発明者によって検討された技術であり、その概要
は次のとおりである。
第９図は本発明者によって検討されたD/A変換器の構成
を示す。
を示す。
同図に示すD/A変換器は電流加算型のものであって、先
ず、複数のバイポーラ・トランジスタQ1〜Q8,Q8、抵抗
ラダー１、およびスイッチ回路２などを有する。
ず、複数のバイポーラ・トランジスタQ1〜Q8,Q8、抵抗
ラダー１、およびスイッチ回路２などを有する。
複数のバイポーラ・トランジスタQ1〜Q8,Q8はそれぞ
れ、共通の基準電圧源Vrefからベース電圧が与えられる
とともに、そのエミッタ面積の大きさ（×128,×64,×3
2,×16,×8,×4,×2,×1,×１）が1/2のベキ級数にした
がって重み付けされている。これによって、その複数の
バイポーラ・トランジスタQ1〜Q8,Q8は、その重み付け
されたエミッタ面積の比すなわち1/2のベキ級数にした
がってそれぞれに重み付けされた電流（I/2,I/4,I/8,I/
16,I/32,I/64,I/128,I/256,I/256）を流す。このとき、
各バイポーラ・トランジスタQ1〜Q8,Q8のベース・エミ
ッタ間電圧VBEは、そのエミッタ面積が重み付けされて
いることにより互いに同一値に揃えられ、これによって
各バイポーラ・トランジスタQ1〜Q8,Q8のエミッタ電位
が同一に揃えられるようになっている。
れ、共通の基準電圧源Vrefからベース電圧が与えられる
とともに、そのエミッタ面積の大きさ（×128,×64,×3
2,×16,×8,×4,×2,×1,×１）が1/2のベキ級数にした
がって重み付けされている。これによって、その複数の
バイポーラ・トランジスタQ1〜Q8,Q8は、その重み付け
されたエミッタ面積の比すなわち1/2のベキ級数にした
がってそれぞれに重み付けされた電流（I/2,I/4,I/8,I/
16,I/32,I/64,I/128,I/256,I/256）を流す。このとき、
各バイポーラ・トランジスタQ1〜Q8,Q8のベース・エミ
ッタ間電圧VBEは、そのエミッタ面積が重み付けされて
いることにより互いに同一値に揃えられ、これによって
各バイポーラ・トランジスタQ1〜Q8,Q8のエミッタ電位
が同一に揃えられるようになっている。
抵抗ラダー１は、１対２の抵抗比をもつ２種類の抵抗Ｒ
と2Rを直並列にラダー接続したものであって、各バイポ
ーラ・トランジスタQ1〜Q8,Q8にそれぞれ1/2ベキ級数に
したがって重み付けされた電流I/2〜I/256を分流する。
抵抗ラダー１の一端には、各バイポーラ・トランジスタ
Q1〜Q8をそれぞれに流れる分流電流I/2〜I/256の合計電
流Ｉ（Ｉ＝I/2＋I/4＋I/8＋I/16＋I/32＋I/64＋I/128＋
I/256＋I/256）を引くための定電流回路３が接続されて
いる。
と2Rを直並列にラダー接続したものであって、各バイポ
ーラ・トランジスタQ1〜Q8,Q8にそれぞれ1/2ベキ級数に
したがって重み付けされた電流I/2〜I/256を分流する。
抵抗ラダー１の一端には、各バイポーラ・トランジスタ
Q1〜Q8をそれぞれに流れる分流電流I/2〜I/256の合計電
流Ｉ（Ｉ＝I/2＋I/4＋I/8＋I/16＋I/32＋I/64＋I/128＋
I/256＋I/256）を引くための定電流回路３が接続されて
いる。
スイッチ回路２は並列デジタル入力信号Dinのビット数
（８ビット）に対応する数（８個）の選択切換スイッチ
回路を有する。各選択切換スイッチ回路の選択状態はデ
ジタル入力信号DinのビットデータB7〜Boに基づいて個
々に制御される。各選択切換スイッチ回路はそれぞれ、
詳細な図示は省略するが、バイポーラ・トランジスタな
どの能動素子によって構成され、１つの選択端子と２つ
の被選択端子を等価的に有する。この場合、各選択端子
はそれぞれ対応するバイポーラ・トランジスタQ1〜Q8に
接続される。また、２つの被選択端子は、その一方が出
力ラインに共通接続され、その他方が電源電位Ｖ＋に共
通接続されている。これにより、その出力ラインから、
デジタル入力信号Dinのデータ値に対応する大きさの出
力電流Ioが取り出されるようになっている。この出力電
流Ioは、要すれば、電流−電圧変換回路（Ｉ−Ｖ）５に
よって電圧出力Voutに変換される。
（８ビット）に対応する数（８個）の選択切換スイッチ
回路を有する。各選択切換スイッチ回路の選択状態はデ
ジタル入力信号DinのビットデータB7〜Boに基づいて個
々に制御される。各選択切換スイッチ回路はそれぞれ、
詳細な図示は省略するが、バイポーラ・トランジスタな
どの能動素子によって構成され、１つの選択端子と２つ
の被選択端子を等価的に有する。この場合、各選択端子
はそれぞれ対応するバイポーラ・トランジスタQ1〜Q8に
接続される。また、２つの被選択端子は、その一方が出
力ラインに共通接続され、その他方が電源電位Ｖ＋に共
通接続されている。これにより、その出力ラインから、
デジタル入力信号Dinのデータ値に対応する大きさの出
力電流Ioが取り出されるようになっている。この出力電
流Ioは、要すれば、電流−電圧変換回路（Ｉ−Ｖ）５に
よって電圧出力Voutに変換される。
なお、図中の最右端側のバイポーラ・トランジスタQ8は
I/256の分流を得るためのものであって、電源Ｖ＋から
直接I/256の電流を流す。
I/256の分流を得るためのものであって、電源Ｖ＋から
直接I/256の電流を流す。
以上のようにして、電流加算型のD/A変換器が構成され
ている。
ている。
［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、上述したD/A変換器では、複数のバイポーラ
・トランジスタQ1〜Q8にそれぞれに流れる電流I/2〜I/2
56を重み付けするために、各バイポーラ・トランジスタ
Q1〜Q8のエミッタ面積の大きさ（×128〜×１）にそれ
ぞれ重み付けを行っていた。ところが、そのエミッタ面
積に重み付けを行うと、たとえば８ビットの変換能力を
もつためには、最大で２の（８−１）乗すなわち128倍
も大きさが異なる８種類ものバイポーラ・トランジスタ
Q1〜Q8をそれぞれに非常に高い比精度をもって形成しな
ければならない。このため、たとえば製造工程などにお
いて、個々のバイポーラ・トランジスタに対する寸法の
管理が非常に面倒になってしまう。また、面積比の大き
な多種類のバイポーラ・トランジスタを形成するため
に、全体のレイアウト形状はどうしても不整形とならざ
るを得ず、このため、スペース効率の良いレイアウトに
すること、つまりレイアウト設計の最適化が非常に難し
くなる、といったような問題点のあることが本発明者ら
によって明らかとされた。
・トランジスタQ1〜Q8にそれぞれに流れる電流I/2〜I/2
56を重み付けするために、各バイポーラ・トランジスタ
Q1〜Q8のエミッタ面積の大きさ（×128〜×１）にそれ
ぞれ重み付けを行っていた。ところが、そのエミッタ面
積に重み付けを行うと、たとえば８ビットの変換能力を
もつためには、最大で２の（８−１）乗すなわち128倍
も大きさが異なる８種類ものバイポーラ・トランジスタ
Q1〜Q8をそれぞれに非常に高い比精度をもって形成しな
ければならない。このため、たとえば製造工程などにお
いて、個々のバイポーラ・トランジスタに対する寸法の
管理が非常に面倒になってしまう。また、面積比の大き
な多種類のバイポーラ・トランジスタを形成するため
に、全体のレイアウト形状はどうしても不整形とならざ
るを得ず、このため、スペース効率の良いレイアウトに
すること、つまりレイアウト設計の最適化が非常に難し
くなる、といったような問題点のあることが本発明者ら
によって明らかとされた。
本発明の目的は、D/A変換器などを構成する素子、とく
に、重み付けされた電流を流す複数のバイポーラ・トラ
ンジスタの寸法種類を少なくできるようにし、これによ
り、高精度を維持しつつ、たとえば製造工程などにおけ
る寸法の管理あるいはレイアウト設計の最適化などを行
いやすくする、という技術を提供するものである。
に、重み付けされた電流を流す複数のバイポーラ・トラ
ンジスタの寸法種類を少なくできるようにし、これによ
り、高精度を維持しつつ、たとえば製造工程などにおけ
る寸法の管理あるいはレイアウト設計の最適化などを行
いやすくする、という技術を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、抵抗ラダーによってそれぞれに重み付けされ
た電流を複数のバイポーラ・トランジスタに分流させる
とともに、各バイポーラ・トランジスタにそれぞれに流
れる電流をデジタル入力信号に基づいて加算する電流加
算型のD/A変換器にあって、その複数のバイポーラ・ト
ランジスタのエミッタ面積を１種類に揃える一方、各バ
イポーラ・トランジスタのエミッタ電位を同じに揃える
ような分圧を上記抵抗ラダー内にて生じさせる電流源を
備える、というものである。
た電流を複数のバイポーラ・トランジスタに分流させる
とともに、各バイポーラ・トランジスタにそれぞれに流
れる電流をデジタル入力信号に基づいて加算する電流加
算型のD/A変換器にあって、その複数のバイポーラ・ト
ランジスタのエミッタ面積を１種類に揃える一方、各バ
イポーラ・トランジスタのエミッタ電位を同じに揃える
ような分圧を上記抵抗ラダー内にて生じさせる電流源を
備える、というものである。
［作用］ 上記した手段によれば、それぞれに重み付けされた電流
を流す複数のバイポーラ・トランジスタの寸法種類が１
種類に揃えられるので、高精度を維持しつつ、たとえば
製造工程などにおける寸法の管理あるいはレイアウト設
計の最適化などを行いやすくする、という目的が達成さ
れる。
を流す複数のバイポーラ・トランジスタの寸法種類が１
種類に揃えられるので、高精度を維持しつつ、たとえば
製造工程などにおける寸法の管理あるいはレイアウト設
計の最適化などを行いやすくする、という目的が達成さ
れる。
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。
る。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
す。
第１図はこの発明が適用されたD/A変換器の一実施例を
示す。
示す。
先ず、同図に示すD/A変換器は電流加算型のものであっ
て、能動素子として複数のバイポーラ・トランジスタQ1
〜Qn,Qn、抵抗ラダー１、およびスイッチ回路２などを
有する。
て、能動素子として複数のバイポーラ・トランジスタQ1
〜Qn,Qn、抵抗ラダー１、およびスイッチ回路２などを
有する。
複数のバイポーラ・トランジスタQ1〜Qn,Qnは、詳細は
後述するが、1/2のベキ級数にしたがってそれぞれに重
み付けされた電流（I,I/2,I/4,・・・,I/2n-1,I/2n-1）
を流す。
後述するが、1/2のベキ級数にしたがってそれぞれに重
み付けされた電流（I,I/2,I/4,・・・,I/2n-1,I/2n-1）
を流す。
抵抗ラダー１は、１対２の抵抗比をもつ２種類の抵抗Ｒ
と2Rを直並列にラダー接続したものであって、各バイポ
ーラ・トランジスタQ1〜Qn,Qnにそれぞれ1/2ベキ級数に
したがって重み付けされた電流Ｉ〜I/2n-1を分流する。
抵抗ラダー１の一端には、各バイポーラ・トランジスタ
Q1〜Qn,Qnをそれぞれに流れる分流電流Ｉ〜I/2n-1の合
計電流2I（2I＝Ｉ＋I/2＋I/4＋・・・＋I/2n-1＋I/2
n-1）を引くための定電流回路３が接続されている。
と2Rを直並列にラダー接続したものであって、各バイポ
ーラ・トランジスタQ1〜Qn,Qnにそれぞれ1/2ベキ級数に
したがって重み付けされた電流Ｉ〜I/2n-1を分流する。
抵抗ラダー１の一端には、各バイポーラ・トランジスタ
Q1〜Qn,Qnをそれぞれに流れる分流電流Ｉ〜I/2n-1の合
計電流2I（2I＝Ｉ＋I/2＋I/4＋・・・＋I/2n-1＋I/2
n-1）を引くための定電流回路３が接続されている。
スイッチ回路２は、詳細は後述するが、並列デジタル入
力信号Dinのビット数（ｎビット）に対応する数（ｎ
個）の選択切換スイッチ回路を有する。各選択切換スイ
ッチ回路の選択状態はデジタル入力信号Dinの各ビット
データに基づいて個々に制御される。これにより、スイ
ッチ回路２は、各バイポーラ・トランジスタQ1〜Qnにそ
れぞれ重み付けされて分流される電流（I,I/2,I/4,・・
・,I/2n-1）をデジタル入力信号Dinの各ビットデータに
基づいて加算する。この加算された電流がD/A変換出力
電流Ioとして出力される。この出力電流Ioは、要すれ
ば、電流−電圧変換回路（Ｉ−Ｖ）によって電圧出力に
変換される。
力信号Dinのビット数（ｎビット）に対応する数（ｎ
個）の選択切換スイッチ回路を有する。各選択切換スイ
ッチ回路の選択状態はデジタル入力信号Dinの各ビット
データに基づいて個々に制御される。これにより、スイ
ッチ回路２は、各バイポーラ・トランジスタQ1〜Qnにそ
れぞれ重み付けされて分流される電流（I,I/2,I/4,・・
・,I/2n-1）をデジタル入力信号Dinの各ビットデータに
基づいて加算する。この加算された電流がD/A変換出力
電流Ioとして出力される。この出力電流Ioは、要すれ
ば、電流−電圧変換回路（Ｉ−Ｖ）によって電圧出力に
変換される。
なお、図中の最右端側のバイポーラ・トランジスタQnは
I/2n-1の分流を得るためのものであって、スイッチ回路
２を経由せずに電源から直接I/2n-1の電流を流す。
I/2n-1の分流を得るためのものであって、スイッチ回路
２を経由せずに電源から直接I/2n-1の電流を流す。
ここで、上記複数のバイポーラ・トランジスタQ1〜Qn,Q
nは、共通の基準電圧源Vrefからベース電圧が与えられ
るとともに、そのエミッタ面積が互いに同じ（×１）に
揃えられている。
nは、共通の基準電圧源Vrefからベース電圧が与えられ
るとともに、そのエミッタ面積が互いに同じ（×１）に
揃えられている。
一方、上記抵抗ラダー１の両端には、一定の補正電流Ix
を重畳させて流す電流源４が接続されている。この補正
電流源４は、各バイポーラ・トランジスタQ1〜Qn,Qnの
エミッタ電位VE1〜VEn,VEnを同じに補正するような分圧
を上記抵抗ラダー１内にて生じさせるような補正電流Ix
を流すように設定される。
を重畳させて流す電流源４が接続されている。この補正
電流源４は、各バイポーラ・トランジスタQ1〜Qn,Qnの
エミッタ電位VE1〜VEn,VEnを同じに補正するような分圧
を上記抵抗ラダー１内にて生じさせるような補正電流Ix
を流すように設定される。
これにより、各バイポーラ・トランジスタQ1〜Qn,Qnの
ベース・エミッタ間電圧VBEが同じに揃うようなバイア
ス電圧が抵抗ラダー１から各バイポーラ・トランジスタ
Q1〜Qn,Qnのエミッタ側に与えられるようになってい
る。
ベース・エミッタ間電圧VBEが同じに揃うようなバイア
ス電圧が抵抗ラダー１から各バイポーラ・トランジスタ
Q1〜Qn,Qnのエミッタ側に与えられるようになってい
る。
この場合、上記補正電流Ixは、次のようにして求められ
る。
る。
先ず、バイポーラ・トランジスタのベース・エミッタ間
電圧VBEは、次の式（１）によって与えられる。
電圧VBEは、次の式（１）によって与えられる。
k:ボルツマン定数、T:絶対温度 IE:エミッタ面積、IS:飽和電流値 ここで、上記複数のバイポーラ・トランジスタQ1〜Qn,Q
nに1/2のベキ級数にしたがって重み付けされた電流（I,
I/2,I/4,・・・,I/2）が流れるようにするためには、 以上の計算例から、上記補正電流Ixは、各バイポーラ・
トランジスタQ1〜Qnのエミッタ電位VEが18mVずつ順次高
くなるような分圧ΔＶを抵抗ラダー１の各直列抵抗Ｒに
それぞれに生じさせるような大きさであればよい。
nに1/2のベキ級数にしたがって重み付けされた電流（I,
I/2,I/4,・・・,I/2）が流れるようにするためには、 以上の計算例から、上記補正電流Ixは、各バイポーラ・
トランジスタQ1〜Qnのエミッタ電位VEが18mVずつ順次高
くなるような分圧ΔＶを抵抗ラダー１の各直列抵抗Ｒに
それぞれに生じさせるような大きさであればよい。
つまり、上記補正電流Ixは、 となるように設定される。
これにより、複数のバイポーラ・トランジスタQ1〜Qn,Q
nのエミッタ面積に重み付けを行わずとも、各バイポー
ラ・トランジスタQ1〜Qn,Qnがそれぞれに流す電流（I,I
/2,I/4,・・・,I/2,I/2）に所定の重み付けを行うこと
ができる。これとともに、各バイポーラ・トランジスタ
Q1〜Qn,Qnのエミッタ電位を同じに揃えることができる
ようになる。
nのエミッタ面積に重み付けを行わずとも、各バイポー
ラ・トランジスタQ1〜Qn,Qnがそれぞれに流す電流（I,I
/2,I/4,・・・,I/2,I/2）に所定の重み付けを行うこと
ができる。これとともに、各バイポーラ・トランジスタ
Q1〜Qn,Qnのエミッタ電位を同じに揃えることができる
ようになる。
以上のようにして、D/A変換器を構成する素子、とく
に、重み付けされた電流（I,I/2,I/4,・・・,I/2,I/2）
を流す複数のバイポーラ・トランジスタQ1〜Qn,Qnの寸
法種類を少なくすることができるようになり、これによ
り、高精度を維持しつつ、たとえば製造工程などにおけ
る寸法の管理あるいはレイアウト設計の最適化などを行
いやすくすることができるようになる。
に、重み付けされた電流（I,I/2,I/4,・・・,I/2,I/2）
を流す複数のバイポーラ・トランジスタQ1〜Qn,Qnの寸
法種類を少なくすることができるようになり、これによ
り、高精度を維持しつつ、たとえば製造工程などにおけ
る寸法の管理あるいはレイアウト設計の最適化などを行
いやすくすることができるようになる。
第２図は上記補正電流Ixを流す電流源４の構成例を示
す。
す。
同図に示すように、上記電流源４は、上記抵抗ラダー１
の一端から電流を引く第１の定電流回路4A、上記抵抗ラ
ダー１の他端から電流を供給する第２の定電流回路4C、
および第１の定電流回路4Aによって流される電流Ixを第
２の定電流回路4Cに写像させるカレントミラー4Bによっ
て構成される。図において、バイポーラ・トランジスタ
Q44,Q45,Q46は、第２の定電流回路4Cをなすカレントミ
ラーを構成する。また、バイポーラ・トランジスタQ41,
Q42,Q43は、第１の定電流回路4Aによって流される電流I
xを１対１の比で第２の定電流回路4Cに写像させるカレ
ントミラーを構成する。このような構成により、抵抗ラ
ダー１だけに上記補正電流Ixを流すことができる。
の一端から電流を引く第１の定電流回路4A、上記抵抗ラ
ダー１の他端から電流を供給する第２の定電流回路4C、
および第１の定電流回路4Aによって流される電流Ixを第
２の定電流回路4Cに写像させるカレントミラー4Bによっ
て構成される。図において、バイポーラ・トランジスタ
Q44,Q45,Q46は、第２の定電流回路4Cをなすカレントミ
ラーを構成する。また、バイポーラ・トランジスタQ41,
Q42,Q43は、第１の定電流回路4Aによって流される電流I
xを１対１の比で第２の定電流回路4Cに写像させるカレ
ントミラーを構成する。このような構成により、抵抗ラ
ダー１だけに上記補正電流Ixを流すことができる。
上記補正電流Ixを流す電流源４は、第３図に示すよう
に、２つの独立した定電流回路4Aと4Dであってもよい。
この場合、一方の定電流回路4Aが抵抗ラダー１の一端か
ら上記補正電流Ixを引くとともに、これと同じ電流Ixが
他方の定電流回路4Dによって抵抗ラダー１の他端から供
給される。
に、２つの独立した定電流回路4Aと4Dであってもよい。
この場合、一方の定電流回路4Aが抵抗ラダー１の一端か
ら上記補正電流Ixを引くとともに、これと同じ電流Ixが
他方の定電流回路4Dによって抵抗ラダー１の他端から供
給される。
さらに、上記抵抗ラダー１によって分流される電流Ｉが
上記補正電流Ixよりも十分に大きくなるようにすれば、
つまりＩ≫Ixならば、第４図に示すように、上記補正電
流源４は抵抗ラダー１の他端側から補正電流Ixを送り込
むだけの構成であってもよい。
上記補正電流Ixよりも十分に大きくなるようにすれば、
つまりＩ≫Ixならば、第４図に示すように、上記補正電
流源４は抵抗ラダー１の他端側から補正電流Ixを送り込
むだけの構成であってもよい。
第５図は上記補正電流Ixを吸い込む定電流回路4Aの構成
例を示す。
例を示す。
同図に示す定電流回路4Aは、カレントミラー回路を構成
するpnpバイポーラ・トランジスタQ11,Q12,Q13、１対２
の割合のエミッタ面積をもつ２つのバイポーラ・トラン
ジスタQ21とQ22、この２つのバイポーラ・トランジスタ
Q21とQ22のベースを互いに接続する抵抗Ｒ、十分に大き
な変換利得をもつ電流−電圧変換器（Ｉ−Ｖ）41、およ
びバイポーラ・トランジスタQ21,Q22の各エミッタにそ
れぞれに直列挿入された抵抗R,Rなどによって構成され
ている。Ｖ＋は電源電位を示す。
するpnpバイポーラ・トランジスタQ11,Q12,Q13、１対２
の割合のエミッタ面積をもつ２つのバイポーラ・トラン
ジスタQ21とQ22、この２つのバイポーラ・トランジスタ
Q21とQ22のベースを互いに接続する抵抗Ｒ、十分に大き
な変換利得をもつ電流−電圧変換器（Ｉ−Ｖ）41、およ
びバイポーラ・トランジスタQ21,Q22の各エミッタにそ
れぞれに直列挿入された抵抗R,Rなどによって構成され
ている。Ｖ＋は電源電位を示す。
上記定電流回路４は、エミッタ面積比が１（×１）のト
ランジスタQ21のベース側が上記複数のバイポーラ・ト
ランジスタQ1〜Qn,Qnの最右端側のバイポーラ・トラン
ジスタQnのベースに接続され、エミッタ面積比が２（×
２）のトランジスタQ22のベース側が電圧−電流変換回
路41の電流出力側に接続されている。そして、その２つ
のバイポーラ・トランジスタQ21,Q22にそれぞれに流れ
る電流が互いに同じになるような電流Ixが電圧−電流変
換回路41から出力されるような負帰還ループが形成され
ている。つまり、トランジスタQ21とQ22が１対２のエミ
ッタ面積比がもったのと等価のベース・エミッタ間電圧
差をもたらすような電流Ixが流れるようになる。これに
より、定電流回路4Aは、上記複数のバイポーラ・トラン
ジスタQ1〜Qn,Qnのエミッタ面積を1/2のベキ級数にした
がって重み付けしたのと等価な電流の重み付けを生じさ
せるような補正電流Ixを発生することができる。
ランジスタQ21のベース側が上記複数のバイポーラ・ト
ランジスタQ1〜Qn,Qnの最右端側のバイポーラ・トラン
ジスタQnのベースに接続され、エミッタ面積比が２（×
２）のトランジスタQ22のベース側が電圧−電流変換回
路41の電流出力側に接続されている。そして、その２つ
のバイポーラ・トランジスタQ21,Q22にそれぞれに流れ
る電流が互いに同じになるような電流Ixが電圧−電流変
換回路41から出力されるような負帰還ループが形成され
ている。つまり、トランジスタQ21とQ22が１対２のエミ
ッタ面積比がもったのと等価のベース・エミッタ間電圧
差をもたらすような電流Ixが流れるようになる。これに
より、定電流回路4Aは、上記複数のバイポーラ・トラン
ジスタQ1〜Qn,Qnのエミッタ面積を1/2のベキ級数にした
がって重み付けしたのと等価な電流の重み付けを生じさ
せるような補正電流Ixを発生することができる。
第６図は上記補正電流Ixを吐き出す定電流回路4Dの構成
例を示す。
例を示す。
同図に示す定電流回路4Dは、上述した定電流回路4Aと同
様、カレントミラー回路を構成するpnpバイポーラ・ト
ランジスタQ11,Q12,Q13、および１対２の割合のエミッ
タ面積をもつ２つのバイポーラ・トランジスタQ21とQ22
などによって構成される。この場合、エミッタ面積比が
２のバイポーラ・トランジスタQ22のエミッタ側に抵抗2
Rが直列に挿入されていて、この抵抗2Rとバイポーラ・
トランジスタQ22とによって流される電流が、エミッタ
面積比１のバイポーラ・トランジスタQ21に１対１のミ
ラー比で写像されるようになっている。そして、両バイ
ポーラ・トランジスタQ21,Q22をそれぞれに流れた電流
（Ix/2,Ix/2）が合流させられ、この合流電流Ix（Ix＝I
x/2＋Ix/2）が上記補正電流Ixとして出力される。
様、カレントミラー回路を構成するpnpバイポーラ・ト
ランジスタQ11,Q12,Q13、および１対２の割合のエミッ
タ面積をもつ２つのバイポーラ・トランジスタQ21とQ22
などによって構成される。この場合、エミッタ面積比が
２のバイポーラ・トランジスタQ22のエミッタ側に抵抗2
Rが直列に挿入されていて、この抵抗2Rとバイポーラ・
トランジスタQ22とによって流される電流が、エミッタ
面積比１のバイポーラ・トランジスタQ21に１対１のミ
ラー比で写像されるようになっている。そして、両バイ
ポーラ・トランジスタQ21,Q22をそれぞれに流れた電流
（Ix/2,Ix/2）が合流させられ、この合流電流Ix（Ix＝I
x/2＋Ix/2）が上記補正電流Ixとして出力される。
第７図は前記スイッチ回路２の構成例を示す。また、第
８図は第７図に示したスイッチ回路２の等価回路を示
す。
８図は第７図に示したスイッチ回路２の等価回路を示
す。
第７図および第８図に示すように、スイッチ回路２は並
列デジタル入力信号Dinのビット数（ｎビット）に対応
する数（ｎ個）の選択切換スイッチ回路を有する。各選
択切換スイッチ回路の選択状態はデジタル入力信号Din
の各ビットデータに基づいて個々に制御される。各選択
切換スイッチ回路はそれぞれ、バイポーラ・トランジス
タQ31〜Q35および抵抗REによる２段カスケード接続型の
カレントスイッチによって構成され、１つの選択端子と
２つの被選択端子を等価的に有する。この場合、各選択
端子はそれぞれ対応するバイポーラ・トランジスタQ1〜
Qnのコレクタに接続される。また、２つの被選択端子は
それぞれに共通接続される。そして、その一方の共通接
続側から、デジタル入力信号Dinのデータ値に対応する
大きさの出力電流Ioが加算されて取り出されるようにな
っている。
列デジタル入力信号Dinのビット数（ｎビット）に対応
する数（ｎ個）の選択切換スイッチ回路を有する。各選
択切換スイッチ回路の選択状態はデジタル入力信号Din
の各ビットデータに基づいて個々に制御される。各選択
切換スイッチ回路はそれぞれ、バイポーラ・トランジス
タQ31〜Q35および抵抗REによる２段カスケード接続型の
カレントスイッチによって構成され、１つの選択端子と
２つの被選択端子を等価的に有する。この場合、各選択
端子はそれぞれ対応するバイポーラ・トランジスタQ1〜
Qnのコレクタに接続される。また、２つの被選択端子は
それぞれに共通接続される。そして、その一方の共通接
続側から、デジタル入力信号Dinのデータ値に対応する
大きさの出力電流Ioが加算されて取り出されるようにな
っている。
なお、第７図において、Vs1,Vs2,Vs3はそれぞれ一定の
基準電圧を示す。
基準電圧を示す。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、バイポー
ラ・トランジスタQ1〜Qn,Qnはバイポーラ・トランジス
タ以外の能動素子であってもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、バイポー
ラ・トランジスタQ1〜Qn,Qnはバイポーラ・トランジス
タ以外の能動素子であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるD/A変換器に適用し
た場合について説明したが、それに限定されるものでは
なく、たとえば、A/D変換器などにも適用できる。
をその背景となった利用分野であるD/A変換器に適用し
た場合について説明したが、それに限定されるものでは
なく、たとえば、A/D変換器などにも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、D/A変換器などにあって、重み付けされた電
流を流す複数のバイポーラ・トランジスタの寸法種類を
少なくすることができ、これにより、高精度を維持しつ
つ、たとえば製造工程などにおける寸法の管理あるいは
レイアウト設計の最適化などを行いやすくすることがで
きる、という効果がある。
流を流す複数のバイポーラ・トランジスタの寸法種類を
少なくすることができ、これにより、高精度を維持しつ
つ、たとえば製造工程などにおける寸法の管理あるいは
レイアウト設計の最適化などを行いやすくすることがで
きる、という効果がある。
第１図はこの発明による技術が適用されたD/A変換器の
一実施例を示す回路図、 第２図はこの発明の別の実施例を示す回路図、 第３図はこの発明のさらに別の実施例を示す回路図、 第４図はこの発明のさらに別の実施例を示す回路図、 第５図は補正電流を吸い込む定電流回路の構成例を示す
回路図、 第６図は補正電流を吐き出す定電流回路の構成例を示す
回路図、 第７図はこの発明に係るD/A変換器にて使用されるスイ
ッチ回路の構成例を部分的に示す回路図、 第８図は第７図に示したスイッチ回路の等価回路図、 第９図はこの発明に先立って検討されたD/A変換器の構
成例を示す回路図である。 １……抵抗ラダー、２……スイッチ回路、３……定電流
回路、４……補正電流源、4A,4C,4D……定電流回路、4B
……カレントミラー、Q1〜Qn,Qn……重み付けされた電
流を流すバイポーラ・トランジスタ、Ix……補正電流。
一実施例を示す回路図、 第２図はこの発明の別の実施例を示す回路図、 第３図はこの発明のさらに別の実施例を示す回路図、 第４図はこの発明のさらに別の実施例を示す回路図、 第５図は補正電流を吸い込む定電流回路の構成例を示す
回路図、 第６図は補正電流を吐き出す定電流回路の構成例を示す
回路図、 第７図はこの発明に係るD/A変換器にて使用されるスイ
ッチ回路の構成例を部分的に示す回路図、 第８図は第７図に示したスイッチ回路の等価回路図、 第９図はこの発明に先立って検討されたD/A変換器の構
成例を示す回路図である。 １……抵抗ラダー、２……スイッチ回路、３……定電流
回路、４……補正電流源、4A,4C,4D……定電流回路、4B
……カレントミラー、Q1〜Qn,Qn……重み付けされた電
流を流すバイポーラ・トランジスタ、Ix……補正電流。
Claims (2)
- 【請求項１】複数ビットからなるディジタル入力信号に
対応して設けられ、エミッタ面積が互いに同じく揃えら
れてなる複数のバイポーラ・トランジスタと、かかる複
数からなるバイポーラ・トランジスタのベースに共通に
基準電圧を供給する基準電圧源と、１対２の抵抗比を持
つＲと2Rからなる抵抗が直並列に接続され、並列形態と
された2Rの抵抗に上記バイポーラ・トランジスタのエミ
ッタが接続されてなる抵抗ラダーと、上記バイポーラ・
トランジスタにおいてべき級数に従った重み付け電流が
流れるようなベース，エミッタ間電圧を発生させる補正
電流を上記抵抗ラダーの直列形態とされたＲの抵抗の一
端から流し込む第１の定電流源と、上記抵抗ラダーの他
端において上記複数のバイポーラ・トランジスタに流れ
る合計電流と上記補正電流とを吸い込むようにされた第
２の定電流源と、上記ディジタル入力信号により対応す
るバイポーラ・トランジスタのコレクタ電流を電源側又
は出力側に切り替えるスイッチ回路とを備えてなること
を特徴とするD/A変換器。 - 【請求項２】上記第２の定電流源は、上記複数のバイポ
ーラ・トランジスタに流れる合計電流を流す定電流源
と、上記第１の定電流源と同じ電流が入力電流とされ、
それと同じ電流を流すカレントミラーとが並列接続され
てなるものであることを特徴とする特許請求の範囲第１
項記載のD/A変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056850A JPH077915B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056850A JPH077915B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214728A JPS62214728A (ja) | 1987-09-21 |
| JPH077915B2 true JPH077915B2 (ja) | 1995-01-30 |
Family
ID=13038890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056850A Expired - Lifetime JPH077915B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077915B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3872074B2 (ja) | 2004-09-29 | 2007-01-24 | 松下電器産業株式会社 | Ｄ／ａ変換器とそれを用いたａ／ｄ変換器および信号変換器 |
| CN114726369A (zh) * | 2022-04-19 | 2022-07-08 | 西安航天民芯科技有限公司 | 应用于模数转换器的幂级数电流源产生电路及系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940760A (en) * | 1975-03-21 | 1976-02-24 | Analog Devices, Inc. | Digital-to-analog converter with current source transistors operated accurately at different current densities |
| US4349811A (en) * | 1980-07-30 | 1982-09-14 | Analog Devices, Incorporated | Digital-to-analog converter with improved compensation arrangement for offset voltage variations |
-
1986
- 1986-03-17 JP JP61056850A patent/JPH077915B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62214728A (ja) | 1987-09-21 |
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