JPH0779247A

JPH0779247A - クロスコネクト装置

Info

Publication number: JPH0779247A
Application number: JP16096193A
Authority: JP
Inventors: Hitoshi Obara; 仁小原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】本発明は、クロスコネクト装置に関し、回路
規模および遅延時間を低減しつつ大容量化およびＡＴＭ
回線の混在に適応することを目的とする。【構成】複数の入力ポートから複数の回線の多重信号
を取り込み、ルーティング制御情報に基づいて複数の出
力ポートにルーティングするクロスコネクト装置におい
て、多重信号をその構成に基づいて回線毎に分離する分
離手段と、その分離された回線をルーティング制御情報
で示される宛先毎に組合せて多重化し、出力ポートに個
別に対応したフレームを送出する内部多重化手段とを有
し、個々の入力ポートに対応した入力手段と、内部多重
化手段から送出されたフレームで特定の宛先に対応する
ものを取り込んで回線毎に分離する内部分離手段と、そ
の分離された回線を特定の宛先に対応した出力ポートに
多重化して送出する多重化手段とを有し、出力ポートに
個別に対応した出力手段とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の回線を同期多重
化したデータ伝送網において、個々の回線についてタイ
ムスロット毎の入替えや編集を行って回線設定を行うク
ロスコネクト装置に関する。

【０００２】

【従来の技術】新同期多重インターフェース(ＳＤＨ：S
ynchronous Digital Hierachy)では、1.5Ｍb/s、52Ｍb/
s、155Ｍb/s 等の速度が異なる複数の回線から構成され
る多元速度回線が時分割により同期多重化して伝送され
る。

【０００３】このようなデータ伝送システムでは、多重
化された個々の回線を時間軸上で入替えたり編集してス
イッチングやルーティングを行うことにより回線設定を
行うクロスコネクトの処理が行われる。

【０００４】図１３は、従来のクロスコネクト装置の第
一の構成例を示す図である。図において、クロスコネク
ト回路１３１の入力ポート１３２₁、１３２₂にはそれ
ぞれ155Mb/s の速度の信号が入力され、その出力ポート
１３３₁、１３３₂には本クロスコネクト装置によって
クロスコネクト処理が施された同一速度の信号が出力さ
れる。クロスコネクト回路１３１の出力ポート１３
３₃、１３３₄はそれぞれクロスコネクト回路１３４の
入力ポート１３５₁、１３５₂に接続され、クロスコネク
ト回路１３４の出力ポート１３６₁、１３６₂はそれぞ
れクロスコネクト回路１３１の入力ポート１３２₃、１
３２₄に接続される。クロスコネクト回路１３４の出力
ポート１３６₃、１３６₄はそれぞれクロスコネクト回
路１３７の入力ポート１３８₁、１３８₂に接続され、
クロスコネクト回路１３７の出力ポート１３９₁、１３
９₂はそれぞれクロスコネクト回路１３４の入力ポート
１３２₃、１３２₄に接続される。なお、クロスコネクト
回路１３１、１３４、１３７は、一般的な時間スイッチ
回路で構成される。

【０００５】クロスコネクト回路１３１は、入力ポート
１３２₁〜１３２₄から図１４に示す１５５Ｍb/s の信
号１４１を取り込み、その信号の伝送速度単位に直接ク
ロスコネクト処理を施すことができるものについては、
その処理を施して出力ポート１３３₁、１３３₂に送出
し、このような処理を直接施すことができないものにつ
いては、出力ポート１３３₃、１３３₄に送出する。

【０００６】クロスコネクト回路１３４、１３７は、上
述したようにクロスコネクト１３１に対してチェイン状
に接続され、それぞれ図１４に示す３つの５２Ｍb/s の
信号１４２₁〜１４２₃と、その信号に個別に含まれる
２８個の1.5Ｍb/sの信号とについて、クロスコネクト回
路１３１と同様のクロスコネクト処理を行う。

【０００７】したがって、出力ポート１３３₁、１３３₂
には、入力ポート１３２₁、１３２₂に同期多重化して入
力された多元速度回線がクロスコネクトされて得られ
る。図１５は、従来のクロスコネクト装置の第二の構成
例を示す図である。

【０００８】図において、多重化回路１５１は１５５Ｍ
b/s の信号が個別に与えられる入力ポート１５２₁〜１
５２₄を有し、その出力はクロスコネクト回路１５３を
介して分離回路１５４の入力に接続される。分離回路１
５４は、出力ポート１５５₁〜１５５₄を有する。

【０００９】クロスコネクト回路１５３では、多重化回
路１５１の出力はメモリ１５６のデータ入力に接続さ
れ、そのデータ出力は分離回路１５４の入力に接続され
る。メモリ１５６の読み出しアドレス入力にはリードア
ドレスカウンタ１５７の出力が接続され、そのリードア
ドレスカウンタの入力およびメモリ１５６の書き込みア
ドレス入力にはライトアドレスカウンタ１５８の出力が
接続される。

【００１０】このような構成のクロスコネクト装置で
は、例えば、直並列展開度を１バイトとすると、一般に
単一速度で用いられる時間スイッチ回路と構成と同じと
なり、多重化回路１５１は入力ポート１５２₁〜１５２
₄から与えられる１５５Ｍb/sの信号について、上述し
た２８個の1.5Ｍb/sの信号毎に直並列展開および多重化
の処理を行う。ライトアドレスカウンタ１５８はこのよ
うな処理に同期したシーケンシャルなアドレスをリサイ
クリックに出力し、メモリ１５６にはそのアドレスで指
定される記憶領域に順次上述した処理によって得られた
データが蓄積される。

【００１１】さらに、メモリ１５６は、このようにして
蓄積されたデータについて、所定のクロスコネクト処理
の内容に基づいてリードアドレスカウンタ１５７が出力
するアドレスに対応した記憶領域からの読み出し動作を
行う。分離回路１５４は、このようにして読み出される
データを取り込み、リードアドレス１５７に同期して並
直列展開し、さらに多重分離して出力ポート１５５₁〜
１５５₄に出力する。

【００１２】図１６は、従来のクロスコネクト装置の第
三の構成例を示す図である。本構成例と図１５に示す従
来例との相違点は、多重化回路１５１に代えて３つの入
力ポート１６１₁〜１６１₃を有する多重化回路１６２
を備え、分離回路１５４に代えて３つの出力ポート１６
３₁〜１６３₃を有する分離回路１６４を備え、入力ポ
ート１６１₁〜１６１₃上に個別に直並列変換回路１６
５₁〜１６５₃を配置し、さらに、出力ポート１６３₁〜
１６３₃上に個別に並直列変換回路１６６₁〜１６６₃
を配置した点にある。

【００１３】このような構成のクロスコネクト装置で
は、直並列変換回路１６５₁〜１６５₃は、それぞれ入力
ポート１６１₁〜１６１₃上の複数のフレームｆ₁〜ｆ_n
に配置された個々の回線について、その回線の伝送情報
（クロスコネクト処理の単位となる。）を抽出し、並列
に変換して多重化回路１６２に与える。また、並直列変
換回路１６５₁〜１６５₃は、直並列変換回路１６６₁〜
１６６₃と反対の処理を行う。

【００１４】すなわち、複数のフレームに分散して配置
された回線が並列展開されてクロスコネクト回路１５３
に与えられるので、そのクロスコネクト回路では、メモ
リの単位記憶領域当たりのサイズ（クロスコネクト処理
の単位となる語長）を大きく設定することにより、内部
回路の動作速度を低く抑えて図１５に示す従来例構成と
同様のクロスコネクト処理を行い、大容量化に確実に適
応する。

【００１５】また、近年、通信速度、通信時間、伝送情
報の性質等が異なる多様な情報を統一して効率的に伝送
するために、このような情報を分割したセル単位に多重
化伝送する非同期転送モード（以下、「ＡＴＭ（Asynch
ronous Transfer Mode) という。）」が多く採用されつ
つある。

【００１６】従来、一部の入力ポートに宛先が異なるＡ
ＴＭ回線が多重化されて与えられ、その他の入力ポート
に同期多重化された回線（以下、「同期回線」とい
う。）が与えられるデータ伝送システムでは、クロスコ
ネクト処理の方法として、入力ポートにおいて両回線を
分離して回線の種別毎に個別にクロスコネクト処理を施
す第一の方法と、入出力ポートをスロット化したリング
で接続し、ＡＴＭ（パケット）回線は任意の空いている
スロットに割り付けて収容し、同期回線は特定のスロッ
トに固定して割り付ける第二の方法と、入力ポートで同
期回線のデータをＡＴＭセルに収容し、単一のＡＴＭス
イッチ回路を介してクロスコネクト処理を行う第三の方
法とがあった。

【００１７】

【発明が解決しようとする課題】ところで、上述した従
来のクロスコネクト装置の内、図１３に示すものでは、
例えば、入力ポート１３２₁、１３２₂に与えられるフ
レームの全てについて1.5Ｍb/sの信号単位でクロスコネ
クト処理を施す必要がある場合には、クロスコネクト１
３１、１３４がクロスコネクト処理を行う必要がなく、
多元速度回線に含む速度クラスの数が多くなるほど個々
のクロスコネクト回路間を結ぶリンクの冗長性が大きく
なってそのリンクにおける遅延時間が増大し、かつ回路
規模が大きくなった。

【００１８】また、図１５に示す従来例では、クロスコ
ネクト処理が最低速度の回線毎に行われるために、装置
内で行われる処理の速度が速くなって、特に低速回線に
ついてのクロスコネクト処理の量が大きい場合には処理
効率が低下し、実時間性の要求を満足しつつ大容量化を
はかることは困難であった。

【００１９】さらに、図１６に示す従来例では、直並列
変換回路１６５₁〜１６５₃において並列展開度の拡大
がはかられるために、入力ポート１６１₁〜１６１₃お
よび出力ポート１６３₁〜１６３₃において複数のフレ
ームを一次的に記憶しなければならず、装置全体に搭載
すべきメモリの容量とクロスコネクト処理の遅延時間と
が大きかった。また、高速の回線については、一旦小さ
な単位に区切られてクロスコネクト処理が施されるため
に、処理効率が低下した。

【００２０】また、高速回線と低速回線とにそれぞれ施
すべきクロスコネクト処理の処理量は、一般に予測でき
ず、かつ任意に設定することはできないために、遅延時
間の低減、回路規模の低減および大容量化への適応を全
て満足することは、上述した何れの従来例においてもで
きなかった。

【００２１】さらに、混在して与えられる同期回線とＡ
ＴＭ回線とに対するクロスコネクト処理の方法の内、上
述した第一の方法では、ＡＴＭ回線にかかわるクロスコ
ネクト処理が必ずしも常時行われないにもかかわらず、
装置内にはこのような回線に対応したハードウエアが搭
載され、回路規模が大きかった。

【００２２】また、第二の方法では、リングの速度によ
って大容量化の上限が決定され、かつ入出力ポートにお
いて高速のリングに対するデータの挿入および分離の処
理を行う回路が搭載されるために、回路規模が大きかっ
た。

【００２３】さらに、第三の方法では、入力ポート側で
同期回線をＡＴＭ回線に収容して出力ポート側でその反
対の処理を行うために、図１６に示す従来例と同様にし
て、複数のフレームを一次的に記憶しなければならず、
装置全体に搭載すべきメモリの容量が増大した。また、
同期回線については、ＡＴＭスイッチ回路を介してクロ
スコネクト処理する際に生じる転送時間のバラツキを吸
収するために、セル損失発生の監視その他の回路を付加
しなければならず、回路規模や遅延時間が大きくなって
セル損失によって伝送品質の劣化が生じていた。

【００２４】本発明は、回路規模および遅延時間を低減
しつつ大容量化およびＡＴＭ回線の混在に適応可能なク
ロスコネクト装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】請求項１に記載の発明
は、複数の入力ポートから複数の回線が多重化された多
重信号を取り込み、これらの回線について予め設定され
たルーティング制御情報に基づいて複数の出力ポートに
ルーティングするクロスコネクト装置において、多重信
号の構成に基づいて、その信号を回線毎に分離する分離
手段と、分離手段によって分離された個々の回線につい
て、ルーティング制御情報で示される宛先毎に組合せて
多重化し、出力ポートに個別に対応したフレームを送出
する内部多重化手段とを有し、入力ポートに個別に対応
して配置された入力手段と、内部多重化手段によって送
出されたフレームの内、予め設定された特定の宛先に対
応するフレームを取り込んで回線毎に分離する内部分離
手段と、内部分離手段によって分離された回線を特定の
宛先に対応した出力ポートに予め設定された構成で多重
化して送出する多重化手段とを有し、出力ポートに個別
に対応して配置された出力手段とを備えたことを特徴と
する。

【００２６】請求項２に記載の発明は、複数の入力ポー
トから複数の回線が多重化された多重信号を取り込み、
これらの回線について伝送情報に付加された宛先情報に
基づいて複数の出力ポートにルーティングするクロスコ
ネクト装置において、多重信号の構成に基づいて、その
信号を回線毎に分離する分離手段と、分離手段によって
分離された個々の回線について、宛先情報で示される宛
先毎に組合せて多重化し、出力ポートに個別に対応した
フレームを送出する内部多重化手段とを有し、入力ポー
トに個別に対応して配置された入力手段と、内部多重化
手段によって送出されたフレームの内、予め設定された
特定の宛先情報を含むフレームを取り込んで回線毎に分
離する内部分離手段と、内部分離手段によって分離され
た回線を特定の宛先情報に対応した出力ポートに予め設
定された構成で多重化して送出する多重化手段とを有
し、出力ポートに個別に対応して配置された出力手段と
を備えたことを特徴とする。

【００２７】請求項３に記載の発明は、請求項２に記載
のクロスコネクト装置において、個々の入力ポートに対
応する入力手段から送出されたフレームを多重化する再
多重化手段と、再多重化手段によって多重化された複数
のフレームを取り込み、個々のフレームに含まれる宛先
情報に基づきルーチングを行うＡＴＭスイッチと、ＡＴ
Ｍスイッチによってルーティングされた複数のフレーム
を宛先情報で示される宛先毎に分離し、その宛先に対応
した出力手段に分配する分配手段とを備えたことを特徴
とする。

【００２８】請求項４に記載の発明は、請求項１または
請求項２に記載のクロスコネクト装置おいて、個々の入
力ポートに対応する入力手段から個別に送出されたフレ
ームを取り込み、ルーティング制御情報あるいは個々の
フレームに含まれる宛先情報に示される宛先に基づいて
個々の出力手段と対向してルーティングを行うスイッチ
を備えたことを特徴とする。

【００２９】請求項５に記載の発明は、複数の入力ポー
トから複数の回線が多重化された多重信号を取り込み、
これらの回線について、予め設定されたルーティング制
御情報で示される複数の出力ポートに対してルーティン
グを行うルーティング手段を備えたクロスコネクト装置
において、複数の出力ポートに個別に空いているパスを
管理し、ルーティングの宛先を指定した要求に応じてそ
の宛先に対応した出力ポートの空いているパスを割り付
ける割り付け手段を備え、多重信号の構成に基づいてそ
の信号に多重化されたＡＴＭ回線と同期多重回線とを分
離する分離手段と、分離手段によって分離された個々の
同期多重回線について、ルーティング制御情報に基づき
ルーティング手段に対する中継を行う同期回線中継手段
と、分離手段によって分離された個々のＡＴＭ回線につ
いて、その回線のセルに示される宛先について割り付け
手段を介してパスの割り付けを受け、そのパスに対応し
たルーティング制御情報に基づきルーティング手段に対
する中継を行う非同期回線中継手段とを有し、入力ポー
トに個別に対応して配置された入力手段を備えたことを
特徴とする。

【００３０】

【作用】請求項１に記載のクロスコネクト装置では、個
々の入力ポートに対応して配置された入力手段におい
て、分離手段が該当する入力ポートに与えられた多重信
号に多重化された各回線をついてその信号の構成に基づ
き分離し、内部多重化手段がこのように分離された回線
について、予め設定されたルーティング制御情報で示さ
れる宛先毎に組み合わせ、さらに多重化してその宛先に
対応した出力ポートに対応したフレームを構成して出力
する。一方、このような出力ポートに個別に対応して配
置された出力手段では、このように各内部多重化手段か
ら送出されたフレームの内、上述した出力ポートを示す
特定の宛先に対応するフレームを内部分離手段が取り込
んで回線毎に分離し、多重化手段がその分離された回線
を予め設定された構成で多重化してその出力ポートに出
力する。

【００３１】上述したフレームは個々の入力ポートに与
えられる多重信号の構成に応じて最適な長さで構成さ
れ、このようなフレーム毎にクロスコネクト処理が行わ
れるので、同じ多重信号に多重化された回線の内、最小
の回線をクロスコネクト処理の処理単位としていた従来
例に比べて、並列展開度が大きな値に設定可能となって
処理速度が低減される。

【００３２】請求項２に記載のクロスコネクト装置で
は、分離手段によって分離された個々の回線について内
部多重化手段が施す組合せおよび多重化の処理が、各回
線の伝送情報に付加された宛先情報で示される宛先毎に
行われる点で請求項１に記載のクロスコネクト装置と異
なる。

【００３３】したがって、本発明では、請求項１に記載
のクロスコネクト装置と同様にして、従来例より並列展
開度が大きな値に設定可能となり、処理速度が低減され
る。請求項３に記載のクロスコネクト装置では、ＡＴＭ
スイッチは、個々の入力ポートに対応した入力手段から
送出されたフレームが再多重化手段によって多重化され
て与えられ、これらのフレームに個別に含まれる宛先情
報に基づいてルーチイングする。さらに、分配手段は、
このように多重化されたままでルーチングされた個々の
フレームをそのフレームの宛先情報に基づいて宛先毎に
分離し、その宛先に対応した出力手段に分配する。

【００３４】すなわち、入出力ポート間におけるクロス
コネクト処理の内、特に高速性が要求される入力手段と
出力手段との間における同じ宛先のフレーム毎のルーテ
ィング処理がＡＴＭスイッチで集中して行われ、フレー
ムの流れが単一化されてＡＴＭスイッチ内でパイプライ
ン状に形成され、請求項２に記載のクロスコネクト装置
よりフレーム長をさらに大きく設定でき、確実に高速化
に対応できる。

【００３５】請求項４に記載のクロスコネクト装置で
は、請求項１または請求項２に記載のクロスコネクト装
置の入力手段と出力手段との間において同じ宛先のフレ
ーム毎に行われるルーティング処理が、各入力手段およ
び出力手段に個別に対応した複数のポートを有するスイ
ッチによって行われる。

【００３６】したがって、このようなスイッチを介して
上述したフレームの流れが複数に分散され、フレームの
流れが単一であった請求項１および請求項２に記載のク
ロスコネクト装置に比べて動作速度の上限を高めること
が可能となる。

【００３７】請求項５に記載のクロスコネクト装置で
は、分離手段が対応する入力ポートに与えられた多重信
号の構成に基づいてその信号に混在して多重化されたＡ
ＴＭ回線と同期多重回線とを分離し、同期多重回線につ
いては、同期回線中継手段を介してルーティング手段に
中継する。非同期回線中継手段は、このように分離され
たＡＴＭ回線について、その回線のセルに示される宛先
を指定して割り付け手段から出力ポート上の空いている
パスの割り付けを受け、そのパスに対応したルーティン
グ制御情報に基づいてルーティング手段に対する中継を
行う。ルーティング手段は、このようにして中継された
同期多重回線とＡＴＭ回線とを取り込み、予め設定され
たルーティング制御情報で示される複数の出力ポートに
対するルーティングを行う。

【００３８】したがって、混在して多重化された同期回
線およびＡＴＭ回線について、クロスコネクト処理が統
合されて確実に行われる。

【００３９】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図１は、請求項１に記載の発明に対
応した実施例を示す図である。

【００４０】図において、送信回路１１₁〜１１_Nは、
それぞれ入力ポート１２₁〜１２_Nを有し、内部バス１
３を介して受信回路１４₁〜１４_Nに接続される。受信
回路１４₁〜１４_Nは、それぞれ出力ポート１５₁〜１
５_Nを有する。

【００４１】送信回路１１₁では、入力ポート１２₁は
分離回路１６₁の入力に接続され、その第一〜第四の出
力はそれぞれメモリ１７₁₁〜１７₁₄の入力に接続され
る。メモリ１７₁₁〜１７₁₄の出力はそれぞれ内部多重化
回路１８₁の第一〜第四の入力に接続され、その出力は
内部バス１３に接続される。分離回路１６₁の制御入力
には分離制御回路１９₁の出力が接続され、内部多重化
回路１８₁の制御入力には内部多重制御回路２０₁の出
力が接続される。なお、送信回路１１₂〜１１_Nの構成
については、何れも送信回路１１₁の構成と同じである
から、これらの送信回路の対応する構成要素にはそれぞ
れ第一添え文字として「₂」〜「_N」を付加した同じ参照
番号を付与し、ここではその説明を省略する。

【００４２】受信回路１４₁では、内部分離回路２１₁
の入力には内部バス１３が接続され、内部分離回路２１
₁の第一〜第四の出力はそれぞれメモリ２２₁₁〜２２₁₄
の入力に接続される。メモリ２２₁₁〜２２₁₄の出力はそ
れぞれ多重化回路２３₁の第一〜第四の入力に接続さ
れ、その出力は出力ポート１５₁に接続される。内部分
離回路２１₁の制御入力には内部分離制御回路２４₁の
出力が接続され、多重化回路２３₁の制御入力には多重
制御回路２５₁の出力が接続される。なお、受信回路１
４₂〜１４_Nの構成については、何れも受信回路１４₁
の構成と同じであるから、これらの受信回路の対応する
構成要素にはそれぞれ第一添え文字として「₂」〜「_N」
を付加した同じ参照番号を付与し、ここではその説明を
省略する。

【００４３】なお、本実施例と請求項１に記載の構成要
素との対応関係については、分離回路１６_k(ｋは「１」
〜「Ｎ」の何れかの値であって、以下、同様であ
る。）、メモリ１７_k1〜１７_k4および分離制御回路１９
_kは分離手段に対応し、内部多重化回路１８_kおよび内
部多重制御回路２０_kは内部多重化手段に対応し、送信
回路１１_kは入力手段に対応し、内部分離回路２１_k、
メモリ２２_k1〜２２_k4および内部分離制御回路２４_kは
内部分離手段に対応し、多重化回路２３_kおよび多重化
制御回路２５_kは多重化手段に対応し、受信回路１４_k
は出力手段に対応する。

【００４４】図２は本実施例の動作を説明する図であ
る。以下、図１および図２を参照して本実施例の動作を
説明する。送信回路１１₁では、入力ポート１２₁に
は、図２(a) に示すフレーム構成の時分割多重信号が入
力される。分離制御回路１９₁は、メモリ１７₁〜１７₄
の内の何れのメモリに、上述したフレーム構成に基づい
てフィールド毎に形成される回線(図２〜)の伝送情
報を格納すべきかを示す制御情報を予め有する。分離回
路１６₁は、入力ポート１２₁から与えられる個々の回
線の伝送情報を分離制御回路１９₁の制御の下で回線毎
に分離してメモリ１７₁〜１７₄に格納する。したがっ
て、メモリ１７₁には図２に示す回線の情報が格納さ
れ、メモリ１７₂には図２に示す回線の情報が格納さ
れ、メモリ１７₃には図２に示す回線の情報が格納さ
れ、メモリ１７₄には図２に示す回線の情報が格納さ
れる。

【００４５】内部多重制御回路２０₁は、内部バス１３
を介して送受されるフレーム（以下、「内部フレーム」
という。）の宛先となる受信回路１４₁〜１４_Nの識別情
報、収容されるべき回線の種類や時間軸上の配置等を示
す制御情報を予め有する。内部多重化回路１８₁は、図
２に点線の矢印で示すように、メモリ１７₁〜１７₄に
格納された伝送情報を内部多重制御回路２０₁の制御の
下で読み出して内部フレーム（図２(b))を形成し、内部
バス１３に送出する。

【００４６】なお、送信回路１１₂〜１１_Nでは、それ
ぞれ分離制御回路１９₂〜１９_Nの制御の下で入力ポー
ト１２₂〜１２_Nから入力される時分割多重信号を取り込
み、かつ内部多重制御回路２０₂〜２０_Nの制御の下で
同様にして内部バス１３に内部フレームを送出する。

【００４７】受信回路１４₁〜１４_Nの内、送信回路１
１₁から内部バス１３に送出された内部フレームの宛先
となる受信回路（ここでは、簡単のため受信回路１４₁
のみとする。）では、内部分離制御回路２４₁は、内部
バス１３から内部フレームを受信すべきタイミング（送
信元の送信回路の識別情報）、その内部フレームに収容
される回線の種類や時間軸上の配置その他を示す制御情
報を予め有する。内部分離回路２１₁は、内部分離制御
回路２４₁の制御の下で、内部バス１３を介して与えら
れる内部フレームを取り込み、そのフレームに多重化さ
れた複数の回線の伝送情報を回線毎に分離して各回線に
対応したメモリ２２₁₁〜２２₁₄に格納する。

【００４８】多重化制御回路２５₁は、出力ポート１５
₁に送出すべきフレームの構成に基づいて、予めそのフ
レームに多重化されるべき個々の回線の時間軸上の配置
を示す制御情報を有する。多重化回路２３₁は、多重化
制御回路２５₁の制御の下で、図２に細線の矢印で示す
ように、メモリ２２₁₁〜２２₁₄に格納された内部フレー
ムを読み出してフレームを構成し、出力ポート１５₁に
送出する。

【００４９】すなわち、送信回路１１₁〜１１_Nにはそ
れぞれ入力ポート１２₁〜１２_Nに個別に与えられるフ
レームを内部フレームに分割する機能が負荷分散され、
受信回路１４₁〜１４_Nにはそれぞれ上述した内部フレ
ームから出力ポート１５₁〜１５_Nに送出すべきフレー
ムを構成する機能が負荷分散される。

【００５０】このように本実施例によれば、入力ポート
１２₁〜１２_Nに時分割多重化して与えられる個々の回
線の長さに最適値に設定された長さの内部フレーム毎に
クロスコネクト処理が行われるので、多重化して与えら
れる回線の内、最小の回線を処理単位としなければなら
なかった従来例に比べて、並列展開度を大きな値に設定
可能となって処理速度が低減され、かつ大容量化に容易
に適応可能となる。また、本実施例では、図１６に示す
従来例に比べると、直並列変換回路１６５₁〜１６５₃
および並直列変換回路１６６₁〜１６６₃を付加せずに並
列展開度が拡大されるために、回路規模および遅延時間
が低減される。さらに、本実施例では、送信回路１１₁
〜１１_Nおよび受信回路１４₁〜１４_Nのように、同じ
構成のモジュールを複数配置することによりクロスコネ
クト装置が構成されるので、その構成が標準化されて増
設が容易となる。

【００５１】なお、本実施例では、送信回路１１₁〜１
１_Nに単一の入力ポートを収容し、受信回路１４₁〜１
４_Nに単一の出力ポートを収容しているが、本発明で
は、このような構成に限定されず、それぞれ複数の入力
ポートおよび出力ポートを収容してもよい。

【００５２】また、本実施例では、入力ポート１２₁に
多重化して与えられた全ての回線が出力ポート１５₁に
クロスコネクト処理されてルーチングされているが、本
発明では、このような場合に限定されず入力ポート１２
₁〜１２_Nと、出力ポート１５₁〜１５_Nとの間におけ
る任意のクロスコネクト処理についても同様に適用可能
である。

【００５３】さらに、本実施例では、送信回路１１₁〜
１１_Nにはそれぞれ内部多重制御回路２０₁〜２０_Nが
備えられ、受信回路１４₁〜１４_Nにはそれぞれ内部分
離制御回路２４₁〜２４_Nが備えられているが、本発明
では、このような構成に限定されず、例えば、これらの
内部多重制御回路および内部分離制御回路を一体化して
構成してもよい。

【００５４】また、本実施例では、内部バス１３を介し
て全ての送信回路と受信回路との間をリンクしている
が、本発明では、このような方法に限定されず、例え
ば、内部バス１３に代えてリング状の内部バスを用いた
り、全ての送信回路と受信回路との間をメッシュ状のリ
ンクを介して接続してもよい。

【００５５】図３は、請求項２、３に記載の発明に対応
した実施例を示す図である。本実施例と図１に示す実施
例との相違点は、送信回路１１₁〜１１_Nに代えて送信
回路３１₁〜３１₃を備え、受信回路１４₁〜１４_Nに代
えて受信回路３２₁〜３２₃を備え、送信回路３１₁〜
３１₃と受信回路３２₁〜３２₃との間に、内部バス１
３に代えて縦続接続された多重化回路３３、共通バッフ
ァ型スイッチ３４および分離回路３５を備えた点にあ
る。

【００５６】共通バッファ型スイッチ３４では、多重化
回路３３の出力がファーストイン・ファーストアウト方
式の共通メモリ３６のデータ入力および分配回路３７の
一方の入力に接続され、共通メモリ３６のデータ出力は
分離回路３５の入力に接続される。分配回路３７の第一
〜第三の出力は、それぞれ出力ポート１５₁〜１５_Nに
個別に対応させて設けられたファーストイン・ファース
トアウト方式のアドレスメモリ３８₁〜３８₃を介し
て、アドレス選択回路３９の第一および第三の入力に接
続される。アドレス選択回路３９の出力は、共通メモリ
の読み出しアドレス入力に接続される。書き込みアドレ
ス発生回路４０の出力は、共通メモリ３６の書き込みア
ドレス入力および分配回路３７の他方の入力に接続され
る。

【００５７】送信回路３１₁〜３１₃の構成は、内部多
重制御回路２０₁〜２０_Nに代えて後述の機能が付加され
た内部多重制御回路（図示されない。）を備えた点を除
き、送信回路１１₁〜１１_Nの構成と同じである。

【００５８】受信回路３２₁〜３２₃の構成は、内部分
離制御回路２４₁〜２４_Nに代えて後述の機能が付加され
た内部分離制御回路（図示されない。）を備えた点を除
き、受信回路１４₁〜１４_Nの構成と同じである。

【００５９】なお、本実施例と請求項２、３に記載の発
明との対応関係については、送信回路１１_kは入力手段
に対応し、受信回路１４_kは出力手段に対応し、多重化
回路３３は再多重化手段に対応し、共通バッファ型スイ
ッチ３４はＡＴＭスイッチに対応し、分離回路３５は分
配手段に対応する。

【００６０】以下、本実施例の動作を説明する。送信回
路３１₁〜３１₃は入力ポート１２₁〜１２₃に与えら
れる時分割多重化信号を取り込み、図１に示す実施例と
同様にして内部フレームに分離して送出するが、その内
部フレームの先頭には、図４に示すように、送信回路
３１₁〜３１₃にそれぞれ設けられた内部多重制御回路
によって宛先の出力ポート、フレームおよびそのフレー
ムの種別を識別するヘッダが付加される。

【００６１】多重化回路３３は、このような構成の内部
フレームを所定の方法により多重化して出力する。共通
メモリ３６は、書き込みアドレス発生回路４０から逐次
出力される書き込みアドレスで示される記憶領域に、こ
のようにして多重化された内部フレームの内容（図４
〜）を格納する。

【００６２】分配回路３７は、個々の内部フレームにつ
いて上述した書き込みアドレスを取り込み、アドレスメ
モリ３８₁〜３８₃の内、上述したヘッダで示される宛
先の出力ポートに対応したアドレスメモリに書き込む。

【００６３】アドレス選択回路３９は、このようにアド
レスメモリ３８₁〜３８₃に書き込まれたアドレスを予
め決められた一定の順序で読み出す。共通メモリ３６
は、このようにして読み出されるアドレスに対応した記
憶領域からその領域に格納された内部フレームの内容
（図４〜の何れか）を読み出す。分離回路３５は、
このようにして読み出された内部フレームの内容を取り
込み、アドレス選択回路３９から出力されるアドレスの
順序に対応した一定の順序で分離する。

【００６４】受信回路３２₁〜３２₃はこのように分離
して与えられる内部フレームの内容を取り込み、図１に
示す実施例と同様にして多重化して送出するが、その多
重化の処理は、受信回路３２₁〜３２₃にそれぞれ設けら
れた内部分離制御回路の制御の下で、予め個々の内部フ
レームについて決められた時間軸上の位置ではなく、上
述したヘッダの内容に基づいて行われる。

【００６５】このように本実施例によれば、高速の処理
にかかわる部分が共通バッファ型スイッチ３４に集中し
て配置され、内部フレームの流れが共通メモリ３６を介
して単一化されるので、内部フレームの流れがパイプラ
イン状に形成されて送信回路３１₁〜３１₃と受信回路
３２₁〜３２₃との間の同期制御が確実に行われ、図１
に示す実施例に比べると、内部フレームの長さを大きく
設定して容易に高速化できる。さらに、本実施例では、
内部フレームについて、収容すべき回線の構成に変更が
生じた場合には、受信回路３２₁〜３２₃に含まれる内
部分離制御回路２４₁〜２４₃および分離回路３５に、
その修正後のヘッダの内容に対応した処理手順を付加し
たり予め備え、かつ上述したヘッダの内容を適宜修正す
ることにより、基本的なハードウエアの構成を変更せず
に速やかにかつ容易に適応することが可能である。な
お、このような円滑な対応を行うための実際の手法とし
ては、ヘッダ長を予め余分に確保する方法が一般に用い
られる。

【００６６】また、本実施例では、送信回路３１₁〜３
１₃において予め決められたアルゴリズムによりヘッダ
を切り換えて設定することにより、伝送路の障害その他
に起因したルーティングの切り換えを効率的に行うこと
ができる。

【００６７】なお、本実施例では、入力ポート１２₁〜
１２₃に同期多重化された複数の回線（例えば、ＳＤＨ
回線）のみが与えられる場合についてのみ説明したが、
本実施例では、ＡＴＭセルが混在して与えられる場合に
は、そのＡＴＭセルの構成に内部フレームの構成を一致
させることにより、共通バッファ型スイッチ３４を共用
することが可能である。

【００６８】また、このようなＡＴＭ回線を収容する方
法としては、送信回路３１₁〜３１₃において同期多重化
された回線とＡＴＭ回線とを分離して蓄積する方法、共
通バッファ型スイッチ３４において両回線に対応した記
憶領域を分離して設けたり、ＡＴＭ回線を優先してクロ
スコネクト処理する方法の何れを採用してもよい。さら
に、本実施例では、アドレスメモリ３８₁〜３８₃に個
別のメモリ素子が用いられているが、本発明では、この
ような構成に限定されず、例えば、これらのアドレスメ
モリを単一のメモリに統合化して構成してもよい。

【００６９】また、本実施例では、共通バッファ型スイ
ッチ３４を介して内部フレームのレベルにおける一次的
なクロスコネクト処理を行っているが、本発明では、こ
のような構成に限定されず、例えば、共通バッファ型ス
イッチ３４に代えて出力バッファ型ＡＴＭスイッチ回路
その他のノンブロックなスイッチを用いてもよい。

【００７０】図５は、請求項４に記載の発明に対応した
実施例を示す図である。図において、入力ポート５１₁₁
〜５１₁₃を有する送信回路５２₁の第一および第二の出
力はそれぞれ中間スイッチ回路５３₁の第一および第二
の入力に接続され、その第一および第二の出力はそれぞ
れ受信回路５４₁の第一および第二の入力に接続され
る。受信回路５４₁は、出力ポート５５₁₁〜５５₁₃を有
する。入力ポート５１₂₁〜５１₂₃を有する送信回路５２
₂の第一および第二の出力はそれぞれ中間スイッチ回路
５３₁の第三および第四の入力に接続され、その第三お
よび第四の出力はそれぞれ受信回路５４₂の第一および
第二の入力に接続される。受信回路５４₂は、出力ポー
ト５５₂₁〜５５₂₃を有する。入力ポート５１₃₁〜５１ ₃₃
を有する送信回路５２₃の第一および第二の出力はそれ
ぞれ中間スイッチ回路５３₁の第五および第六の入力に
接続され、その第五および第六の出力はそれぞれ受信回
路５４₃の第一および第二の入力に接続される。受信回
路５４₃は、出力ポート５５₂₁〜５５₂₃を有する。送信
回路５２₁の第三および第四の出力はそれぞれ中間スイ
ッチ回路５３₂の第一および第二の入力に接続され、そ
の第一および第二の出力はそれぞれ受信回路５４₁の第
三および第四の入力に接続される。送信回路５２₂の第
三および第四の出力はそれぞれ中間スイッチ回路５３₂
の第三および第四の入力に接続され、その第三および第
四の出力はそれぞれ受信回路５４₂の第三および第四の
入力に接続される。送信回路５２₃の第三および第四の
出力はそれぞれ中間スイッチ回路５３₂の第五および第
六の入力に接続され、その第五および第六の出力はそれ
ぞれ受信回路５４₃の第三および第四の入力に接続され
る。

【００７１】また、送信回路５２₁〜５２₃の構成につい
ては、それぞれ複数の入力ポート５１₁₁〜５１₁₃、５１
₂₁〜５１₂₃、５１₃₁〜５１₃₃を有し、かつその各出力が
高速の内部バス１３に代わる低速の内部リンク（例え
ば、光ファイバリンク）５６₁を介して中間スイッチ回
路５３₁、５３₂の入力に接続される点で、図３に示す送
信回路３１₁〜３１_Nと異なるが、その他の基本的な構
成は同じである。さらに、受信回路５４₁〜５４₃の構
成については、それぞれ複数の出力ポート５５₁₁〜５５
₁₃、５５₂₁〜５５₂₃、５５₃₁〜５５₃₃を有し、かつその
入力が高速の内部バス１３に代わる低速の内部リンク５
６₂を介して中間スイッチ回路５３₁、５３₂の出力に
接続される点で、図３に示す受信回路３２₁〜３２₃と
異なるが、その他の基本的な構成は同じである。

【００７２】なお、本実施例と請求項４に記載の発明と
の対応関係については、送信回路５２₁〜５２₃は入力
手段に対応し、内部スイッチ回路５３₁、５３₂はスイ
ッチに対応し、受信回路５４₁〜５４₃は出力手段に対
応する。

【００７３】以下、本実施例の動作を説明する。送信回
路５２₁〜５２₃は、入力ポート５１₁₁〜５１₃₃に与え
られる時分割多重化信号を取り込み、図３に示す実施例
と同様にして、宛先の出力ポート、フレームおよびその
フレームの種別を識別するヘッダが付加された内部フレ
ームに分離する。

【００７４】中間スイッチ回路５３₁、５３₂は、内部
リンク５６₁を介してこのような内部フレームを取り込
み、個々の内部フレームについて、そのフレームのヘッ
ダで示される宛先の出力ポートを有する受信回路(受信
回路５４₁〜５４₃の何れか)に、内部リンク５６₂を
介してルーティングを行う。

【００７５】ところで、中間スイッチ回路５３₁〜５３
₂の構成については、上述した内部フレーム単位に動作
する空間スイッチ回路を用いたり、図３に示す共通バッ
ファ型スイッチ３４と同様の構成の共通バッファ型スイ
ッチを用いてもよいが、前者の場合には、送信回路５２
₁〜５２₃は、空間スイッチの動作に同期した所定のタ
イミングで内部フレームを送出しなければならず、反対
に後者の場合には、このようなタイミングの調整は不要
である。

【００７６】受信回路５４₁〜５４₃は、このように中
間スイッチ回路５３₁〜５３₂を介して与えられる内部
フレームを取り込み、図３に示す実施例と同様にして、
個々の内部フレームのヘッダの内容に基づいて多重化し
て宛先の出力ポートに出力する。

【００７７】このように本実施例では、回路規模が小さ
く、かつ動作速度が低い複数の中間スイッチ回路５
３₁、５３₂（内部リンク５６₁、５６₂によって形成
される複数のパス）に内部フレームの流れが分散され
る。したがって、図１および図３に示す実施例におい
て、単一の内部バス１３や共通バッファ型スイッチ３４
に内部フレームの流れが集中していたために制限されて
いた動作速度を高めることができる。さらに、内部リン
ク５６₁、５６₂を介して伝達される内部フレームの長
さについては、図１および図３に示す実施例と同様に大
きな値に設定することが可能であり、並列展開度が大き
な値に設定されるので、これらの実施例よりさらに大容
量のクロスコネクト装置を実現することができる。

【００７８】なお、本実施例では、入力ポート５５₁₁〜
５５₃₃に同期多重化された複数の回線が与えられる場合
について説明したが、本実施例では、混在して与えられ
るＡＴＭセルについては、そのＡＴＭのセルの構成に内
部フレームの構成を一致させることにより収容可能であ
る。

【００７９】図６は、請求項５に記載の発明に対応した
実施例を示す図である。本実施例と図５に示す実施例と
の相違点は、単一の入力ポート６１₁〜６１₃をそれぞ
れ有する送信回路６２₁〜６２₃を送信回路５２₁〜５
２₃に代えて備え、中間スイッチ５３₁、５３₂に代えて
空間スイッチ６３を備え、単一の出力ポート６４₁〜６
４₃をそれぞれ有する受信回路６５₁〜６５₃を受信回路
５４₁〜５４₃に代えて備え、送信回路６２₁〜６２₃
の制御用入出力に競合制御部６６の対応する入出力を接
続した点にある。

【００８０】送信回路６２₁では、入力ポート６１₁が
多重分離回路６７₁の入力に接続され、その一方の出力
はメモリ６８₁₁のデータ入力に接続される。メモリ６８
₁₁のデータ出力は選択回路６９₁の一方の入力に接続さ
れ、その出力は空間スイッチ６３の第一の入力に接続さ
れる。多重分離回路６７₁の他方の出力はメモリ６８ ₁₂
のデータ入力に接続され、そのデータ出力は選択回路６
９₁の他方の入力に接続される。メモリ６８₁₁の制御入
力には入力制御回路７０₁₁の出力が接続され、メモリ６
８₁₂の制御入力には入力制御回路７０₁₂の出力が接続さ
れる。入力制御回路７０₁₂の制御用入出力には、競合制
御部６６の対応する制御用入出力が接続される。なお、
送信回路６２₂、６２₃の構成については、何れも送信回
路６２₁の構成と同じであるから、それぞれ対応する構
成要素に第一の添え番号として「 ₂」、「₃」を付与した
同じ参照番号を付与し、ここではその説明を省略する。

【００８１】受信回路６５₁では、空間スイッチ６３の
対応する出力が分離回路７１₁の入力に接続され、その
出力はメモリ７２₁のデータ入力に接続される。メモリ
７２ ₁の制御入力には出力制御回路７３₁の出力が接続
され、メモリ７２₁のデータ入力には出力ポート６４₁
が接続される。なお、受信回路６５₂、６５₃の構成に
ついては、何れも受信回路６５₁の構成と同じであるか
ら、それぞれ対応する構成要素に第一の添え番号として
「₂」、「₃」を付与した同じ参照番号を付与し、ここで
はその説明を省略する。

【００８２】図７は、競合制御部の構成を示す図であ
る。図において、多重化回路８０の第一〜第三の入出力
は、それぞれ入力制御部７０₁₂、７０₂₂、７０₃₂の制御
用入出力に接続される。多重化回路８０のバス端子は共
通バス８１に接続され、そのバス上には出力ポート６４
₁〜６４₃に個別に対応した競合制御回路８２₁〜８２
₃が配置される。競合制御回路８２₁〜８２₃のクロック
入力には、クロック回路８３の出力がクロックバス８４
を介して接続される。

【００８３】競合制御回路８２₁では、共通バス８１が
判定回路８５₁の入力および返送回路８６₁の出力に接
続され、判定回路８５₁の出力はカウンタ８７₁の一方
カウント入力に接続される。カウンタ８７₁の出力は変
換メモリ８８₁のアドレス入力に接続され、そのデータ
出力は返送回路８６₁の入力および比較回路８９₁の一
方の入力に接続される。クロックバス８４は比較回路８
９₁の他方の入力に接続され、その出力はカウンタ８７
₁の他方のカウント入力に接続される。なお、競合制御
回路８２₂、８２₃の構成については、何れも競合制御回
路８２₁の構成と同じであるから、それぞれ対応する構
成要素に添え番号として「₂」、「₃」を付与した同じ参
照番号を付与し、ここではその説明を省略する。

【００８４】なお、本実施例と請求項５に記載の発明と
の対応関係については、空間スイッチ６３および受信回
路６５_Kはルーティング手段に対応し、競合制御部６６
は割り付け手段に対応し、多重分離回路６７_kは分離手
段に対応し、メモリ６８_k1、入力制御回路７０_k1および
選択回路６９_kは同期回線中継手段に対応し、メモリ６
８_k2、入力制御手段７０_K2および選択回路６９_kは非同
期回線中継手段に対応する。

【００８５】以下、本実施例の動作を説明する。なお、
送信回路６２₁〜６２₃、受信回路６５₁〜６５₃およ
び競合制御回路８２₁〜８２₃については、それぞれ添
え番号「₁」が付された回路は同じ参照番号に添え番号
「₂」、「₃」が付された回路と同様の動作を行う。した
がって、以下では、簡単のため、複数あるいは特定の回
路を示す必要がある場合を除いて「₁」の添え番号が付
与された回路のみについて、その動作を説明する。

【００８６】送信回路６２₁では、多重分離回路６７₁
は、入力ポート６１₁に与えられるフレームを逐次取り
込み、そのフレーム上に多重化された個々のＳＤＨ回線
およびＡＴＭ回線（セル）を分離する。さらに、多重分
離回路６７₁は、このようにして分離されたＳＤＨ回線
の伝送情報についてはメモリ６８₁₁の所定の記憶領域に
内部フレームに同期させながらリサイクリックに書き込
み、ＡＴＭ回線の伝送情報については同様にしてメモリ
６８₁₂に書き込む。

【００８７】入力制御回路７０₁₁は、空間スイッチ６３
が行うスイッチングの単位となる内部フレーム上のタイ
ムスロット（以下、「内部スロット」という。）の内、
予めＳＤＨ回線用に割り付けられた内部スロット（図８
）のタイミングで、メモリ６８₁₁の内容（ＳＤＨ回線
の伝送情報）を順次に読み出す。

【００８８】一方、入力制御回路７０₁₂は、メモリ６８
₁₂に新たに書き込まれた情報（ＡＴＭ回線の伝送情報
（セル))を順次読み出してその情報から宛先を示す宛先
情報を抽出し、さらに、多重化して競合制御部６６に送
出する。

【００８９】競合制御部６６では、多重分離回路８０
は、このようにして多重化して与えられる宛先情報を取
り込んで分離し、共通バス８１を介して競合制御回路８
２₁〜８２₃に順次送出する。

【００９０】競合制御回路８２₁では、判定回路８５₁
は、出力ポート６４₁を示すユニークな出力ポート番号
が予め設定され、その出力ポート番号と上述した宛先情
報とを逐次比較して両者が一致したときにパルスを送出
する。カウンタ８７₁は、このようなパルスに応じてカ
ウント値を所定値（＝１）増加させる。したがって、こ
のようなカウント値（以下、「相対スロット番号」とい
う。）は、内部フレームの先頭を基準としてＡＴＭ回線
に割り付け可能な空き内部スロット（図８）の数を示
す。変換メモリ８８₁には、それぞれ内部フレーム上に
その先頭から順に隣接して配置された内部スロットの連
続番号によって、時系列の順に上述した内部スロット
（図８）を示す番号（＝０、２、３、５、６、…（以
下、「絶対スロット番号」という。))が予め記憶され
る。このような変換メモリ８８₁は、それぞれカウンタ
８７₁から与えられる相対スロット番号をアドレスとし
て読み出し動作を行うことにより、その相対スロット番
号を絶対スロット番号に変換する。

【００９１】比較回路８９₁は、それぞれこのようにし
て与えられる絶対スロット番号と、クロック回路８９か
らクロックバス８４を介して与えられる時系列順の内部
スロットの番号とを比較し、両者が一致するとカウンタ
８７₁のカウント値を所定値（＝１）増加させる。した
がって、カウンタ８７₁は対応する出力ポート宛に送出
すべきＡＴＭセルの数を内部フレーム毎にカウントし、
返送回路８６₁は、それぞれこのようなカウント値に応
じて変換メモリ８８₁から出力される絶対スロット番号
を取り込み、共通バス８１および多重化回路８０を介し
て入力制御部７０₁₂〜７０₃₂に送出する。

【００９２】入力制御回路７０₁₂は、このような絶対ス
ロット番号を逐次取り込み、そのスロット番号に対応し
た内部フレーム上のタイミングでメモリ６８₁₂からＡＴ
Ｍ回線の伝送情報を読み出す。

【００９３】選択回路６９₁は、ＳＤＨ回線またはＡＴ
Ｍ回線に対して予め決められた内部スロットの割り付け
に応じて、時系列の順にメモリ６８₁₁、６８₁₂の内容を
選択して図９に示すように時分割多重して空間スイッチ
６３に与える。なお、ＡＴＭ回線に割り付け得る内部ス
ロットＳ_A1、Ｓ_A2、…には、図９に示すように、セルの
内容は先頭に設けられたヘッダ以外のフィールドに配置
され、ＳＤＨ回線に割り付けられた内部スロットＳ_S1、
Ｓ_S2、…には、先頭に設けられたヘッダに続いて複数の
回線が多重化されて収容される。

【００９４】空間スイッチ６３は、このようにして送信
回路６２₁〜６２₃から与えられる個々の内部スロット
を取り込み、ＳＤＨ回線およびＡＴＭ回線について宛先
である出力ポート６４₁〜６４₃に個別に対応したルー
ティングを並行して行う。

【００９５】受信回路６５₁では、分離回路７１₁は出
力ポート６４₁宛のＳＤＨ回線およびＡＴＭ回線を再び
分離してこれらの回線の伝送情報をメモリ７２₁に格納
し、出力制御回路７３₁はそのメモリの内容を出力ポー
ト６４₁に出力すべきフレームのフォーマットに基づい
て読み出す。したがって、出力ポート６４₁〜６４₃に
は、入力ポート６１₁〜６１₃の任意の組合せによる複
数の入力ポートに同時に与えられたＡＴＭセル((図１０
、),(図１０、),(図１０、),…)が、ＳＤ
Ｈ回線用に予め割り付けられたタイムスロット以外のタ
イムスロット（図１０(1)〜(6),…)に順次割り付けられ
て出力される。

【００９６】したがって、本実施例によれば、ＳＤＨ回
線およびＡＴＭ回線が混在するデータ交換網におけるク
ロスコネクト処理が統合して行なわれる。なお、本実施
例では、各送信回路においてメモリメモリ６８_k1、６８
_k2が個別のメモリ素子を用いて構成されているが、本発
明は、このような構成に限定されず、単一のメモリ素子
に一体化して構成してもよい。

【００９７】図１１は、請求項５に記載の発明に対応し
た他の実施例を示す図(1) である。図１２は、請求項５
に記載の発明に対応した他の実施例を示す図(2) であ
る。本実施例は、図５に示す実施例のように、複数の出
力ポート５５₁₁〜５５₃₃をグループ化し、かつこれらの
出力ポートを収容する受信回路５４₁〜５４₃に個別に
複数本のパスからなる内部リンク５６₂を接続して構成
されたクロスコネクト装置に、図６に示す実施例を適用
したものである。したがって、本実施例の構成上の特徴
は、競合制御回路８２₁〜８２₃に代えて競合制御回路
１１１₁(１１１₂、１１１₃）を備え、受信回路６５₁
〜６５₃に代えて受信回路１２１₁(１２１₂、１２
１₃）を備えた点にある。なお、図５および図６に示す
ものと機能および構成が同じものについては、同じ参照
番号を付与して示し、以下ではその説明を省略する。

【００９８】競合制御回路１１１₁〜１１１₃は、それ
ぞれ受信回路１２１₁〜１２１₃個別に対応する。競合
制御回路１１１₁では、共通バス８１が判定回路１１２
₁の入力および返送回路１１３₁の出力に接続され、判
定回路１１２₁の出力はカウンタ１１４₁のカウント入
力に接続される。カウンタ１１４₁の出力は変換メモリ
１１５₁のアドレス入力に接続され、そのデータ出力は
演算回路１１６₁の入力に接続される。演算回路１１６
₁の出力は返送回路１１３₁の入力および比較回路１１
７₁の一方の入力に接続される。クロックバス８４は比
較回路１１７₁の他方の入力に接続され、その出力はメ
モリ１１８₁の入力に接続される。メモリ１１８₁の出
力はカウンタ１１４₁のプリセット入力に接続される。
なお、競合制御回路１１１₂、１１１₃の構成について
は、競合制御回路１１１₁の構成と同じであるから、そ
れぞれ対応する各構成要素に添え番号とし
て「₂」、「₃」を付与した同じ参照番号を付与し、ここ
ではその説明を省略する。

【００９９】さらに、送信回路については、図６に示す
送信回路６２₁〜６２₃が用いられ、空間スイッチについ
ては、図５に示す中間スイッチ回路５３₁、５３₂ある
いはこれに等価なスイッチ回路が用いられる。

【０１００】以下、図１１および図１２を参照して本実
施例の動作を説明する。判定回路１１２₁は、共通バス
８１から時分割多重化されたＡＴＭセルの宛先を取り込
み、その宛先と該当する受信回路に接続された出力ポー
トとを比較して両者が一致するとパルスを送出する。カ
ウンタ１１４₁は、このようなパルスをカウントするこ
とにより該当する出力ポート宛のＡＴＭセルの数をカウ
ントし、図６に示す実施例と同様にして相対スロット番
号を得る。変換メモリ１１５₁は、このような相対スロ
ット番号を絶対スロット番号に変換する。このようにし
て得られる絶対スロット番号は、図１２に

〔０〕、
〔１〕、〔２〕、…で示されるように同一グループに含
まれ、かつ並行してクロスコネクト処理の処理結果を送
出する出力ポートにリサイクリックに付与された連続番
号で与えられる。演算回路１１６₁は、その絶対スロッ
ト番号（例えば、「７」）をグループ当たりに含まれる
出力ポートの数(＝３)で除して商を求め、その商(＝２)
を送信タイミングを示す時刻情報（図１２に〈０〉、
〈１〉、…と示される。）として求める。

【０１０１】比較回路１１７₁は、このようにして得ら
れた時刻情報とクロックバス８４を介して得られる実時
間の時刻とを比較し、前者が後者より遅れている場合に
はパルスを出力する。メモリ１１８₁は、内蔵されたア
ドレスカウンタにこのようなパルスを与えて読み出し対
象となる記憶領域のアドレスをシフトさせ、さらに、そ
の記憶領域に予め書き込まれた内容を読み出すことによ
り、上述した各送信タイミングにおける先頭の絶対スロ
ット番号（＝０、３、６、…（以下では、「初期スロッ
ト番号」という。))を出力する。このような絶対スロッ
ト番号はカウンタ１１４₁にプリセットされ、上述した
時刻情報は返送回路１１３₁および共通バス８１を介し
て送信回路に与えられる。

【０１０２】各送信回路はこのような時刻情報に対応し
た内部スロットを個々のＡＴＭセルに割り付け、受信回
路１２１₁〜１２１₃には、図１２に示すように、それ
ぞれ宛先となる出力ポートのグループ毎に分離されたＳ
ＤＨ回線とＡＴＭ回線とが多重化されて与えられる。

【０１０３】したがって、本実施例によれば、出力ポー
トをグループ化して構成されたクロスコネクト装置にお
いても、上述した簡単な付加回路を付加することによ
り、ＳＤＨ回線およびＡＴＭ回線について統合的にクロ
スコネクト処理が行われる。

【０１０４】なお、図６、７および図１１に示す実施例
では、共通バス８１が単一のバスで構成されているが、
本発明では、このような構成に限定されず、例えば、特
願平４−２６７２２７号に開示されるように、複数のバ
スを用いて構成することにより動作速度を低く抑えつつ
大容量化をはかることもできる。

【０１０５】

【発明の効果】以上説明したように本発明では、入力ポ
ートに与えられる多重信号を所定長のフレームに分割し
てそのフレーム毎にクロスコネクト処理を行い、入力手
段と出力手段との間のルーティングにおけるフレームの
流れについて、ＡＴＭスイッチを介して単一化してパイ
プライン状に形成したり、複数のポートを有するスイッ
チを介して複数に分散し、さらに、上述した多重信号に
混在して多重化されたＡＴＭ回線について、出力ポート
上の空いているパスを適宜割り付けて一元的にクロスコ
ネクト処理を施す。

【０１０６】したがって、多重信号に多重化された最小
の回線をクロスコネクト処理の処理単位としていた従来
例に比べて、並列展開度が大きな値に設定可能となって
確実に高速化に対応でき、さらに、同期回線およびＡＴ
Ｍ回線について統合的なクロスコネクト処理を施すこと
が可能となって、クロスコネクト装置の性能が高められ
る。

【図面の簡単な説明】

【図１】請求項１に記載の発明に対応した実施例を示す
図である。

【図２】本実施例の動作を説明する図である。

【図３】請求項２、３に記載の発明に対応した実施例を
示す図である。

【図４】本実施例の動作を説明する図である。

【図５】請求項４に記載の発明に対応した実施例を示す
図である。

【図６】請求項５に記載の発明に対応した実施例を示す
図である。

【図７】競合制御部の構成を示す図である。

【図８】変換メモリの動作を説明する図である。

【図９】空間スイッチに入力される時分割多重信号を示
す図である。

【図１０】本実施例の動作タイミングチャートである。

【図１１】請求項５に記載の発明に対応した他の実施例
を示す図（１）である。

【図１２】請求項５に記載の発明に対応した他の実施例
を示す図（２）である。

【図１３】従来のクロスコネクト装置の第一の構成例を
示す図である。

【図１４】新同期多重インタフェースのフレーム構成を
示す図である。

【図１５】従来のクロスコネクト装置の第二の構成例を
示す図である。

【図１６】従来のクロスコネクト装置の第三の構成例を
示す図である。

【符号の説明】

１１，３１，５２，６２送信回路１２，５１，６１，１３２，１３５，１３８，１５２，
１６１入力ポート１３内部バス１４，３２，５４，６５，１２１受信回路１５，５５，６４，１３３，１３６，１３９，１５５，
１６３出力ポート１６，３５，７１，１５４，１６４分離回路１７，２２，６８，７２，１５６メモリ１８内部多重化回路１９分離制御回路２０内部多重制御回路２１内部分離回路２３，３３，８０，１５１，１６２多重化回路２４内部分離制御回路２５多重化制御回路３４共通バッファ型スイッチ３６共通メモリ３７分配回路３８アドレスメモリ３９アドレス選択回路４０ライトアドレス発生回路５３中間スイッチ回路５６内部リンク６３空間スイッチ６６競合制御部６７多重分離回路６９選択回路７０入力制御回路７３出力制御回路８１共通バス８２，１１１競合制御回路８３クロック回路８４クロックバス８５，１１２判定回路８６，１１３返送回路８７，１１４カウンタ８８，１１５変換メモリ８９，１１７比較回路１１６演算回路１１８メモリ１３１，１３４，１３７，１５３クロスコネクト回路１５７リードアドレスカウンタ１５８ライトアドレスカウンタ１６５直並列変換回路１６６並直列変換回路

Claims

【特許請求の範囲】

【請求項１】複数の入力ポートから複数の回線が多重
化された多重信号を取り込み、これらの回線について予
め設定されたルーティング制御情報に基づいて複数の出
力ポートにルーティングするクロスコネクト装置におい
て、前記多重信号の構成に基づいて、その信号を回線毎に分
離する分離手段と、前記分離手段によって分離された個々の回線について、
前記ルーティング制御情報で示される宛先毎に組合せて
多重化し、前記出力ポートに個別に対応したフレームを
送出する内部多重化手段とを有し、前記入力ポートに個
別に対応して配置された入力手段と、前記内部多重化手段によって送出されたフレームの内、
予め設定された特定の宛先に対応するフレームを取り込
んで前記回線毎に分離する内部分離手段と、前記内部分離手段によって分離された回線を前記特定の
宛先に対応した出力ポートに予め設定された構成で多重
化して送出する多重化手段とを有し、前記出力ポートに
個別に対応して配置された出力手段とを備えたことを特
徴とするクロスコネクト装置。
【請求項２】複数の入力ポートから複数の回線が多重
化された多重信号を取り込み、これらの回線について伝
送情報に付加された宛先情報に基づいて複数の出力ポー
トにルーティングするクロスコネクト装置において、前記多重信号の構成に基づいて、その信号を回線毎に分
離する分離手段と、前記分離手段によって分離された個々の回線について、
前記宛先情報で示される宛先毎に組合せて多重化し、前
記出力ポートに個別に対応したフレームを送出する内部
多重化手段とを有し、前記入力ポートに個別に対応して
配置された入力手段と、前記内部多重化手段によって送出されたフレームの内、
予め設定された特定の宛先情報を含むフレームを取り込
んで前記回線毎に分離する内部分離手段と、前記内部分離手段によって分離された回線を前記特定の
宛先情報に対応した出力ポートに予め設定された構成で
多重化して送出する多重化手段とを有し、前記出力ポー
トに個別に対応して配置された出力手段とを備えたこと
を特徴とするクロスコネクト装置。
【請求項３】請求項２に記載のクロスコネクト装置に
おいて、個々の入力ポートに対応する入力手段から送出されたフ
レームを多重化する再多重化手段と、前記再多重化手段によって多重化された複数のフレーム
を取り込み、個々のフレームに含まれる宛先情報に基づ
きルーチングを行うＡＴＭスイッチと、前記ＡＴＭスイッチによってルーティングされた複数の
フレームを前記宛先情報で示される宛先毎に分離し、そ
の宛先に対応した出力手段に分配する分配手段とを備え
たことを特徴とするクロスコネクト装置。
【請求項４】請求項１または請求項２に記載のクロス
コネクト装置おいて、個々の入力ポートに対応する入力手段から個別に送出さ
れたフレームを取り込み、ルーティング制御情報あるい
は個々のフレームに含まれる宛先情報に示される宛先に
基づいて個々の出力手段と対向してルーティングを行う
スイッチを備えたことを特徴とするクロスコネクト装
置。
【請求項５】複数の入力ポートから複数の回線が多重
化された多重信号を取り込み、これらの回線について、
予め設定されたルーティング制御情報で示される複数の
出力ポートに対してルーティングを行うルーティング手
段を備えたクロスコネクト装置において、前記複数の出力ポートに個別に空いているパスを管理
し、前記ルーティングの宛先を指定した要求に応じてそ
の宛先に対応した出力ポートの空いているパスを割り付
ける割り付け手段を備え、前記多重信号の構成に基づいてその信号に多重化された
ＡＴＭ回線と同期多重回線とを分離する分離手段と、前記分離手段によって分離された個々の同期多重回線に
ついて、前記ルーティング制御情報に基づき前記ルーテ
ィング手段に対する中継を行う同期回線中継手段と、前記分離手段によって分離された個々のＡＴＭ回線につ
いて、その回線のセルに示される宛先について前記割り
付け手段を介してパスの割り付けを受け、そのパスに対
応した前記ルーティング制御情報に基づき前記ルーティ
ング手段に対する中継を行う非同期回線中継手段とを有
し、前記入力ポートに個別に対応して配置された入力手
段を備えたことを特徴とするクロスコネクト装置。