JPH077997B2 - 電流制限回路 - Google Patents
電流制限回路Info
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- JPH077997B2 JPH077997B2 JP62504995A JP50499587A JPH077997B2 JP H077997 B2 JPH077997 B2 JP H077997B2 JP 62504995 A JP62504995 A JP 62504995A JP 50499587 A JP50499587 A JP 50499587A JP H077997 B2 JPH077997 B2 JP H077997B2
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- 230000001105 regulatory effect Effects 0.000 claims abstract description 6
- 230000001276 controlling effect Effects 0.000 claims 1
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 238000011084 recovery Methods 0.000 description 3
- 101100152598 Arabidopsis thaliana CYP73A5 gene Proteins 0.000 description 2
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 2
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 2
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 1
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M19/00—Current supply arrangements for telephone systems
- H04M19/08—Current supply arrangements for telephone systems with current supply sources at the substations
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1308—Power supply
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- H04Q2213/1319—Amplifier, attenuation circuit, echo suppressor
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- H04Q2213/13209—ISDN
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- Engineering & Computer Science (AREA)
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- Devices For Supply Of Signal Current (AREA)
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- Control Of Electrical Variables (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Voltage And Current In General (AREA)
- Protection Of Static Devices (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明は一般に電力調整回路に関するものであり、特
にそれはディジタル統合サービス網（ISDN）のＳインタ
ーフェイスをわたって電力を供給する加入者電力制御器
装置において使用するための電流制限回路に関するもの
である。
にそれはディジタル統合サービス網（ISDN）のＳインタ
ーフェイスをわたって電力を供給する加入者電力制御器
装置において使用するための電流制限回路に関するもの
である。
遠隔通信の分野では、長距離にわたって情報を伝送する
際のディジタル信号動作技術の使用は、音声、コンピュ
ータデータおよびビデオデータを含む広い範囲の通信の
ために一層顕著になってきている。典型的には、国際電
信電話諮問委員会（CCITT）により引き合いに出される
ようなＳインターフェイスすなわち加入者ライインンタ
ーフェイスはISDN端末機器を構内交換設備（PBX）のよ
うな１個またはそれ以上の網終端装置に相互接続するた
めに用いられる。加入者電力制御器（SPC）は電話また
はデータ発生機器のようなISDN端末機器の集積回路のた
めにＳインターフェイスで届けられる40ボルトを安定し
た、調整された５ボルトの電源に変換するために使用さ
れる。そのような電力制御器は部品番号Am7936の下で、
カルフォルニア州サニーヴェイルのアドバンスト・マイ
クロ・ディバイシズ・インコーポレーテッド（Advanced
Micro Devices,Inc.）により製造されかつ販売され
ている。加入者電力制御器は単一チップパケージから形
成される集積回路であり、その能力の１つとしてその出
力で短絡により引き起こされる損傷から装置を保護する
電流制限特性を有する。
際のディジタル信号動作技術の使用は、音声、コンピュ
ータデータおよびビデオデータを含む広い範囲の通信の
ために一層顕著になってきている。典型的には、国際電
信電話諮問委員会（CCITT）により引き合いに出される
ようなＳインターフェイスすなわち加入者ライインンタ
ーフェイスはISDN端末機器を構内交換設備（PBX）のよ
うな１個またはそれ以上の網終端装置に相互接続するた
めに用いられる。加入者電力制御器（SPC）は電話また
はデータ発生機器のようなISDN端末機器の集積回路のた
めにＳインターフェイスで届けられる40ボルトを安定し
た、調整された５ボルトの電源に変換するために使用さ
れる。そのような電力制御器は部品番号Am7936の下で、
カルフォルニア州サニーヴェイルのアドバンスト・マイ
クロ・ディバイシズ・インコーポレーテッド（Advanced
Micro Devices,Inc.）により製造されかつ販売され
ている。加入者電力制御器は単一チップパケージから形
成される集積回路であり、その能力の１つとしてその出
力で短絡により引き起こされる損傷から装置を保護する
電流制限特性を有する。
加入者電力制御器は出力スイッチングトランジスタの衝
撃係数を設定する出力信号を発生する制御論理回路を含
む。言い換えると、出力信号はパルス幅が変調される。
この発明の電流制限回路は出力から引出される電流のそ
のような制限を実施するための同じ加入者電力制御器集
積回路の一部として設けられる。電流制限回路は出力電
流を表わす外部抵抗器にかかる電圧降下を基準電圧と比
べるための比較器を含む。出力電流が或る一定の極限を
越えると、電流制限信号が制御論理回路に送られ、１パ
ルスごとに出力パルスを不能化または終端する。一度電
流がその正規のレベルに戻ると、出力パルスはまさにそ
の次のサイクルで再び現われ、それにより短い回復時間
を考慮に入れている。
撃係数を設定する出力信号を発生する制御論理回路を含
む。言い換えると、出力信号はパルス幅が変調される。
この発明の電流制限回路は出力から引出される電流のそ
のような制限を実施するための同じ加入者電力制御器集
積回路の一部として設けられる。電流制限回路は出力電
流を表わす外部抵抗器にかかる電圧降下を基準電圧と比
べるための比較器を含む。出力電流が或る一定の極限を
越えると、電流制限信号が制御論理回路に送られ、１パ
ルスごとに出力パルスを不能化または終端する。一度電
流がその正規のレベルに戻ると、出力パルスはまさにそ
の次のサイクルで再び現われ、それにより短い回復時間
を考慮に入れている。
発明の概要 この発明の好ましい実施例においては、加入者電力制御
器は出力信号を発生して出力駆動装置回路で出力トラン
ジスタの衝撃係数を制御するための制御論理手段を含
む。この制御論理手段はランプ信号、誤差信号、高基準
電圧信号、低基準電圧信号、および出力信号を発生する
ための同期信号に応答する。その出力信号はその各パル
スが誤差信号に依存して幅が可変であるパルスの連続の
形式である。電流制限回路は出力トランジスタの出力電
流に応答して、出力電流が或る一定の予め設定された極
限を越えると電流制限信号を発生する。自動的に電流制
限信号に応答する制御論理手段は、出力電流が予め設定
された極限を越えると、１パルスごとに基づいて出力信
号のパルスの列の各パルスを終端する。
器は出力信号を発生して出力駆動装置回路で出力トラン
ジスタの衝撃係数を制御するための制御論理手段を含
む。この制御論理手段はランプ信号、誤差信号、高基準
電圧信号、低基準電圧信号、および出力信号を発生する
ための同期信号に応答する。その出力信号はその各パル
スが誤差信号に依存して幅が可変であるパルスの連続の
形式である。電流制限回路は出力トランジスタの出力電
流に応答して、出力電流が或る一定の予め設定された極
限を越えると電流制限信号を発生する。自動的に電流制
限信号に応答する制御論理手段は、出力電流が予め設定
された極限を越えると、１パルスごとに基づいて出力信
号のパルスの列の各パルスを終端する。
図面の簡単な説明 この発明のこれらおよび他の目的および利点は、同じ参
照番号が全体を通して対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分に明
らかとなるであろう。
照番号が全体を通して対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分に明
らかとなるであろう。
第１図はこの発明に従ったＳインターフェイスすなわち
加入者インターフェイスをわたって通信するためのディ
ジタル統合サービス網（ISDN）の全体的なブロック図で
ある。
加入者インターフェイスをわたって通信するためのディ
ジタル統合サービス網（ISDN）の全体的なブロック図で
ある。
第２図はこの発明に従って構成された加入者電力制御器
の概略ブロック図である。
の概略ブロック図である。
第３図は第２図の制御論理回路のより詳細な論理図であ
る。
る。
第４図（ａ）ないし第４図（ｈ）は第２図および第３図
のこの発明の動作を理解する際に有益な波形である。
のこの発明の動作を理解する際に有益な波形である。
第５図は第３図の電流制限回路の概略回路図である。
好ましい実施例の詳細な説明 ここで図面を詳細に参照すると、端末機器２を構内交換
設備（PBX）のような網終端装置３に接続するＳインタ
ーフェイスすなわち加入者ラインインターフェイスをわ
たって通信するためのディジタル統合サービス網（ISD
N）の全体的なブロック図が第１図に示されている。端
末機器２はディジタル加入者制御器５、マイクロプロセ
ッサ６およびこの発明の加入者電力制御器７を含む。先
に説明されたように、加入者電力制御器装置はISDN端末
機器の他のチップのためにＳインターフェイスに届けら
れた40ボルトを安定した、調整された５ボルト電源に変
換する集積回路である。
設備（PBX）のような網終端装置３に接続するＳインタ
ーフェイスすなわち加入者ラインインターフェイスをわ
たって通信するためのディジタル統合サービス網（ISD
N）の全体的なブロック図が第１図に示されている。端
末機器２はディジタル加入者制御器５、マイクロプロセ
ッサ６およびこの発明の加入者電力制御器７を含む。先
に説明されたように、加入者電力制御器装置はISDN端末
機器の他のチップのためにＳインターフェイスに届けら
れた40ボルトを安定した、調整された５ボルト電源に変
換する集積回路である。
第２図でわかるように、この発明の電流制限を用いる加
入者電力制御器装置（SPC）の概略ブロック図が例示さ
れている。制御器装置SPCは差動増幅器回路10、内部電
源電圧回路12、誤差増幅器回路14、誤差比較器回路16、
ランプ発生器18、リセットおよび同期インターフェイス
回路20、低電圧検出回路22、低電力検出回路24、制御論
理回路26および出力駆動装置回路28を含む。同じ加入者
電力制御器集積回路すなわちチップの一部として、その
出力で短絡により引き起こされる損傷から装置を保護す
るように機能する電流制限回路30が設けられる。制御器
装置の種々のピン１ないし18は一般にはこの発明の一部
を形成しない外部構成要素に接続され、したがってそれ
らの細かな相互接続の検討は、必要な場合を除いて、明
確にするために意図的に省かれている。
入者電力制御器装置（SPC）の概略ブロック図が例示さ
れている。制御器装置SPCは差動増幅器回路10、内部電
源電圧回路12、誤差増幅器回路14、誤差比較器回路16、
ランプ発生器18、リセットおよび同期インターフェイス
回路20、低電圧検出回路22、低電力検出回路24、制御論
理回路26および出力駆動装置回路28を含む。同じ加入者
電力制御器集積回路すなわちチップの一部として、その
出力で短絡により引き起こされる損傷から装置を保護す
るように機能する電流制限回路30が設けられる。制御器
装置の種々のピン１ないし18は一般にはこの発明の一部
を形成しない外部構成要素に接続され、したがってそれ
らの細かな相互接続の検討は、必要な場合を除いて、明
確にするために意図的に省かれている。
差動増幅器回路10は入力信号DIを受信するための非反転
入力がラインL2によりピン９に接続され、それは順にピ
ン13に接続されてラインL4で典型的には＋40ボルトの一
次電源電圧VPを受取る。直列接続された抵抗器R1および
R2の接続点は差動増幅器回路10で他の非反転入力に接続
される。それぞれの抵抗器R1およびR2の端部はそれぞれ
のピン８および10に接続される。ピン８はピン４に与え
られる回路接地に関連して典型的には＋40ボルトのライ
ンL6上の正の調整された出力電圧VO＋を有する。ピン10
は典型的にはラインL7上の回路接地電位に関連する＋35
ボルトの、または正の電圧VO＋に関連する−５ボルトの
負の出力電圧VO−を与える。回路10の反転入力はまた抵
抗器R8を介してラインL6上の正の電圧VO＋に接続され
る。差動増幅器回路はVO＋とVO−の間の浮動出力電圧を
感知するように機能し、それを接地電位に参照される出
力電圧へと変換する。出力電圧はPNPトランジスタP1お
よびP2から形成されるレベルシフト出力段階に送り込ま
れる。
入力がラインL2によりピン９に接続され、それは順にピ
ン13に接続されてラインL4で典型的には＋40ボルトの一
次電源電圧VPを受取る。直列接続された抵抗器R1および
R2の接続点は差動増幅器回路10で他の非反転入力に接続
される。それぞれの抵抗器R1およびR2の端部はそれぞれ
のピン８および10に接続される。ピン８はピン４に与え
られる回路接地に関連して典型的には＋40ボルトのライ
ンL6上の正の調整された出力電圧VO＋を有する。ピン10
は典型的にはラインL7上の回路接地電位に関連する＋35
ボルトの、または正の電圧VO＋に関連する−５ボルトの
負の出力電圧VO−を与える。回路10の反転入力はまた抵
抗器R8を介してラインL6上の正の電圧VO＋に接続され
る。差動増幅器回路はVO＋とVO−の間の浮動出力電圧を
感知するように機能し、それを接地電位に参照される出
力電圧へと変換する。出力電圧はPNPトランジスタP1お
よびP2から形成されるレベルシフト出力段階に送り込ま
れる。
誤差増幅器14はトランジスタP1のコレクタからのライン
L10上の入力電圧DOと基準回路ブロック12からのラインL
12を介する＋5.08ボルトの内部電源電圧VIとを受信す
る。誤差増幅器14は２個の補償コンデンサに接続されて
接続器装置のループ安定性を促進する２個の外部ピン11
および12を有する。誤差増幅器は差動増幅器からの入力
信号DOを増幅しかつ補償するように機能する。誤差増幅
器14からのラインL14上の誤差信号ESは誤差比較器16の
反転入力に接続される。誤差比較器16の非反転入力はラ
インL16上のランプ発生器18の出力からくる。ランプ発
生器18からのラインL16上の出力信号RCはピン14に接続
される外部コンデンサCRおよび抵抗器RRにより決定され
る周波数を有するのこぎり波形である。ランプ発生器18
へのラインL18上の入力信号RCDRは制御論理回路26から
くる。誤差比較器16は入力として制御論理回路26に送り
込まれるラインL20上の出力信号ECを有する。
L10上の入力電圧DOと基準回路ブロック12からのラインL
12を介する＋5.08ボルトの内部電源電圧VIとを受信す
る。誤差増幅器14は２個の補償コンデンサに接続されて
接続器装置のループ安定性を促進する２個の外部ピン11
および12を有する。誤差増幅器は差動増幅器からの入力
信号DOを増幅しかつ補償するように機能する。誤差増幅
器14からのラインL14上の誤差信号ESは誤差比較器16の
反転入力に接続される。誤差比較器16の非反転入力はラ
インL16上のランプ発生器18の出力からくる。ランプ発
生器18からのラインL16上の出力信号RCはピン14に接続
される外部コンデンサCRおよび抵抗器RRにより決定され
る周波数を有するのこぎり波形である。ランプ発生器18
へのラインL18上の入力信号RCDRは制御論理回路26から
くる。誤差比較器16は入力として制御論理回路26に送り
込まれるラインL20上の出力信号ECを有する。
リセットおよび同期インターフェイス回路20はトランジ
スタP2のコレクタからラインL22を介して入力信号RI/I
を受信する。回路20はまたピン18に接続されるラインL2
4上の入力同期信号SYNCを受信する。同期信号SYNCは192
kHzの周波数を有する方形波である。ラインL26上の回路
20の出力は、リセットパルス幅を決定する外部リセット
コンデンサC2への接続のためにピン２に接続される。ラ
インL28上の出力信号RI/Iは、低出力電圧状態が存在す
るときにはハイになるリセットパルス信号である。それ
ぞれのラインL30およびL32上の出力信号SRA/IおよびSRB
/Iは制御論理回路26に送られる修正された同期信号であ
る。リセットおよび同期回路とその動作の詳細な概略回
路図は、1986年８月５日に出願されかつ本件と同じ譲受
人に譲渡された、同時係属特許節連続番号第893,432号
に示されかつ記載されている。
スタP2のコレクタからラインL22を介して入力信号RI/I
を受信する。回路20はまたピン18に接続されるラインL2
4上の入力同期信号SYNCを受信する。同期信号SYNCは192
kHzの周波数を有する方形波である。ラインL26上の回路
20の出力は、リセットパルス幅を決定する外部リセット
コンデンサC2への接続のためにピン２に接続される。ラ
インL28上の出力信号RI/Iは、低出力電圧状態が存在す
るときにはハイになるリセットパルス信号である。それ
ぞれのラインL30およびL32上の出力信号SRA/IおよびSRB
/Iは制御論理回路26に送られる修正された同期信号であ
る。リセットおよび同期回路とその動作の詳細な概略回
路図は、1986年８月５日に出願されかつ本件と同じ譲受
人に譲渡された、同時係属特許節連続番号第893,432号
に示されかつ記載されている。
低電圧検出回路22はピン15に接続されるラインL34を介
し反転入力で入力信号LVDを受信する。回路22の他の反
転入力はラインL36により接続される誤差比較器回路16
の出力からくる。回路22の非反転入力は直列接続された
抵抗器R3およびR4の接続点でラインL38を介して基準電
源REF1に接続される。抵抗器R3およびR4の端部はそれぞ
れピン13および接地電位に接続される。ラインL40上の
低電圧検出回路22の出力は制御論理回路26に接続され
る。一次入力電源電圧が或る一定の予め定められた値よ
り下に降下すると、回路22は電力制御器装置を不能化す
るよう機能する。
し反転入力で入力信号LVDを受信する。回路22の他の反
転入力はラインL36により接続される誤差比較器回路16
の出力からくる。回路22の非反転入力は直列接続された
抵抗器R3およびR4の接続点でラインL38を介して基準電
源REF1に接続される。抵抗器R3およびR4の端部はそれぞ
れピン13および接地電位に接続される。ラインL40上の
低電圧検出回路22の出力は制御論理回路26に接続され
る。一次入力電源電圧が或る一定の予め定められた値よ
り下に降下すると、回路22は電力制御器装置を不能化す
るよう機能する。
低電力検出回路24はピン16に接続されるラインL42を介
してその非反転入力で入力信号LPDを受信する。回路24
の反転入力はラインL44を介して基準電圧REF2を受取
る。回路24の出力信号LPはピン17に接続されるラインL4
6上にある。低電力検出回路24は一次電源電圧をモニタ
するように機能して、それの一部を内部基準電圧REF2と
比較する。その電源電圧が低電力状態を示す或る一定の
レベルより下に降下すると、出力信号LPが低電位にな
り、低電力状態のピン17に接続されるマイクロプロセッ
サ６（第１図）に知らせるようにする。その結果とし
て、マイクロプロセッサは電力を保存するようにすべて
の高電力機能を切断するであろう。低電圧検出回路22お
よび低電力検出回路24およびそれらの動作の詳細な概略
回路図は、1986年９月17日に出願されかつ本件と同一譲
受人に譲渡された、同時係属特許出願連続番号第908,53
6号に示されかつ記載されている。
してその非反転入力で入力信号LPDを受信する。回路24
の反転入力はラインL44を介して基準電圧REF2を受取
る。回路24の出力信号LPはピン17に接続されるラインL4
6上にある。低電力検出回路24は一次電源電圧をモニタ
するように機能して、それの一部を内部基準電圧REF2と
比較する。その電源電圧が低電力状態を示す或る一定の
レベルより下に降下すると、出力信号LPが低電位にな
り、低電力状態のピン17に接続されるマイクロプロセッ
サ６（第１図）に知らせるようにする。その結果とし
て、マイクロプロセッサは電力を保存するようにすべて
の高電力機能を切断するであろう。低電圧検出回路22お
よび低電力検出回路24およびそれらの動作の詳細な概略
回路図は、1986年９月17日に出願されかつ本件と同一譲
受人に譲渡された、同時係属特許出願連続番号第908,53
6号に示されかつ記載されている。
制御論理回路26はラインL48を介して出力駆動装置回路2
8の出力トランジスタP3のスイッチングサイクルを制御
しかつラインL18を介してランプ発生器18のタイミング
を制御するように働く。制御論理回路26への入力信号は
誤差比較器16からのラインL20上の誤差信号EC、ランプ
発生器18からのラインL50上のランプ信号RC、回路20か
らのラインL30上の同期信号SRA/I、回路20からのライン
L32上の同期信号SRB/I、ラインL52上の高基準電圧REF
H、ラインL54上の低基準電圧REFL、および電流制限回路
30からのラインL56およびL57を介する出力電流制限信号
ILIMである。制御論理回路26からの出力信号は出力トラ
ンジスタP3の衝撃係数を設定するラインL48上の信号ODR
とランプ発生器18に送られてラインL50上でランプ信号R
Cを発生するラインL18上の信号RCDRである。
8の出力トランジスタP3のスイッチングサイクルを制御
しかつラインL18を介してランプ発生器18のタイミング
を制御するように働く。制御論理回路26への入力信号は
誤差比較器16からのラインL20上の誤差信号EC、ランプ
発生器18からのラインL50上のランプ信号RC、回路20か
らのラインL30上の同期信号SRA/I、回路20からのライン
L32上の同期信号SRB/I、ラインL52上の高基準電圧REF
H、ラインL54上の低基準電圧REFL、および電流制限回路
30からのラインL56およびL57を介する出力電流制限信号
ILIMである。制御論理回路26からの出力信号は出力トラ
ンジスタP3の衝撃係数を設定するラインL48上の信号ODR
とランプ発生器18に送られてラインL50上でランプ信号R
Cを発生するラインL18上の信号RCDRである。
制御論理回路26は誤差比較器16の出力信号ECを受信し、
それはラインL14上の誤差信号ESをラインL16上のランプ
信号RCと比較し、さらに出力信号ODRを発生するために
それらを同期信号SRA/Iと同期化する。ランプ信号RCは
同期信号SRB/Iと同期化され、高基準電圧REFHと低基準
電圧REFLとの間に限定される。高基準電圧REFHは典型的
には＋2.4ボルトになるように設定され、低基準電圧は
典型的には＋1.62ボルトであるように設定される。
それはラインL14上の誤差信号ESをラインL16上のランプ
信号RCと比較し、さらに出力信号ODRを発生するために
それらを同期信号SRA/Iと同期化する。ランプ信号RCは
同期信号SRB/Iと同期化され、高基準電圧REFHと低基準
電圧REFLとの間に限定される。高基準電圧REFHは典型的
には＋2.4ボルトになるように設定され、低基準電圧は
典型的には＋1.62ボルトであるように設定される。
制御論理回路24のより詳細な論理図が第３図に示されて
いる。制御論理回路24は第１の比較器XCO11、第２の比
較器XCO14、第１のＲ−ＳフリップフロップF1、第２の
Ｒ−ＳフリップフロップF2、第１のECLゲートXG6、およ
び第２のECLゲートXG9を含む。第１のフリップフロップ
F1はNAND論理ゲートXG1、XG2およびXG3から形成され、
第２のフリップフロップF2はNAND論理ゲートXG4、XG5、
XG7およびXG8から形成される。第１の比較器XCO11はラ
ンプ信号RCを高基準電圧REFHと比較して出力信号RHを生
じるために使用される。第２の比較器XCO14はランプ信
号RCを低基準電圧REFLと比較して出力信号RLを生じるた
めに使用される。
いる。制御論理回路24は第１の比較器XCO11、第２の比
較器XCO14、第１のＲ−ＳフリップフロップF1、第２の
Ｒ−ＳフリップフロップF2、第１のECLゲートXG6、およ
び第２のECLゲートXG9を含む。第１のフリップフロップ
F1はNAND論理ゲートXG1、XG2およびXG3から形成され、
第２のフリップフロップF2はNAND論理ゲートXG4、XG5、
XG7およびXG8から形成される。第１の比較器XCO11はラ
ンプ信号RCを高基準電圧REFHと比較して出力信号RHを生
じるために使用される。第２の比較器XCO14はランプ信
号RCを低基準電圧REFLと比較して出力信号RLを生じるた
めに使用される。
比較器XCO12は第２図の誤差比較器16に対応し、ランプ
信号RCを誤差信号ESと比較するために使用される。ライ
ンL20上の比較器XCO12のこの出力信号ECは制御論理回路
26に送られる。電流制限比較器XCO13は第２図の電流制
限回路30のものに対応する。比較器XCO13はピン６に接
続される外部抵抗器R6を介して出力電流信号Ｉを受信す
るために使用される。
信号RCを誤差信号ESと比較するために使用される。ライ
ンL20上の比較器XCO12のこの出力信号ECは制御論理回路
26に送られる。電流制限比較器XCO13は第２図の電流制
限回路30のものに対応する。比較器XCO13はピン６に接
続される外部抵抗器R6を介して出力電流信号Ｉを受信す
るために使用される。
第４図の（ａ）ないし第４図（ｈ）には、制御論理回路
24の動作を理解する際に有用である波形が例示されてい
る。制御論理回路26に送られるラインL50上のランプ信
号RCは第４図（ａ）に示されている。＋2.4ボルトの高
基準電圧REFH、＋1.62ボルトの低基準電圧REFLおよび典
型的な＋2.31ボルトの誤差信号は第４図（ａ）で水平な
点線により示されている。ピン18を介して回路20により
受信される192kHzの同期クロック信号は第４図（ｂ）に
描かれている。回路20からの同期信号SRA/IおよびSRB/I
は第４図（ｃ）に例示されている。第２の比較器XCO14
からの出力信号RLは第４図（ｄ）に示されており、第１
の比較器XCO11からの出力信号RHは第４図（ｅ）に示さ
れている。第１のフリップフロップF1の出力は第４図
（ｆ）に示されている。第２のフリップフロップF2の出
力は第４図（ｇ）に示されている。ピン５に接続される
スイッチングトランジスタP3のコレクタからの出力パル
スの列は第４図（ｈ）に描かれている。
24の動作を理解する際に有用である波形が例示されてい
る。制御論理回路26に送られるラインL50上のランプ信
号RCは第４図（ａ）に示されている。＋2.4ボルトの高
基準電圧REFH、＋1.62ボルトの低基準電圧REFLおよび典
型的な＋2.31ボルトの誤差信号は第４図（ａ）で水平な
点線により示されている。ピン18を介して回路20により
受信される192kHzの同期クロック信号は第４図（ｂ）に
描かれている。回路20からの同期信号SRA/IおよびSRB/I
は第４図（ｃ）に例示されている。第２の比較器XCO14
からの出力信号RLは第４図（ｄ）に示されており、第１
の比較器XCO11からの出力信号RHは第４図（ｅ）に示さ
れている。第１のフリップフロップF1の出力は第４図
（ｆ）に示されている。第２のフリップフロップF2の出
力は第４図（ｇ）に示されている。ピン５に接続される
スイッチングトランジスタP3のコレクタからの出力パル
スの列は第４図（ｈ）に描かれている。
高基準電圧REFHおよび低基準電圧REFLは一定レベルにあ
るので、出力パルスの衝撃係数（パルス幅）を変えるの
は誤差信号ESだけである。調整された＋５ボルト出力
で、誤差信号ESは典型的には＋2.31ボルトになり、出力
パルスはそれぞれ第４図（ａ）および第４図（ｈ）に示
されるように正規のパルス幅を有するであろう。出力電
圧が＋５ボルトよりも高くなれば、誤差信号ESはパルス
幅をより狭くするように＋2.31ボルトのレベルより上に
増加されるであろう。これは、出力電圧が＋５ボルトに
戻るまで、１パルスごとに基づいて継続する。出力電圧
が＋５ボルトよりも低くなると、誤差信号ESはパルス幅
をより広くするように＋2.31ボルトのレベルよりも下に
減少するであろう。各サイクルの間の各パルスの幅はこ
の態様で変化して、非常に迅速かつ正確に調整された＋
５ボルトの出力電圧を与えるようにし得る。
るので、出力パルスの衝撃係数（パルス幅）を変えるの
は誤差信号ESだけである。調整された＋５ボルト出力
で、誤差信号ESは典型的には＋2.31ボルトになり、出力
パルスはそれぞれ第４図（ａ）および第４図（ｈ）に示
されるように正規のパルス幅を有するであろう。出力電
圧が＋５ボルトよりも高くなれば、誤差信号ESはパルス
幅をより狭くするように＋2.31ボルトのレベルより上に
増加されるであろう。これは、出力電圧が＋５ボルトに
戻るまで、１パルスごとに基づいて継続する。出力電圧
が＋５ボルトよりも低くなると、誤差信号ESはパルス幅
をより広くするように＋2.31ボルトのレベルよりも下に
減少するであろう。各サイクルの間の各パルスの幅はこ
の態様で変化して、非常に迅速かつ正確に調整された＋
５ボルトの出力電圧を与えるようにし得る。
再び第２図および第３図を参照すると、電流制限回路30
は比較器ILIM COMPすなわちXCO13を含んで、１オーム
の外部抵抗器R6にかかる電圧降下として検出される出力
トランジスタP3の出力電流Ｉを感知する。抵抗器R6の一
方の端部はピン６を介して出力トランジスタP3のエミッ
タに接続され、抵抗器R6の他方の端部は接地電位に接続
される。抵抗器R6のかかるこの電圧は等価抵抗器RILお
よび等価コンデンサCILから形成される低域フィルタを
介して比較器の非反転入力に送られて、出力トランジス
タのスイッチングのせいである行き過ぎを除去する。こ
の低域フィルタにかけられた電圧は比較器の反転入力に
送られた基準電圧REF3と比較される。ラインL56および
ラインL57上の比較器の出力は制御論理回路26に送られ
る。第３図から最もよくわかるように、比較器XCO13の
ラインL56上の出力は比較器XCO12からの誤差信号ECでワ
イヤAND機能を実現され、継いでフリップフロップF1の
ゲートXG1の入力に届けられる。比較器XCO13のラインL5
7上の出力はゲートXG6からの出力信号でワイヤAND機能
が実現され、出力トランジスタP3のベースに送られる出
力信号ODRを形成する。
は比較器ILIM COMPすなわちXCO13を含んで、１オーム
の外部抵抗器R6にかかる電圧降下として検出される出力
トランジスタP3の出力電流Ｉを感知する。抵抗器R6の一
方の端部はピン６を介して出力トランジスタP3のエミッ
タに接続され、抵抗器R6の他方の端部は接地電位に接続
される。抵抗器R6のかかるこの電圧は等価抵抗器RILお
よび等価コンデンサCILから形成される低域フィルタを
介して比較器の非反転入力に送られて、出力トランジス
タのスイッチングのせいである行き過ぎを除去する。こ
の低域フィルタにかけられた電圧は比較器の反転入力に
送られた基準電圧REF3と比較される。ラインL56および
ラインL57上の比較器の出力は制御論理回路26に送られ
る。第３図から最もよくわかるように、比較器XCO13の
ラインL56上の出力は比較器XCO12からの誤差信号ECでワ
イヤAND機能を実現され、継いでフリップフロップF1の
ゲートXG1の入力に届けられる。比較器XCO13のラインL5
7上の出力はゲートXG6からの出力信号でワイヤAND機能
が実現され、出力トランジスタP3のベースに送られる出
力信号ODRを形成する。
通常、電流制限比較器XCO13のラインL57上の出力信号
は、出力信号ODRにどのような影響も及ぼさないよう
に、低電圧レベル（負の論理１）になるであろう。この
信号ODRはゲートXG6の出力により決定されるであろう。
その結果として、第４図（ｈ）に示される出力パルスは
ピン５に現われるであろう。しかしながら、フィルタに
かけられた電圧が基準電圧REF3を超過すると、特定のサ
イクルの間の出力パルスは実質的に不能化すなわち終端
されるであろう。しかしながら現実に実用する際には、
出力パルスは微小な幅を有するであろう。これは、出力
電流が正規のレベルに戻されるまで、各後に続くサイク
ルの間継続する。これが起こると、出力パルスは短い回
復時間を生じるまさに次のサイクルの間再び現われるで
あろう。このように、出力電圧は非常に短い時間のうち
に＋５ボルトまで復元され得る。
は、出力信号ODRにどのような影響も及ぼさないよう
に、低電圧レベル（負の論理１）になるであろう。この
信号ODRはゲートXG6の出力により決定されるであろう。
その結果として、第４図（ｈ）に示される出力パルスは
ピン５に現われるであろう。しかしながら、フィルタに
かけられた電圧が基準電圧REF3を超過すると、特定のサ
イクルの間の出力パルスは実質的に不能化すなわち終端
されるであろう。しかしながら現実に実用する際には、
出力パルスは微小な幅を有するであろう。これは、出力
電流が正規のレベルに戻されるまで、各後に続くサイク
ルの間継続する。これが起こると、出力パルスは短い回
復時間を生じるまさに次のサイクルの間再び現われるで
あろう。このように、出力電圧は非常に短い時間のうち
に＋５ボルトまで復元され得る。
第５図に第２図の電流制限回路の詳細な回路図が例示さ
れている。電流制限回路30はトランジスタQ28およびQ29
から形成される第１の差動増幅器、トランジスタQ30か
ら形成される第１の電流源、トランジスタQ32およびQ34
から形成される第２の差動増幅器、トランジスタQ31か
ら形成される第２の電流源およびエミッタフォロワトラ
ンジスタQ33を含む。エミッタフォロワトランジスタQ33
はラインL56上の出力に対応する信号ILIM1を供給するた
めの第１のエミッタと、ラインL57上の出力に対応する
信号ILIM2を与えるための第２のエミッタとを有する。
れている。電流制限回路30はトランジスタQ28およびQ29
から形成される第１の差動増幅器、トランジスタQ30か
ら形成される第１の電流源、トランジスタQ32およびQ34
から形成される第２の差動増幅器、トランジスタQ31か
ら形成される第２の電流源およびエミッタフォロワトラ
ンジスタQ33を含む。エミッタフォロワトランジスタQ33
はラインL56上の出力に対応する信号ILIM1を供給するた
めの第１のエミッタと、ラインL57上の出力に対応する
信号ILIM2を与えるための第２のエミッタとを有する。
先の詳細な説明から、このようにこの発明は、そのパル
ス幅が１パルスごとに可変であるパルスの列の形式で出
力信号を発生するための制御論理回路を含む改良された
加入者電力制御器装置を提供することがわかる。さら
に、電力制御器はその出力で短絡により引き起こされる
損傷から装置を保護する電流制限回路を含む。この電流
制限能力は１パルスごとに行なわれるので、一度短絡が
取り除かれると、非常に急速な回復時間を有する出力信
号が与えられる。
ス幅が１パルスごとに可変であるパルスの列の形式で出
力信号を発生するための制御論理回路を含む改良された
加入者電力制御器装置を提供することがわかる。さら
に、電力制御器はその出力で短絡により引き起こされる
損傷から装置を保護する電流制限回路を含む。この電流
制限能力は１パルスごとに行なわれるので、一度短絡が
取り除かれると、非常に急速な回復時間を有する出力信
号が与えられる。
現在この発明の好ましい実施例であると考えられている
ものが例示されかつ説明されてきた一方で、この発明の
真の範囲から逸脱ことなしに種々の変更および修正がな
され得ることおよび同等物がそれの要素の代わりに用い
られ得ることが当業者により理解されるであろう。さら
に、この発明の教示に対しそれの中心の範囲から逸脱す
ることなしに特定の状況または材料を適合させるために
多くの修正がなされ得る。それゆえ、この発明はこの発
明を実行するために熟考された最良のモードとして開示
された特定の実施例に制限されないが、この発明は添付
の請求範囲の範囲内に入るすべての実施例を含むことが
意図されている。
ものが例示されかつ説明されてきた一方で、この発明の
真の範囲から逸脱ことなしに種々の変更および修正がな
され得ることおよび同等物がそれの要素の代わりに用い
られ得ることが当業者により理解されるであろう。さら
に、この発明の教示に対しそれの中心の範囲から逸脱す
ることなしに特定の状況または材料を適合させるために
多くの修正がなされ得る。それゆえ、この発明はこの発
明を実行するために熟考された最良のモードとして開示
された特定の実施例に制限されないが、この発明は添付
の請求範囲の範囲内に入るすべての実施例を含むことが
意図されている。
Claims (11)
- 【請求項１】Ｓインターフェイスで高電圧を安定した、
調整された低電圧に変換してISDN端末機器の集積回路に
より使用されるようにする加入者電力制御器装置におい
て、前記制御器装置は出力信号を発生して出力駆動装置
回路の出力トランジスタの衝撃係数を制御するための制
御論理手段を含み、その改良は、 ランプ信号、誤差信号、高基準電圧信号、低基準電圧、
および同期信号に応答して出力信号を発生するための前
記制御論理手段を含み、前記出力信号はそれの各パルス
が誤差信号に依存する幅が可変であるパルスの列であ
り、 出力トランジスタの出力電流に応答して、出力電流が或
る一定の予め設定された極限を越えると電流制限信号を
発生するための電流制限手段と、 前記電流制限信号に応答して、出力電流が予め設定され
た極限を越えると１パルスごとに出力信号のパルスの列
の各パルスを自動的に終端するための前記制御論理手段
とを含む。 - 【請求項２】請求の範囲第１項に記載の制御器装置にお
いて、前記電流制限手段が出力トランジスタのエミッタ
に接続される外部抵抗器を含み、出力電流を感知された
電圧に変換する。 - 【請求項３】請求の範囲第２項に記載の制御器装置にお
いて、前記電流制限手段は、その非反転入力が低域フィ
ルタを介して感知された電圧に接続されかつその反転入
力が基準電圧に接続される比較器をさらに含む。 - 【請求項４】請求の範囲第３項に記載の制御器装置にお
いて、前記比較器は第１の差動増幅器、第１の電流源、
第２の差動増幅器、第２の電流源およびエミッタフォロ
ワトランジスタから形成される。 - 【請求項５】請求の範囲第４項に記載の制御器装置にお
いて、前記エミッタフォロワトランジスタは複数のエミ
ッタを有し、電流制限信号を与える。 - 【請求項６】請求の範囲第１項に記載の制御器装置にお
いて、前記制御論理手段は前記ランプ信号を前記高基準
電圧と比較するための第１の比較器と前記ランプ信号を
前記低基準電圧と比較するための第２の比較器とを含
む。 - 【請求項７】請求の範囲第６項に記載の制御器装置にお
いて、前記制御論理手段は、前記第１および第２の比較
器の出力に応答してランプ信号を発生するための、第１
のフリップフロップ、第１のNAND論理ゲート、第２のフ
リップフロップおよび第２のNAND論理ゲートをさらに含
む。 - 【請求項８】請求の範囲第７項に記載の制御器装置にお
いて、前記電流制限手段は出力トランジスタのエミッタ
に接続される外部抵抗器を含み、出力電流を感知された
電圧に変換する。 - 【請求項９】請求の範囲第８項に記載の制御器装置にお
いて、前記電流制限手段はその非反転入力が低域フィル
タを介して感知された電圧に接続されかつその反転入力
が基準電圧に接続される比較器をさらに含む。 - 【請求項１０】請求の範囲第９項に記載の制御器装置に
おいて、前記比較器は第１の差動増幅器、第１の電流
源、第２の差動増幅器、第２の電流源およびエミッタフ
ォロワトランジスタから形成される。 - 【請求項１１】請求の範囲第10項に記載の制御器装置に
おいて、前記エミッタフォロワトランジスタは複数のエ
ミッタを有し、電流制限信号を与える。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/893,138 US4808905A (en) | 1986-08-05 | 1986-08-05 | Current-limiting circuit |
| US893,138 | 1986-08-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01500556A JPH01500556A (ja) | 1989-02-23 |
| JPH077997B2 true JPH077997B2 (ja) | 1995-01-30 |
Family
ID=25401088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62504995A Expired - Lifetime JPH077997B2 (ja) | 1986-08-05 | 1987-08-05 | 電流制限回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4808905A (ja) |
| EP (1) | EP0276296B1 (ja) |
| JP (1) | JPH077997B2 (ja) |
| AT (1) | ATE91556T1 (ja) |
| DE (1) | DE3786545T2 (ja) |
| WO (1) | WO1988001075A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275089A (ja) * | 1989-04-13 | 1990-11-09 | Kobe Steel Ltd | スクリュ式真空ポンプ |
| KR0137105B1 (ko) * | 1993-06-17 | 1998-04-29 | 모리시다 요이치 | 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 |
| US5621731A (en) * | 1994-02-04 | 1997-04-15 | Omnilink Communications Corporation | Private exchange for ISDN |
| WO1995021485A1 (en) * | 1994-02-04 | 1995-08-10 | Adak Communications Corporation | Power supply for private branch exchange |
| GB2315188B (en) * | 1996-07-09 | 1999-04-14 | Telspec Plc | Power supply system for telephone line wires |
| US6026458A (en) * | 1997-10-14 | 2000-02-15 | International Business Machines Corporation | System with pluggable adapter card and hot-swap interface controller |
| US6037762A (en) * | 1997-12-19 | 2000-03-14 | Texas Instruments Incorporated | Voltage detector having improved characteristics |
| US6933769B2 (en) * | 2003-08-26 | 2005-08-23 | Micron Technology, Inc. | Bandgap reference circuit |
| KR20140025936A (ko) * | 2012-08-23 | 2014-03-05 | 삼성전자주식회사 | 직류/직류 컨버터, 이를 포함하는 전자기기 및 직류/직류 컨버전 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886615A (ja) * | 1981-11-19 | 1983-05-24 | Ricoh Co Ltd | 電源回路 |
| US4428015A (en) * | 1981-12-22 | 1984-01-24 | Hughes Aircraft Company | Overcurrent limiter circuit for switching regulator power supplies |
| US4581585A (en) * | 1983-02-07 | 1986-04-08 | Tektronix, Inc. | Apparatus and method for automatically calibrating a sweep waveform generator |
| US4667164A (en) * | 1984-11-07 | 1987-05-19 | Intersil, Inc. | Frequency response amplifier |
-
1986
- 1986-08-05 US US06/893,138 patent/US4808905A/en not_active Expired - Lifetime
-
1987
- 1987-08-05 EP EP87905516A patent/EP0276296B1/en not_active Expired - Lifetime
- 1987-08-05 DE DE87905516T patent/DE3786545T2/de not_active Expired - Fee Related
- 1987-08-05 JP JP62504995A patent/JPH077997B2/ja not_active Expired - Lifetime
- 1987-08-05 AT AT87905516T patent/ATE91556T1/de not_active IP Right Cessation
- 1987-08-05 WO PCT/US1987/001919 patent/WO1988001075A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0276296A1 (en) | 1988-08-03 |
| DE3786545T2 (de) | 1994-01-27 |
| US4808905A (en) | 1989-02-28 |
| ATE91556T1 (de) | 1993-07-15 |
| EP0276296B1 (en) | 1993-07-14 |
| EP0276296A4 (en) | 1991-01-16 |
| DE3786545D1 (de) | 1993-08-19 |
| JPH01500556A (ja) | 1989-02-23 |
| WO1988001075A1 (en) | 1988-02-11 |
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