JPH0782329B2 - 波形読み出し装置 - Google Patents
波形読み出し装置Info
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- JPH0782329B2 JPH0782329B2 JP60156071A JP15607185A JPH0782329B2 JP H0782329 B2 JPH0782329 B2 JP H0782329B2 JP 60156071 A JP60156071 A JP 60156071A JP 15607185 A JP15607185 A JP 15607185A JP H0782329 B2 JPH0782329 B2 JP H0782329B2
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、変調信号によって波形のアドレス歩進の速
度を変化させ、音色に変化した楽音を発生する波形読み
出し装置に関する。
度を変化させ、音色に変化した楽音を発生する波形読み
出し装置に関する。
［従来技術］ 発生楽音に変調をかけて音色の変化を得たい場合、例え
ばホイール等の手動操作子の出力をA/D変換して得られ
るデジタル出力信号に基づいて、記憶手段に記憶された
波形情報を読出すアドレス信号の歩進速度を変化させ、
これにより音色の変化した楽音を発生させることが考え
られる。
ばホイール等の手動操作子の出力をA/D変換して得られ
るデジタル出力信号に基づいて、記憶手段に記憶された
波形情報を読出すアドレス信号の歩進速度を変化させ、
これにより音色の変化した楽音を発生させることが考え
られる。
［従来技術の問題点］ その場合、手動操作子をなめらかに変化させてもA/D変
換器の出力特性によってその変換出力がノイズなどの影
響でなめらかに変化せず、望ましい楽音が得られないこ
とがある。
換器の出力特性によってその変換出力がノイズなどの影
響でなめらかに変化せず、望ましい楽音が得られないこ
とがある。
また急激に操作子を変化させたときにも同様に、A/D変
換器の変換出力の追随性がわるいため、望ましい楽音が
得られない問題がある。
換器の変換出力の追随性がわるいため、望ましい楽音が
得られない問題がある。
［発明の目的］ この発明は上記のような事情を改善するためになされた
もので、その目的とするところは、外部操作可能な操作
子の操作にともなって望ましい音色の楽音が得られるよ
うにした波形読み出し装置を提供することである。
もので、その目的とするところは、外部操作可能な操作
子の操作にともなって望ましい音色の楽音が得られるよ
うにした波形読み出し装置を提供することである。
［発明の要点］ この発明は、外部操作可能な操作子のデジタル出力信号
によって波形情報を記憶した記憶手段に対するアドレス
信号の歩進速度を変化するものであって、前回の楽音生
成に用いたデジタル出力信号と、今回操作子から出力す
るデジタル出力信号とに対し所定の演算を施して得られ
るデジタル出力信号により上記アドレス信号を得るよう
にしたことを要点とする。
によって波形情報を記憶した記憶手段に対するアドレス
信号の歩進速度を変化するものであって、前回の楽音生
成に用いたデジタル出力信号と、今回操作子から出力す
るデジタル出力信号とに対し所定の演算を施して得られ
るデジタル出力信号により上記アドレス信号を得るよう
にしたことを要点とする。
［実施例］ 以下、第１図ないし第５図を参照して、この発明の一実
施例を説明する。
施例を説明する。
第１図はホイールのA/D変換出力の前回と今回のものを
所定の演算を施してその出力値をホイール出力とする回
路で、ホイール１を回転するとそれに連動して可変抵抗
器２の出力電圧が変化し、A/D変換器３によってデジタ
ルデータ（IN）に変換される。そしてその変換出力は乗
算器４によってC1倍されて加算器５に与えられ、乗算器
７からの出力と加算され、1/2演算器６によって1/2倍さ
れる。そして1/2演算器６の出力は乗算器７に与えられ
てC2倍されるほか、バッファ８に入力して８ビットのデ
ータＶとなる。なお、前記乗算器４、７で１倍する（C1
＝C2＝１）と、1/2演算器６からは、A/D変換器３の出力
と前回バッファ８にストアされたデータとの平均値をと
ったものが出力する。以下、C1＝C2＝１とした場合につ
いて説明する。
所定の演算を施してその出力値をホイール出力とする回
路で、ホイール１を回転するとそれに連動して可変抵抗
器２の出力電圧が変化し、A/D変換器３によってデジタ
ルデータ（IN）に変換される。そしてその変換出力は乗
算器４によってC1倍されて加算器５に与えられ、乗算器
７からの出力と加算され、1/2演算器６によって1/2倍さ
れる。そして1/2演算器６の出力は乗算器７に与えられ
てC2倍されるほか、バッファ８に入力して８ビットのデ
ータＶとなる。なお、前記乗算器４、７で１倍する（C1
＝C2＝１）と、1/2演算器６からは、A/D変換器３の出力
と前回バッファ８にストアされたデータとの平均値をと
ったものが出力する。以下、C1＝C2＝１とした場合につ
いて説明する。
このデータＶのうちMSBの１ビットデータはインバータ
９を介して反転され、排他的オアゲート101〜108の各一
端に与えられるほか、信号MSBとなってホイール出力のM
SBを形成する。また排他的オアゲート108の他端にはイ
ンバータ９の出力が入力し、また排他的オアゲート107
〜101の各他端にはデータＶの７〜１ビット目の各信号
が入力する。そして排他的オアゲート108〜101の出力は
データＢとなり、ホイール出力の下位８ビットを形成す
る。そしてこのホイール出力（MSB＋データＢ）は第２
図の楽音作成部に送出される。なお、排他的オアゲート
108〜101に入力するデータをＡとする。
９を介して反転され、排他的オアゲート101〜108の各一
端に与えられるほか、信号MSBとなってホイール出力のM
SBを形成する。また排他的オアゲート108の他端にはイ
ンバータ９の出力が入力し、また排他的オアゲート107
〜101の各他端にはデータＶの７〜１ビット目の各信号
が入力する。そして排他的オアゲート108〜101の出力は
データＢとなり、ホイール出力の下位８ビットを形成す
る。そしてこのホイール出力（MSB＋データＢ）は第２
図の楽音作成部に送出される。なお、排他的オアゲート
108〜101に入力するデータをＡとする。
次に第２図により楽音作成部の回路構成を説明する。図
中11は鍵盤を含むキー入力部であり、いずれの鍵が操作
されたかを示す信号は、キーアサイナ12へ送出され、ま
た押鍵速度を示す信号は変調信号発生回路13へ送出され
る。
中11は鍵盤を含むキー入力部であり、いずれの鍵が操作
されたかを示す信号は、キーアサイナ12へ送出され、ま
た押鍵速度を示す信号は変調信号発生回路13へ送出され
る。
本実施例の電子楽器は、最大８音同時に発生できるポリ
フォニックの機能をもっており、８チャンネルに各回路
は時分割動作するようになっている。従って、キーアサ
イナ12は、最大８チャンネルの発生楽音に対するキーコ
ードを得て、周波数情報発生回路14にそのキーコードを
送出する。
フォニックの機能をもっており、８チャンネルに各回路
は時分割動作するようになっている。従って、キーアサ
イナ12は、最大８チャンネルの発生楽音に対するキーコ
ードを得て、周波数情報発生回路14にそのキーコードを
送出する。
従って、周波数情報発生回路14からは上記キーコードに
対応する周波数情報が発生し、累算回路15に与えられ
る。累算回路15では、各チャンネルの周波数情報を決め
られたタイミングで累算することによって、波形の位相
角を指定する信号、即ちアドレス信号を発生する。この
アドレス信号は、波形一周期にわたり均一の歩進速度で
変化する。
対応する周波数情報が発生し、累算回路15に与えられ
る。累算回路15では、各チャンネルの周波数情報を決め
られたタイミングで累算することによって、波形の位相
角を指定する信号、即ちアドレス信号を発生する。この
アドレス信号は、波形一周期にわたり均一の歩進速度で
変化する。
一方、上記キーアサイナ12からは、エンベロープジュネ
レータ16へ各種制御信号を送出し、８チャンネルの独立
したエンベロープ信号を発生させる。変調信号発生回路
13から出力される変調信号は、加算器17に入力して上記
ホイール出力とチャンネル別に加算されてあらたな変調
信号となり、時分割で波形発生回路18のＭ入力端子に与
えられる。なお、全チャンネル共通にひとつの変調信号
を上記変調信号発生回路13が発生するようにしてもよ
く、そのときは、ホイール出力と加算された値が、各チ
ャンネル共通の変調信号として波形発生回路18に送出さ
れる。
レータ16へ各種制御信号を送出し、８チャンネルの独立
したエンベロープ信号を発生させる。変調信号発生回路
13から出力される変調信号は、加算器17に入力して上記
ホイール出力とチャンネル別に加算されてあらたな変調
信号となり、時分割で波形発生回路18のＭ入力端子に与
えられる。なお、全チャンネル共通にひとつの変調信号
を上記変調信号発生回路13が発生するようにしてもよ
く、そのときは、ホイール出力と加算された値が、各チ
ャンネル共通の変調信号として波形発生回路18に送出さ
れる。
そして、この波形発生回路18のＮ入力端子には上記累算
回路15の出力、即ち、アドレス信号が印加されることに
なり、波形発生回路18内では、上記変調信号により、こ
のアドレス信号を修正して、波形一周期において歩進速
度が変化する修正アドレス信号を発生し、それを余弦波
を記憶している記憶装置に与えて、余弦波をアクセスし
てＯ出力端子から乗算器19へ送出する。
回路15の出力、即ち、アドレス信号が印加されることに
なり、波形発生回路18内では、上記変調信号により、こ
のアドレス信号を修正して、波形一周期において歩進速
度が変化する修正アドレス信号を発生し、それを余弦波
を記憶している記憶装置に与えて、余弦波をアクセスし
てＯ出力端子から乗算器19へ送出する。
乗算器19には、この波形発生回路18の出力と、エンベロ
ープジュネレータ16の出力とが与えられて乗算を行な
い、その結果エンベロープ制御された波形信号がD/A変
換回路に送出され、アナログ信号に変換された後図示し
ないアンプ、スピーカを介して放音される。
ープジュネレータ16の出力とが与えられて乗算を行な
い、その結果エンベロープ制御された波形信号がD/A変
換回路に送出され、アナログ信号に変換された後図示し
ないアンプ、スピーカを介して放音される。
次に第３図および第４図により第２図の波形発生回路18
の一例につき説明する。
の一例につき説明する。
なお、この波形発生回路18としては、本出願人による先
願技術、例えば特願昭57−221266（特開昭59−111515）
に開示した技術を採用することができる。
願技術、例えば特願昭57−221266（特開昭59−111515）
に開示した技術を採用することができる。
第３図は、波形発生回路18の詳細回路を示し、累算回路
15から与えられる波形のアドレス信号はＮ入力端子を介
し、排他的オアゲート群EOR1に与えられる。なお、第３
図中の排他的オアゲートのシンボルは、第４図に示され
るような通常のシンボルに対応する。
15から与えられる波形のアドレス信号はＮ入力端子を介
し、排他的オアゲート群EOR1に与えられる。なお、第３
図中の排他的オアゲートのシンボルは、第４図に示され
るような通常のシンボルに対応する。
上記排他的オアゲート群EOR1には、アドレス信号（N0〜
N11）の上位11ビットが、１ビットシフトされて与えら
れ、この排他的オアゲート群EOR1の出力は割算器DIVの
Ａ入力端子（A0〜A10）に与えられる。またこのＡ入力
端子の最上位ビット入力端子A11にはグランドレベル
（“0"）信号が与えられる。
N11）の上位11ビットが、１ビットシフトされて与えら
れ、この排他的オアゲート群EOR1の出力は割算器DIVの
Ａ入力端子（A0〜A10）に与えられる。またこのＡ入力
端子の最上位ビット入力端子A11にはグランドレベル
（“0"）信号が与えられる。
そして、また上記アドレス信号（（N0〜N11）は、コン
パレータCOMPのＡ入力端子（A0〜A11）に印加される。
また、このコンパレータCOMPのＢ入力端子（B0〜B10）
には、加算器17の出力である変調信号が、Ｍ入力端子
（M0〜M10）を介して供給される。更に、このコンパレ
ータCOMPのＢ入力端子の最上位ビット入力端子B11には
グランドレベル（“0"）信号が与えられる。
パレータCOMPのＡ入力端子（A0〜A11）に印加される。
また、このコンパレータCOMPのＢ入力端子（B0〜B10）
には、加算器17の出力である変調信号が、Ｍ入力端子
（M0〜M10）を介して供給される。更に、このコンパレ
ータCOMPのＢ入力端子の最上位ビット入力端子B11には
グランドレベル（“0"）信号が与えられる。
そして、コンパレータCOMPからは、Ａ入力端子の入力
が、Ｂ入力端子の入力に比べて大であるとき、“1"信号
を出力端子OUTから出力し、上記排他的オアゲート群EOR
1と、排他的オアゲート群EOR2とに与える。
が、Ｂ入力端子の入力に比べて大であるとき、“1"信号
を出力端子OUTから出力し、上記排他的オアゲート群EOR
1と、排他的オアゲート群EOR2とに与える。
上記排他的オアゲート群EOR2には、11ビットの上記変調
信号が、またその最上位ビットには“0"信号が印加さ
れ、この排他的オアゲート群EOR2の出力は、上記割算器
DIVのＢ入力端子（B0〜B11）に与えられる。
信号が、またその最上位ビットには“0"信号が印加さ
れ、この排他的オアゲート群EOR2の出力は、上記割算器
DIVのＢ入力端子（B0〜B11）に与えられる。
従って、上記コンパレータCOMPにて、変調信号がアドレ
ス信号より大であると判断したとき、割算器DIVにはア
ドレス信号と変調信号とが直接与えられ、逆に変調信号
がアドレス信号より小であると判断したとき、割算器DI
Vには、上記排他的オアゲート群EOR1にて論理反転され
たアドレス信号と、上記排他的オアゲート群EOR2にて論
理反転された変調信号とが供給される。
ス信号より大であると判断したとき、割算器DIVにはア
ドレス信号と変調信号とが直接与えられ、逆に変調信号
がアドレス信号より小であると判断したとき、割算器DI
Vには、上記排他的オアゲート群EOR1にて論理反転され
たアドレス信号と、上記排他的オアゲート群EOR2にて論
理反転された変調信号とが供給される。
そして、割算器DIVは、Ａ入力端子に入力する情報を、
Ｂ入力端子に入力する情報で割算し、その結果出力をＤ
出力端子（D0〜D11）から出力する。この出力は、上記
コンパレータCOMPの出力が与えられる排他的オアゲート
群EOR3を介し、リードオンリメモリROMにアドレス信号
として与えられる。即ち、この排他的オアゲート群EOR3
の出力が変調されたアドレス信号即ち修正アドレス信号
となり、実際に波形情報を記憶しているリードオンリメ
モリROMのアドレス信号となる。
Ｂ入力端子に入力する情報で割算し、その結果出力をＤ
出力端子（D0〜D11）から出力する。この出力は、上記
コンパレータCOMPの出力が与えられる排他的オアゲート
群EOR3を介し、リードオンリメモリROMにアドレス信号
として与えられる。即ち、この排他的オアゲート群EOR3
の出力が変調されたアドレス信号即ち修正アドレス信号
となり、実際に波形情報を記憶しているリードオンリメ
モリROMのアドレス信号となる。
このリードオンリメモリROMには、例えば余弦波の波形
振幅値がA0〜A11の12ビットにて表現されるアドレスに
分割されて記録されている。勿論、例えば実際には1/4
周期分の波形情報を記憶させておき、それをゲート回路
等により適宜論理反転等を行って、波形一周期の波形情
報に復元するようにしてもよい。
振幅値がA0〜A11の12ビットにて表現されるアドレスに
分割されて記録されている。勿論、例えば実際には1/4
周期分の波形情報を記憶させておき、それをゲート回路
等により適宜論理反転等を行って、波形一周期の波形情
報に復元するようにしてもよい。
そして、このリードオンリメモリROMの出力端子Ｏ（O0
〜O10）から出力される波形情報が、第２図に示す乗算
器19に与えられる。
〜O10）から出力される波形情報が、第２図に示す乗算
器19に与えられる。
次に、第５図ないし第８図を参照して、本実施例の動作
を説明する。
を説明する。
ホイール１の現在設定値に応じた電圧が可変抵抗器２か
ら出力し、それがA/D変換器３によってデジタルデータ
に変換され、乗算器４によってC1倍（＝１倍）されたの
ち加算器５において乗算器７の出力、即ち、前回のA/D
変換器３のA/D出力に対応したデータと加算される。そ
してその結果データは1/2演算器６によって1/2倍、即
ち、平均化され、その結果データがバッファ８に与えら
れると共に乗算器７によってC2倍（＝１倍）されたのち
加算器５に入力する。
ら出力し、それがA/D変換器３によってデジタルデータ
に変換され、乗算器４によってC1倍（＝１倍）されたの
ち加算器５において乗算器７の出力、即ち、前回のA/D
変換器３のA/D出力に対応したデータと加算される。そ
してその結果データは1/2演算器６によって1/2倍、即
ち、平均化され、その結果データがバッファ８に与えら
れると共に乗算器７によってC2倍（＝１倍）されたのち
加算器５に入力する。
バッファ８の出力データＶはそのMSBのみがインバータ
９によって反転されホイール出力の信号MSBとなると共
に、残りの７ビットは対応する排他的オアゲート107〜1
01に入力する。また排他的オアゲート108〜101の各一端
にはインバータ９の出力が入力する。そして排他的オア
ゲート108〜101の出力データＢは上記ホイール出力の下
位８ビットデータとしてMSBと共に加算器17に送られ、
変調信号発生回路13からの変調信号と加算される。
９によって反転されホイール出力の信号MSBとなると共
に、残りの７ビットは対応する排他的オアゲート107〜1
01に入力する。また排他的オアゲート108〜101の各一端
にはインバータ９の出力が入力する。そして排他的オア
ゲート108〜101の出力データＢは上記ホイール出力の下
位８ビットデータとしてMSBと共に加算器17に送られ、
変調信号発生回路13からの変調信号と加算される。
一方、キー入力部11の鍵が操作されるとその操作信号は
キーアサイナ12、変調信号発生回路13へ与えられる。そ
してキーアサイナ12は対応するキーコードを周波数情報
発生回路14に与えてその周波数情報を発生させ、累算回
路15に与えてチャンネル別に累算させる。そしてその累
算値はアドレス信号として波形発生回路18に送られる。
キーアサイナ12、変調信号発生回路13へ与えられる。そ
してキーアサイナ12は対応するキーコードを周波数情報
発生回路14に与えてその周波数情報を発生させ、累算回
路15に与えてチャンネル別に累算させる。そしてその累
算値はアドレス信号として波形発生回路18に送られる。
また変調信号発生回路13はエンベロープジェネレータ16
に各種制御信号を与えてチャンエル別にエンベロープ信
号を発生させ、乗算器19に与える。
に各種制御信号を与えてチャンエル別にエンベロープ信
号を発生させ、乗算器19に与える。
一方、変調信号発生回路13は所定の変調信号を出力して
加算器17に与える。そして加算器17からのあらたな変調
信号は波形発生回路18に与えられる。
加算器17に与える。そして加算器17からのあらたな変調
信号は波形発生回路18に与えられる。
そこで波形発生回路18では、この変調信号により累算回
路15からのアドレス信号を修正して波形一周期において
歩進速度が変化する修正アドレス信号を発生し、それを
余弦波を記憶している記憶装置に与えて、余弦波をアク
セスしてＯ出力端子から乗算器19へ送出する。
路15からのアドレス信号を修正して波形一周期において
歩進速度が変化する修正アドレス信号を発生し、それを
余弦波を記憶している記憶装置に与えて、余弦波をアク
セスしてＯ出力端子から乗算器19へ送出する。
乗算器19には、この波形発生回路18の出力と、エンベロ
ープジェネレータ16の出力とが与えられていてその乗算
を行ない、その結果エンベロープ制御された波形信号が
D/A変換回路に送出され、アナログ信号に変換された後
図示しないアンプ、スピーカを介して音色の変化した楽
音として放音される。
ープジェネレータ16の出力とが与えられていてその乗算
を行ない、その結果エンベロープ制御された波形信号が
D/A変換回路に送出され、アナログ信号に変換された後
図示しないアンプ、スピーカを介して音色の変化した楽
音として放音される。
第５図は第１図に示すホイール出力の出力状態を説明す
るもので、データＶ、Ａ、Ｂの関係を示している。そし
て図示するようにホイール出力の下位８ビットデータＢ
は、データＶが「7F」及び「80」のときを中点の「00」
と設定され、またデータＶが「7F」→「00」まで小さく
なる方向ではマイナス方向に大きくなり、即ち、実際の
ホイール出力が小さくなり、他方、データＶが「80」→
「FF」まで大きくなる方向ではプラス方向に大きくな
り、即ち、実際のホイール出力が大きくなる。したがっ
てホイール出力の下位８ビットデータはホイール１の実
際の操作に応じてその内容が変化することになる。
るもので、データＶ、Ａ、Ｂの関係を示している。そし
て図示するようにホイール出力の下位８ビットデータＢ
は、データＶが「7F」及び「80」のときを中点の「00」
と設定され、またデータＶが「7F」→「00」まで小さく
なる方向ではマイナス方向に大きくなり、即ち、実際の
ホイール出力が小さくなり、他方、データＶが「80」→
「FF」まで大きくなる方向ではプラス方向に大きくな
り、即ち、実際のホイール出力が大きくなる。したがっ
てホイール出力の下位８ビットデータはホイール１の実
際の操作に応じてその内容が変化することになる。
第６図は前記1/2演算器６の平均演算の効果を説明する
ための図である。即ち、ホイール１は一定一に固定して
いるにもかかわらず、A/D変換器３の特性によってA/D変
換器３の出力データINに直線性の誤差が発生している状
況を示し、連続するサンプリング点Ａ〜Ｊのうち、点
Ａ、Ｂ、Ｄ、Ｇ、Ｈ、ＪではデータINの値が「99」、点
Ｃ、Ｅ、Ｆ、Ｉでは「100」となっている。然しながら1
/2演算器６では隣接する点間で常に平均をとるため（な
お、1/2演算器６はこの場合、小数点以下切捨て演算を
行う）、Ａ点のデータVA＝99、Ｂ点のデータVB＝（VA＋
VB）/2＝（99＋99）/2＝99、Ｃ点のデータVC＝（VB＋
VC）/2＝（99＋100）/2＝99、……となり、常に「99」
の値となってA/D変換器３の誤差が補正される。
ための図である。即ち、ホイール１は一定一に固定して
いるにもかかわらず、A/D変換器３の特性によってA/D変
換器３の出力データINに直線性の誤差が発生している状
況を示し、連続するサンプリング点Ａ〜Ｊのうち、点
Ａ、Ｂ、Ｄ、Ｇ、Ｈ、ＪではデータINの値が「99」、点
Ｃ、Ｅ、Ｆ、Ｉでは「100」となっている。然しながら1
/2演算器６では隣接する点間で常に平均をとるため（な
お、1/2演算器６はこの場合、小数点以下切捨て演算を
行う）、Ａ点のデータVA＝99、Ｂ点のデータVB＝（VA＋
VB）/2＝（99＋99）/2＝99、Ｃ点のデータVC＝（VB＋
VC）/2＝（99＋100）/2＝99、……となり、常に「99」
の値となってA/D変換器３の誤差が補正される。
第７図も1/2演算器６の平均演算の効果を説明する図で
あり、この場合はホイール１を急激に変化させた例であ
る。而して図中の実線はホイール１の実際の動きに応じ
たデータINの変化曲線を示し、また破線はデータＶの変
化曲線を示す。而して図面から分かるように、隣接する
各サンプリング点間において、常に今回のデータINと、
前記の演算結果とが平均されて今回のサンプリング点の
補正データＶとされるため、A/D変換器３のサンプリン
グ周期が大きくてもデータＶはデータINの急激な変化に
対して滑かな値となり、しかも誤差を含む率が非常に少
いものとなっている。なお、乗算器４、７の乗数C1、C2
をC1＝C2＝１以外にとれば、1/2演算器６の出力は過去
の値あるいは今回の入力値に夫々大きな重み付けをもっ
て変化する値となることは明らかである。
あり、この場合はホイール１を急激に変化させた例であ
る。而して図中の実線はホイール１の実際の動きに応じ
たデータINの変化曲線を示し、また破線はデータＶの変
化曲線を示す。而して図面から分かるように、隣接する
各サンプリング点間において、常に今回のデータINと、
前記の演算結果とが平均されて今回のサンプリング点の
補正データＶとされるため、A/D変換器３のサンプリン
グ周期が大きくてもデータＶはデータINの急激な変化に
対して滑かな値となり、しかも誤差を含む率が非常に少
いものとなっている。なお、乗算器４、７の乗数C1、C2
をC1＝C2＝１以外にとれば、1/2演算器６の出力は過去
の値あるいは今回の入力値に夫々大きな重み付けをもっ
て変化する値となることは明らかである。
次に、第８図により第３図に示す波形発生回路18の動作
を説明する。
を説明する。
第８図に、符号Ａで示すのは、リードオンリメモリROM
に記憶されている余弦波で、何ら変調されていない（即
ち変調信号が最大T/2の）ときである。
に記憶されている余弦波で、何ら変調されていない（即
ち変調信号が最大T/2の）ときである。
そして、上述した加算器17から、特定の変調信号（いま
第８図ではＭで示してある）が与えられた場合、コンパ
レータCOMPからは、アドレス信号が同図にてN1で示され
ているような範囲、つまり変調信号Ｍより小の場合、
“0"信号を出力し、排他的オアゲート群EOR1〜EOR3に与
える。従って、割算器DIVからは、 なるアドレス信号を発生し、リードオンリメモリROMに
与えられることになる。なお、割算器DIVにおいては、
小数点以下の値を出力しており、出力D11が２進の小数
点以下第１位、出力D10が２進の小数点以下第２位と順
次なっており、等価的にその出力は周期Ｔを乗じたもの
となる。また、割算器DIVの各ビットA10〜A0に、アドレ
ス信号（N11〜N1）が１ビットシフトされて入力されて
いるから、結果的に割算器DIVの出力は1/2倍されたもの
となる。
第８図ではＭで示してある）が与えられた場合、コンパ
レータCOMPからは、アドレス信号が同図にてN1で示され
ているような範囲、つまり変調信号Ｍより小の場合、
“0"信号を出力し、排他的オアゲート群EOR1〜EOR3に与
える。従って、割算器DIVからは、 なるアドレス信号を発生し、リードオンリメモリROMに
与えられることになる。なお、割算器DIVにおいては、
小数点以下の値を出力しており、出力D11が２進の小数
点以下第１位、出力D10が２進の小数点以下第２位と順
次なっており、等価的にその出力は周期Ｔを乗じたもの
となる。また、割算器DIVの各ビットA10〜A0に、アドレ
ス信号（N11〜N1）が１ビットシフトされて入力されて
いるから、結果的に割算器DIVの出力は1/2倍されたもの
となる。
また、アドレス信号が第８図N2にて示されているような
範囲、つまり変調信号Ｍより大の場合、コンパレータCO
MPからは“1"信号を出力し、排他的オアゲート群EOR1〜
EOR3に与えられるため、夫々入力信号を論理反転して出
力することになる。その結果、割算器DIVの出力を反転
して出力する排他的オアゲート群EOR3の出力は、 となる。
範囲、つまり変調信号Ｍより大の場合、コンパレータCO
MPからは“1"信号を出力し、排他的オアゲート群EOR1〜
EOR3に与えられるため、夫々入力信号を論理反転して出
力することになる。その結果、割算器DIVの出力を反転
して出力する排他的オアゲート群EOR3の出力は、 となる。
即ち、式２の両辺を論理反転すると、 という結果になり、ここでＴ−Ｍ＝、 Ｔ−L2＝▲▼であることから、式２のL2で示される
アドレスは、第８図に示すようなところとなることが理
解できる。
アドレスは、第８図に示すようなところとなることが理
解できる。
このように、変調信号Ｍが小さくなれば、余弦波は大き
く歪み、高調波成分を多く含むようになり、逆に変調信
号Ｍが大きくなれば、基本波成分のみになってくること
になる。従って、ホイール１の操作に従って、変調信号
Ｍの内容が変化することにより波形メモリから読出され
る波形情報が変化してゆくことになり、連続的に音色の
変化する楽音を簡単に、しかもノイズ等が発生すること
なく良好なものとして得ることが可能である。
く歪み、高調波成分を多く含むようになり、逆に変調信
号Ｍが大きくなれば、基本波成分のみになってくること
になる。従って、ホイール１の操作に従って、変調信号
Ｍの内容が変化することにより波形メモリから読出され
る波形情報が変化してゆくことになり、連続的に音色の
変化する楽音を簡単に、しかもノイズ等が発生すること
なく良好なものとして得ることが可能である。
なお、上記実施例では、ポリフォニックの電子楽器とし
たが、これに限られるものではない。また、波形生成方
式も、上記実施例に限るものでなく種々変更し得る。
たが、これに限られるものではない。また、波形生成方
式も、上記実施例に限るものでなく種々変更し得る。
［発明の効果］ 以上説明したように、この発明は、ホイールなどの外部
操作可能な操作子のデジタル出力信号を用いて、波形情
報を記憶した記憶手段から波形情報を読み出すためのア
ドレス信号を変調することにより出力楽音の音色変化を
得るものであって、前回の楽音生成に用いたデジタル出
力信号と、今回上記操作子から出力するデジタル出力信
号とに対し所定の演算を施して変調されたアドレス信号
を得るようにしたから、操作子の出力がなめらかとなっ
て望ましい音色変化がある楽音が得られる利点がある。
操作可能な操作子のデジタル出力信号を用いて、波形情
報を記憶した記憶手段から波形情報を読み出すためのア
ドレス信号を変調することにより出力楽音の音色変化を
得るものであって、前回の楽音生成に用いたデジタル出
力信号と、今回上記操作子から出力するデジタル出力信
号とに対し所定の演算を施して変調されたアドレス信号
を得るようにしたから、操作子の出力がなめらかとなっ
て望ましい音色変化がある楽音が得られる利点がある。
【図面の簡単な説明】 第１図はこの発明の一実施例のホイール出力を得るため
の回路構成図、第２図は楽音作成部の回路図、第３図は
波形発生回路18の詳細回路図、第４図は第３図に使用し
たロジックシンボルの説明図、第５図はホイール出力を
得る回路におけるデータＶ、Ａ、Ｂの関係を示す図、第
６図はホイール１を停止しているときのデータINの変化
状態を示す図、第７図はホイール１を操作しているとき
のデータINとＶとの関係を示す図、第８図は波形発生回
路18から出力する波形の形状の説明図である。 １……ホイール、２……可変抵抗器、３……A/D変換
器、４、７……乗算器、５、17……加算器、６……1/2
演算器、９……インバータ、101〜108……排他的オアゲ
ート、11……キー入力部、12……キーアサイナ、13……
変調信号発生回路、14……周波数情報発生回路、15……
累算回路、16……エンベロープジェネレータ、18……波
形発生回路、COMP……コンパレータ、DIV……割算器、R
OM……リードオンリメモリ。
の回路構成図、第２図は楽音作成部の回路図、第３図は
波形発生回路18の詳細回路図、第４図は第３図に使用し
たロジックシンボルの説明図、第５図はホイール出力を
得る回路におけるデータＶ、Ａ、Ｂの関係を示す図、第
６図はホイール１を停止しているときのデータINの変化
状態を示す図、第７図はホイール１を操作しているとき
のデータINとＶとの関係を示す図、第８図は波形発生回
路18から出力する波形の形状の説明図である。 １……ホイール、２……可変抵抗器、３……A/D変換
器、４、７……乗算器、５、17……加算器、６……1/2
演算器、９……インバータ、101〜108……排他的オアゲ
ート、11……キー入力部、12……キーアサイナ、13……
変調信号発生回路、14……周波数情報発生回路、15……
累算回路、16……エンベロープジェネレータ、18……波
形発生回路、COMP……コンパレータ、DIV……割算器、R
OM……リードオンリメモリ。
Claims (2)
- 【請求項１】発生すべき楽音の周波数に応じて変化する
アドレス信号を生成するアドレス信号発生手段と、 外部操作に対応したデジタル出力信号を順次出力する操
作子と、 この操作子からのデジタル出力信号と、前回の演算結果
であるデジタル出力信号に基づいて所定の演算を行う演
算手段と、 この演算手段の演算結果であるデジタル出力信号によ
り、上記アドレス信号発生手段からのアドレス信号を変
調する変調手段と、 この変調手段により変調されたアドレス信号により、記
憶された波形情報が読み出される記憶手段と、 を有する波形読み出し装置。 - 【請求項２】上記演算手段は、上記所定の演算として平
均値算出演算を行うことを特徴とする特許請求の範囲第
１項記載の波形読み出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156071A JPH0782329B2 (ja) | 1985-07-17 | 1985-07-17 | 波形読み出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156071A JPH0782329B2 (ja) | 1985-07-17 | 1985-07-17 | 波形読み出し装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6217798A JPS6217798A (ja) | 1987-01-26 |
| JPH0782329B2 true JPH0782329B2 (ja) | 1995-09-06 |
Family
ID=15619666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156071A Expired - Lifetime JPH0782329B2 (ja) | 1985-07-17 | 1985-07-17 | 波形読み出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782329B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738956Y2 (ja) * | 1987-10-02 | 1995-09-06 | カシオ計算機株式会社 | 楽音合成装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139519A (en) * | 1977-05-12 | 1978-12-05 | Nippon Gakki Seizo Kk | Electronic musical instrument |
| JPS6137034Y2 (ja) * | 1979-01-18 | 1986-10-27 | ||
| JPS5674298A (en) * | 1979-11-21 | 1981-06-19 | Nippon Musical Instruments Mfg | Electronic musical instrument |
| JPS5750112A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Amplitude controller |
| JPS5855429U (ja) * | 1981-10-09 | 1983-04-15 | ヤンマー農機株式会社 | 穀稈の扱深さ調整装置を備えたコンバイン |
| JPS58128496U (ja) * | 1982-02-25 | 1983-08-31 | ヤマハ株式会社 | 楽音合成装置 |
| JPS591096U (ja) * | 1982-06-28 | 1984-01-06 | ヤマハ株式会社 | 電子楽器の楽音制御装置 |
| JPS59111515A (ja) * | 1982-12-17 | 1984-06-27 | Casio Comput Co Ltd | 波形発生方式 |
| JP2779953B2 (ja) * | 1989-06-12 | 1998-07-23 | ディップソール株式会社 | アルミニウム基体表面にセラミックス皮膜を形成させる方法 |
-
1985
- 1985-07-17 JP JP60156071A patent/JPH0782329B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6217798A (ja) | 1987-01-26 |
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