JPH0783243B2 - 配線回路 - Google Patents
配線回路Info
- Publication number
- JPH0783243B2 JPH0783243B2 JP62115905A JP11590587A JPH0783243B2 JP H0783243 B2 JPH0783243 B2 JP H0783243B2 JP 62115905 A JP62115905 A JP 62115905A JP 11590587 A JP11590587 A JP 11590587A JP H0783243 B2 JPH0783243 B2 JP H0783243B2
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- JP
- Japan
- Prior art keywords
- wiring
- fet
- source
- terminal
- input
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- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線回路、特に伝搬遅延の問題となる長い配
線での配線回路に関する。
線での配線回路に関する。
高速のパルス信号を伝送するのに従来は同軸ケーブルが
よく使われている。しかし、同軸ケーブルの特性インピ
ーダンスはケーブルの断面形状で決まるため、通常50〜
100Ω程度であり、これに信号を送るためには、送信側
の出力増幅器の出力インピーダンスもそれに合わせる必
要があり、送信機に大きな面積や体積と電力を要してい
る。さらに、同軸ケーブルの芯線にはオーム性の抵抗が
あり、長距離の伝送のためには、その影響を少なくする
ため全体に太い同軸ケーブルを用いたり、信号振幅の低
下が起きたりするなどの不都合があった。
よく使われている。しかし、同軸ケーブルの特性インピ
ーダンスはケーブルの断面形状で決まるため、通常50〜
100Ω程度であり、これに信号を送るためには、送信側
の出力増幅器の出力インピーダンスもそれに合わせる必
要があり、送信機に大きな面積や体積と電力を要してい
る。さらに、同軸ケーブルの芯線にはオーム性の抵抗が
あり、長距離の伝送のためには、その影響を少なくする
ため全体に太い同軸ケーブルを用いたり、信号振幅の低
下が起きたりするなどの不都合があった。
一方、集積回路の中でも配線の問題は深刻である。第３
図に集積回路における従来の配線の一例を示す。図中、
１は電源端子、２は接地端子、３は入力端子、４は入力
回路のドライバトランジスタ、５はロードトランジス
タ、６は出力端子、７は出力回路のドライバトランジス
タ、８はロードトランジスタ、９は配線である。
図に集積回路における従来の配線の一例を示す。図中、
１は電源端子、２は接地端子、３は入力端子、４は入力
回路のドライバトランジスタ、５はロードトランジス
タ、６は出力端子、７は出力回路のドライバトランジス
タ、８はロードトランジスタ、９は配線である。
LSIの集積度の向上に伴い、集積回路上の配線長がトラ
ンジスタの大きさに比較して長くなり、近くのゲートを
駆動する場合と遠くのゲートを駆動する場合ではその負
荷容量が大幅に異なり、伝搬遅延時間に大きな差がでて
しまう。集積回路上では、伝搬信号の波長がチップサイ
ズにくらべ大きいので、配線は容量だけの集中定数回路
で扱える。そのため、パルスの立ち上がり立ち下がりの
時間は、出力トランジスタのドレイン抵抗と配線容量の
積で決まる。そこで長い配線に対しては出力トランジス
タを大きくして遅延時間の低下を防いでいる。しかし、
こうすると、大きなトランジスタを用いた増幅器のため
の面積を要し、さらにチップが大きくなり、また電力を
消費するなどの問題が起こる。また、配線の微細化によ
り、配線が細くなりオーム性の抵抗も問題となってい
る。この場合、配線での信号の伝搬遅延時間は配線長の
２乗に比例するため問題はさらに深刻になる。
ンジスタの大きさに比較して長くなり、近くのゲートを
駆動する場合と遠くのゲートを駆動する場合ではその負
荷容量が大幅に異なり、伝搬遅延時間に大きな差がでて
しまう。集積回路上では、伝搬信号の波長がチップサイ
ズにくらべ大きいので、配線は容量だけの集中定数回路
で扱える。そのため、パルスの立ち上がり立ち下がりの
時間は、出力トランジスタのドレイン抵抗と配線容量の
積で決まる。そこで長い配線に対しては出力トランジス
タを大きくして遅延時間の低下を防いでいる。しかし、
こうすると、大きなトランジスタを用いた増幅器のため
の面積を要し、さらにチップが大きくなり、また電力を
消費するなどの問題が起こる。また、配線の微細化によ
り、配線が細くなりオーム性の抵抗も問題となってい
る。この場合、配線での信号の伝搬遅延時間は配線長の
２乗に比例するため問題はさらに深刻になる。
これらの問題に対処するため、通常、配線の途中に中継
用の増幅器を置く。集積回路上では、一般に増幅器とし
て反転増幅器を用いるが、これには固有の遅延時間があ
り、かつ大きな電力を要するという欠点がある。
用の増幅器を置く。集積回路上では、一般に増幅器とし
て反転増幅器を用いるが、これには固有の遅延時間があ
り、かつ大きな電力を要するという欠点がある。
本発明の目的は、従来技術の欠点を除去し、集積回路
内，ボード内，ボード間を問わず、配線長にかかわらず
高い入力インピーダンスで遅延の少ない配線回路を提供
することにある。
内，ボード内，ボード間を問わず、配線長にかかわらず
高い入力インピーダンスで遅延の少ない配線回路を提供
することにある。
上記目的を達成するために、本発明は、入力回路のドラ
イバFETのソースを接地端子に、ゲートを入力端子に、
ドレインを第１のロードFETの一端に接続し、第１のロ
ードFETの他端を電源端子に接続し、第１のソースフォ
ロアのFETのソースを第１の電圧制御型の負性抵抗素子
の一端に、ゲートを入力回路のドライバFETのドレイン
に、ドレインを電源端子に接続し、第１の電圧制御型の
負性抵抗素子の他端を接地端子に接続し、第２のソース
フォロアのFETのソースを第２の電圧制御型の負性抵抗
素子の一端に、ゲートを第１のソースフォロアのFETの
ソースに、ドレインを電源端子に接続し、第２の電圧制
御型の負性抵抗素子の他端を接地端子に接続し、出力回
路のドライバFETのソースを接地端子に、ゲートを第２
のソースフォロアのFETのソースに、ドレインを第２の
ロードFETの一端及び出力端子に接続し、第２のロードF
ETの他端を電源端子に接続したものである。
イバFETのソースを接地端子に、ゲートを入力端子に、
ドレインを第１のロードFETの一端に接続し、第１のロ
ードFETの他端を電源端子に接続し、第１のソースフォ
ロアのFETのソースを第１の電圧制御型の負性抵抗素子
の一端に、ゲートを入力回路のドライバFETのドレイン
に、ドレインを電源端子に接続し、第１の電圧制御型の
負性抵抗素子の他端を接地端子に接続し、第２のソース
フォロアのFETのソースを第２の電圧制御型の負性抵抗
素子の一端に、ゲートを第１のソースフォロアのFETの
ソースに、ドレインを電源端子に接続し、第２の電圧制
御型の負性抵抗素子の他端を接地端子に接続し、出力回
路のドライバFETのソースを接地端子に、ゲートを第２
のソースフォロアのFETのソースに、ドレインを第２の
ロードFETの一端及び出力端子に接続し、第２のロードF
ETの他端を電源端子に接続したものである。
配線遅延と中継用信号増幅器の関係を数式を用いてもう
少し詳しく説明する。例として、配線による信号の遅延
が、配線の抵抗と容量で決まる場合を考える。このよう
な状態は、LSI上での微細化が進み、配線が細くなった
場合に起こり、今後の超LSIでは深刻な問題になると予
想される。また、以下の説明では用語の混乱を避けるた
めトランジスタとしてはMOSFET,MESFETなどの電界効果
トランジスタ（FET）を想定して説明する。
少し詳しく説明する。例として、配線による信号の遅延
が、配線の抵抗と容量で決まる場合を考える。このよう
な状態は、LSI上での微細化が進み、配線が細くなった
場合に起こり、今後の超LSIでは深刻な問題になると予
想される。また、以下の説明では用語の混乱を避けるた
めトランジスタとしてはMOSFET,MESFETなどの電界効果
トランジスタ（FET）を想定して説明する。
第２図に配線途中に信号増幅器を挿入した場合の信号の
伝搬遅延時間を計算するための模式図を示した。ここで
は、配線をｎ分割した場合を示している。図中、10は信
号増幅器、11は配線抵抗、12は配線容量、13は入力端
子、14は出力端子、15は配線周囲の固定電位部である。
伝搬遅延時間を計算するための模式図を示した。ここで
は、配線をｎ分割した場合を示している。図中、10は信
号増幅器、11は配線抵抗、12は配線容量、13は入力端
子、14は出力端子、15は配線周囲の固定電位部である。
一般の配線では分割はなく、配線抵抗11,配線容量12は
各１個である。配線の単位長さあたりの抵抗をR0、容量
をC0、配線長を単位長のｗ倍、信号増幅器の出力抵抗を
ａ×R0、入力容量をｂ×C0とし、配線をｎ個に等分割し
て、各ユニットに信号増幅器10をつけると、配線抵抗と
配線容量で決まる信号の伝搬遅延時間は、 τ（ｎ）＝R0C0〔abn＋（ａ＋ｂ）ｗ＋w2/n〕 ……
（１） となる。これを最小とするｎは（１）式をｎで微分して
ゼロと置くことにより、 と求まる。また、その場合の伝搬遅延時間は、 である。ｎはその性質上１以上の整数であるので、 でないと意味がない。長さｗユニット配線の時定数はw2
×R0C0、信号増幅器１段の伝搬遅延時間はab×R0C0ある
ので、配線に信号増幅器を挿入するのは、ゲートの遅延
に較べ、配線の時定数が大きいときである。
各１個である。配線の単位長さあたりの抵抗をR0、容量
をC0、配線長を単位長のｗ倍、信号増幅器の出力抵抗を
ａ×R0、入力容量をｂ×C0とし、配線をｎ個に等分割し
て、各ユニットに信号増幅器10をつけると、配線抵抗と
配線容量で決まる信号の伝搬遅延時間は、 τ（ｎ）＝R0C0〔abn＋（ａ＋ｂ）ｗ＋w2/n〕 ……
（１） となる。これを最小とするｎは（１）式をｎで微分して
ゼロと置くことにより、 と求まる。また、その場合の伝搬遅延時間は、 である。ｎはその性質上１以上の整数であるので、 でないと意味がない。長さｗユニット配線の時定数はw2
×R0C0、信号増幅器１段の伝搬遅延時間はab×R0C0ある
ので、配線に信号増幅器を挿入するのは、ゲートの遅延
に較べ、配線の時定数が大きいときである。
このように、長い配線に信号増幅器を挿入することは、
配線による信号の遅延防止に効果のあることは明らかで
あるが、（２）式から判るように、比較的短い配線でも
効果をもたせるには（２）式中のa,b、すなわち、信号
増幅器の出力抵抗と入力容量を充分低くする必要があ
る。集積回路上では、信号増幅器に使えるトランジスタ
は限定されているため、トランジスタの出力抵抗と入力
容量は変えられない。増幅器の形式としては、コモンソ
ースの反転増幅器と、コモンゲートのソースフォロアが
考えられる。どちらも出力抵抗としてはトランジスタの
最大電流で決まるため同程度である。しかし、入力容量
では、反転増幅器は、入出力の信号が反転するため、い
わゆるミラー効果のため非常に大きなものとなる。ま
た、この大きな容量を充放電するために大きな電力を要
すようになる。他方、ソースフォロアでは、入出力の信
号がほぼ平行に変化するため、トランジスタのゲート容
量電極間の電位差に変化がなく、また、特にトランジス
タを５極管領域で動作させるとゲート−ドレイン間の容
量がほとんどゼロのため、入力容量は極めて小さい。故
に、ソースフォロアを信号増幅器として使うと伝搬遅延
時間が極めて小さくかつ、消費電力の小さい信号増幅器
が現実できる。ところが、ソースフォロアは信号ゲイン
が１以下であるという問題がある。そのためこれを多段
に接続すると信号振幅が減少してしまうため、いま問題
としている配線への挿入に使うことはできなかった。
配線による信号の遅延防止に効果のあることは明らかで
あるが、（２）式から判るように、比較的短い配線でも
効果をもたせるには（２）式中のa,b、すなわち、信号
増幅器の出力抵抗と入力容量を充分低くする必要があ
る。集積回路上では、信号増幅器に使えるトランジスタ
は限定されているため、トランジスタの出力抵抗と入力
容量は変えられない。増幅器の形式としては、コモンソ
ースの反転増幅器と、コモンゲートのソースフォロアが
考えられる。どちらも出力抵抗としてはトランジスタの
最大電流で決まるため同程度である。しかし、入力容量
では、反転増幅器は、入出力の信号が反転するため、い
わゆるミラー効果のため非常に大きなものとなる。ま
た、この大きな容量を充放電するために大きな電力を要
すようになる。他方、ソースフォロアでは、入出力の信
号がほぼ平行に変化するため、トランジスタのゲート容
量電極間の電位差に変化がなく、また、特にトランジス
タを５極管領域で動作させるとゲート−ドレイン間の容
量がほとんどゼロのため、入力容量は極めて小さい。故
に、ソースフォロアを信号増幅器として使うと伝搬遅延
時間が極めて小さくかつ、消費電力の小さい信号増幅器
が現実できる。ところが、ソースフォロアは信号ゲイン
が１以下であるという問題がある。そのためこれを多段
に接続すると信号振幅が減少してしまうため、いま問題
としている配線への挿入に使うことはできなかった。
ところが、ソースフォロアの負荷抵抗として負性抵抗ダ
イオードを用いるとゲインが１以上になる。例えば、FE
Tの平均コンダクタンスをGs,負性抵抗の微分コンダクタ
ンスをGdとすると、定常状態でのゲインｇは、 ｇ＝Gs/（Gs＋Gd） ……（４） 状態遷移の時定数αは、 α＝C/（Gs＋Gd）＝gC/Gs ……（５） となる。但し、Ｃは負荷容量である。（４）式から明ら
かなようにGd＜０ならばゲインは１以上になる。ただ
し、（５）式から、遅延時間がゲインに比例して増加す
るが、ゲインを１近くにしておけば大きな影響はない。
イオードを用いるとゲインが１以上になる。例えば、FE
Tの平均コンダクタンスをGs,負性抵抗の微分コンダクタ
ンスをGdとすると、定常状態でのゲインｇは、 ｇ＝Gs/（Gs＋Gd） ……（４） 状態遷移の時定数αは、 α＝C/（Gs＋Gd）＝gC/Gs ……（５） となる。但し、Ｃは負荷容量である。（４）式から明ら
かなようにGd＜０ならばゲインは１以上になる。ただ
し、（５）式から、遅延時間がゲインに比例して増加す
るが、ゲインを１近くにしておけば大きな影響はない。
以上はFETによるソースフォロアを信号増幅器として用
いているが、FETによるソースフォロアの代わりに、バ
イポーラトランジスタのエミッタフォロア、真空管のカ
ソードフォロア回路でも同様な効果が得られることは、
これらの回路が名称は異なっても、同様の原理で動作す
ることから明らかである。
いているが、FETによるソースフォロアの代わりに、バ
イポーラトランジスタのエミッタフォロア、真空管のカ
ソードフォロア回路でも同様な効果が得られることは、
これらの回路が名称は異なっても、同様の原理で動作す
ることから明らかである。
以下、本発明の実施例を説明する。
第１図は、本発明によるソースフォロアを用いた配線で
ある。図中、１は電源端子、２は接地端子、３は入力端
子、４は入力回路のドライバFET、５はロードFET、６は
出力端子、７は出力回路のドライバFET、８はロードFE
T、９は配線である。本実施例では、さらに配線９の途
中に、ソースフォロアのトランジスタ16と、このトラン
ジスタの負荷として電圧制御型の負性抵抗素子17との回
路を２段接続している。シミュレーションによれば、0.
1μｍルールのMOSLSIでは、3mmのアルミニウム配線は、
配線抵抗と容量により遅延時間が約10nsecとなるが、駆
動能力を最適化した反転増幅器の挿入により、200psec
に減少する。これに、本実施例のソースフォロアを用い
ると、遅延時間はほぼ100psecにまで減少する。この値
は、配線材料に抵抗がないのとほぼ同じ値である。
ある。図中、１は電源端子、２は接地端子、３は入力端
子、４は入力回路のドライバFET、５はロードFET、６は
出力端子、７は出力回路のドライバFET、８はロードFE
T、９は配線である。本実施例では、さらに配線９の途
中に、ソースフォロアのトランジスタ16と、このトラン
ジスタの負荷として電圧制御型の負性抵抗素子17との回
路を２段接続している。シミュレーションによれば、0.
1μｍルールのMOSLSIでは、3mmのアルミニウム配線は、
配線抵抗と容量により遅延時間が約10nsecとなるが、駆
動能力を最適化した反転増幅器の挿入により、200psec
に減少する。これに、本実施例のソースフォロアを用い
ると、遅延時間はほぼ100psecにまで減少する。この値
は、配線材料に抵抗がないのとほぼ同じ値である。
本発明により、配線長が長く、配線材料の抵抗が問題と
なる領域でも配線抵抗による配線遅延の増大のない信号
配線が可能となる。負性抵抗素子としては、エキサダイ
オードや、量子効果を用いた共鳴トンネルダイオードな
どの電圧制御型の負性抵抗素子であれば同じような効果
が得られる。また、負性抵抗の効果を積極的に利用し、
大きなゲインを得るようにすれば、デジタル回路では、
信号振幅が抑えられているために、波形整形作用を得る
ことができる。この原理を用いれば、現在同軸ケーブル
を用いて波形の劣化を抑えている部分にも本発明は適用
できる。こうすると、配線抵抗の問題も解決できている
ので、細い配線でも太い同軸ケーブルと同じ効果が得ら
れる。
なる領域でも配線抵抗による配線遅延の増大のない信号
配線が可能となる。負性抵抗素子としては、エキサダイ
オードや、量子効果を用いた共鳴トンネルダイオードな
どの電圧制御型の負性抵抗素子であれば同じような効果
が得られる。また、負性抵抗の効果を積極的に利用し、
大きなゲインを得るようにすれば、デジタル回路では、
信号振幅が抑えられているために、波形整形作用を得る
ことができる。この原理を用いれば、現在同軸ケーブル
を用いて波形の劣化を抑えている部分にも本発明は適用
できる。こうすると、配線抵抗の問題も解決できている
ので、細い配線でも太い同軸ケーブルと同じ効果が得ら
れる。
第１図は本発明によるFETによるソースフォロアを用い
た配線の回路図、 第２図は従来の信号増幅器を用いない配線の場合の回路
図、 第３図は信号増幅器を用いた配線の動作を説明するため
の図である。 １……電源端子 ２……接地端子 ３……入力端子 ４……入力回路のドライバFET ５……ロードFET ６……出力端子 ７……出力回路のドライバFET ８……ロードFET ９……配線 13……入力端子 14……出力端子 15……配線周囲の固定電位部 16……ソースフォロアのFET 17……負性抵抗素子
た配線の回路図、 第２図は従来の信号増幅器を用いない配線の場合の回路
図、 第３図は信号増幅器を用いた配線の動作を説明するため
の図である。 １……電源端子 ２……接地端子 ３……入力端子 ４……入力回路のドライバFET ５……ロードFET ６……出力端子 ７……出力回路のドライバFET ８……ロードFET ９……配線 13……入力端子 14……出力端子 15……配線周囲の固定電位部 16……ソースフォロアのFET 17……負性抵抗素子
Claims (1)
- 【請求項１】入力回路のドライバFETのソースを接地端
子に、ゲートを入力端子に、ドレインを第１のロードFE
Tの一端に接続し、第１のロードFETの他端を電源端子に
接続し、第１のソースフォロアのFETのソースを第１の
電圧制御型の負性抵抗素子の一端に、ゲートを入力回路
のドライバFETのドレインに、ドレインを電源端子に接
続し、第１の電圧制御型の負性抵抗素子の他端を接地端
子に接続し、第２のソースフォロアのFETのソースを第
２の電圧制御型の負性抵抗素子の一端に、ゲートを第１
のソースフォロアのFETのソースに、ドレインを電源端
子に接続し、第２の電圧制御型の負性抵抗素子の他端を
接地端子に接続し、出力回路のドライバFETのソースを
接地端子に、ゲートを第２のソースフォロアのFETのソ
ースに、ドレインを第２のロードFETの一端及び出力端
子に接続し、第２のロードFETの他端を電源端子に接続
したことを特徴とする配線回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115905A JPH0783243B2 (ja) | 1987-05-14 | 1987-05-14 | 配線回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115905A JPH0783243B2 (ja) | 1987-05-14 | 1987-05-14 | 配線回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281446A JPS63281446A (ja) | 1988-11-17 |
| JPH0783243B2 true JPH0783243B2 (ja) | 1995-09-06 |
Family
ID=14674112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115905A Expired - Lifetime JPH0783243B2 (ja) | 1987-05-14 | 1987-05-14 | 配線回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783243B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970389B2 (ja) * | 1994-03-30 | 1999-11-02 | 日本電気株式会社 | フリップ・フロップ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835028B2 (ja) * | 1980-07-17 | 1983-07-30 | 松下電器産業株式会社 | 電機子 |
| JPH0634360B2 (ja) * | 1984-10-16 | 1994-05-02 | ソニー株式会社 | 信号伝送回路 |
-
1987
- 1987-05-14 JP JP62115905A patent/JPH0783243B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281446A (ja) | 1988-11-17 |
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