JPH0783331B2 - ディマルチプレクス用大規模集積回路共用方式 - Google Patents
ディマルチプレクス用大規模集積回路共用方式Info
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- JPH0783331B2 JPH0783331B2 JP13166388A JP13166388A JPH0783331B2 JP H0783331 B2 JPH0783331 B2 JP H0783331B2 JP 13166388 A JP13166388 A JP 13166388A JP 13166388 A JP13166388 A JP 13166388A JP H0783331 B2 JPH0783331 B2 JP H0783331B2
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 4
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- 238000000605 extraction Methods 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CCITT勧告によるCEPT系ディジタルハイアラ
ーキ（Digital Hierarchy）に準じた時分割多重通信装
置に関し、特にその装置の内部分離回路（以下、DMUXと
略す）を構成する大規模集積回路に関する。
ーキ（Digital Hierarchy）に準じた時分割多重通信装
置に関し、特にその装置の内部分離回路（以下、DMUXと
略す）を構成する大規模集積回路に関する。
［従来の技術］ 従来、この種の大規模集積回路（以下、LSIと略す）
は、8.448MHzから2.048MHzに分離するLSIと、34.368MHz
から8.448MHzに分離するLSIとが、分離独立して設計、
開発及び商用化されていた。
は、8.448MHzから2.048MHzに分離するLSIと、34.368MHz
から8.448MHzに分離するLSIとが、分離独立して設計、
開発及び商用化されていた。
ここで、8.448MHz、2.048MHz、34.368MHzは簡略化のた
めに、それぞれ8M、2M、及び34M、或いは、8Mb/s、2Mb/
s、及び34Mb/sとしてあらわすものとする。
めに、それぞれ8M、2M、及び34M、或いは、8Mb/s、2Mb/
s、及び34Mb/sとしてあらわすものとする。
上記したCCITT勧告による8Mb/sの信号の１フレームに
は、2Mb/sの信号が４セット含まれており、各セットは2
12ビットからなる。また、４セットの信号の内、先頭の
セットには、10ビットのフレーム信号（フレームパレ
ス）が配置されており、残りの各セットの先頭には、４
ビットのジャスティフィケーション制御信号が配置され
ている。
は、2Mb/sの信号が４セット含まれており、各セットは2
12ビットからなる。また、４セットの信号の内、先頭の
セットには、10ビットのフレーム信号（フレームパレ
ス）が配置されており、残りの各セットの先頭には、４
ビットのジャスティフィケーション制御信号が配置され
ている。
一方、34Mb/sの信号の１フレームには、8Mb/sの信号が
４セット含まれており、各セットは384ビットからなっ
ている。４セットの内、先頭のセットには、10ビットの
フレーム信号（フレームパレス）が配置されており、残
りの各セットの先頭には、４ビットのジャスティフィケ
ーション制御信号が配置されている。
４セット含まれており、各セットは384ビットからなっ
ている。４セットの内、先頭のセットには、10ビットの
フレーム信号（フレームパレス）が配置されており、残
りの各セットの先頭には、４ビットのジャスティフィケ
ーション制御信号が配置されている。
このように、本発明によって、デマルチプレクスされる
べき２つの信号は、各セットにおけるビット数及びフレ
ーム長において互いに異なるフレーム構成を備えている
が、フレームパレス数及び分離されるべき信号のセット
数は同じである。このことを考慮して、以下では、ま
ず、従来使用されている8M/2M DMUX及び34M/8M DMUXに
ついて説明する。
べき２つの信号は、各セットにおけるビット数及びフレ
ーム長において互いに異なるフレーム構成を備えている
が、フレームパレス数及び分離されるべき信号のセット
数は同じである。このことを考慮して、以下では、ま
ず、従来使用されている8M/2M DMUX及び34M/8M DMUXに
ついて説明する。
第５図に、8M/2M DMUXの従来技術を示す。
従来の技術は、まず8Mb/sの信号51が復号化回路52によ
り復号化(53)される。それを同期検出回路54で同期判定
を行ない、その結果55を8Mカウンタ56の動作制御に用い
ている。そのカウンタの出力510はDMUX回路511に与えら
れ、DMUX回路511で、復号化回路の出力53を分離する。
その後バッファメモリ112で、４本それぞれ固有の周波
数513〜516に変更され出力される。
り復号化(53)される。それを同期検出回路54で同期判定
を行ない、その結果55を8Mカウンタ56の動作制御に用い
ている。そのカウンタの出力510はDMUX回路511に与えら
れ、DMUX回路511で、復号化回路の出力53を分離する。
その後バッファメモリ112で、４本それぞれ固有の周波
数513〜516に変更され出力される。
第６図は、34M/8M DMUXの従来技術である。第５図と全
く同じで、34Mカウンタ67部のみ異なっている。
く同じで、34Mカウンタ67部のみ異なっている。
［発明が解決しようとする課題］ このように、上述した従来の方式のLSIでは、8M/2M DMU
X用LSIと、34M/8M DMUX用LSIとを、独立してつくってい
たので、その開発費は膨大なものとなり、又、部品の種
類もふえるところから、製造上の繁雑性をもつという欠
点がある。
X用LSIと、34M/8M DMUX用LSIとを、独立してつくってい
たので、その開発費は膨大なものとなり、又、部品の種
類もふえるところから、製造上の繁雑性をもつという欠
点がある。
そこで、本発明の技術的課題は、上記欠点に鑑み8M/2M
DMUX用LSIと34M/8M DMUX用LSIとの２種類の機能を１種
類のLSIで機能させることのできるディマルチプレクス
用大規模集積回路共用方式を手提供することである。
DMUX用LSIと34M/8M DMUX用LSIとの２種類の機能を１種
類のLSIで機能させることのできるディマルチプレクス
用大規模集積回路共用方式を手提供することである。
［課題を解決するための手段］ 本発明によれば、複数セットの低次群の信号によって形
成されたフレームを持ち、所定の符号化を受けた１本の
高次群信号を受け、前記複数セットの低次群の信号に分
離するディマルチプレクス用大規模集積回路を備え、互
いに異なるビット数及びビットレイトを有し、且つ、同
じ位置にフレームパルスを有する第１種及び第２種の高
次群信号に、前記ディマルチプレクス用大規模集積回路
を共用する方式において、前記１本の高次群信号を復号
し、前記フレームパルスを検出することにより、前記１
本の高次群信号に対する同期を検出する検出手段と、前
記検出手段に接続されると共に、前記１本の高次群信号
の内、第１種の高次群信号のビット数をそのビットレイ
トに応じて計数し、第１種の高次群信号のフレーム及び
低次群信号セットに対応した第１のタイミング信号を出
力する第１のカウンタ手段と、前記検出手段に接続され
ると共に、前記１本の高次群信号の内、第２種の高次群
信号のビット数をそのビットレイトに応じて計数し、第
２種の高次群信号のフレーム及び低次群信号セットに対
応した第２のタイミング信号を出力する第２のカウンタ
手段と、前記第１及び第２のタイミング信号を受け、外
部からの制御により、第１及び第２のタイミング信号の
いずれか一方を選択し、出力タイミング信号として、送
出する選択手段と、復号化された１本の高次群信号及び
前記出力タイミング信号を受け、前記復号化された１本
の高次群信号を出力タイミング信号に応じて複数本の低
次群信号に分離する分離手段と、分離された複数本の低
次群信号及び出力タイミング信号とを受け、前記分離さ
れた複数本の低次群信号を所定のビットレイトで出力す
るための手段とを有することを特徴とするディマルチプ
レクス用大規模集積回路共用方式が得られる。
成されたフレームを持ち、所定の符号化を受けた１本の
高次群信号を受け、前記複数セットの低次群の信号に分
離するディマルチプレクス用大規模集積回路を備え、互
いに異なるビット数及びビットレイトを有し、且つ、同
じ位置にフレームパルスを有する第１種及び第２種の高
次群信号に、前記ディマルチプレクス用大規模集積回路
を共用する方式において、前記１本の高次群信号を復号
し、前記フレームパルスを検出することにより、前記１
本の高次群信号に対する同期を検出する検出手段と、前
記検出手段に接続されると共に、前記１本の高次群信号
の内、第１種の高次群信号のビット数をそのビットレイ
トに応じて計数し、第１種の高次群信号のフレーム及び
低次群信号セットに対応した第１のタイミング信号を出
力する第１のカウンタ手段と、前記検出手段に接続され
ると共に、前記１本の高次群信号の内、第２種の高次群
信号のビット数をそのビットレイトに応じて計数し、第
２種の高次群信号のフレーム及び低次群信号セットに対
応した第２のタイミング信号を出力する第２のカウンタ
手段と、前記第１及び第２のタイミング信号を受け、外
部からの制御により、第１及び第２のタイミング信号の
いずれか一方を選択し、出力タイミング信号として、送
出する選択手段と、復号化された１本の高次群信号及び
前記出力タイミング信号を受け、前記復号化された１本
の高次群信号を出力タイミング信号に応じて複数本の低
次群信号に分離する分離手段と、分離された複数本の低
次群信号及び出力タイミング信号とを受け、前記分離さ
れた複数本の低次群信号を所定のビットレイトで出力す
るための手段とを有することを特徴とするディマルチプ
レクス用大規模集積回路共用方式が得られる。
また、本発明によれば、第１及び第２のカウンタ手段
は、１つの（2M/8M）／（8M/34M）共用カウンタにより
構成されることを特徴とするディマルチプレクス用大規
模集積回路共用方式が得られる。
は、１つの（2M/8M）／（8M/34M）共用カウンタにより
構成されることを特徴とするディマルチプレクス用大規
模集積回路共用方式が得られる。
即ち、本発明によれば、8.448MHzから2.048MHzにDMUX
（Demultiplexの略；以下同様）する為のLSI（大規模集
積回路の略；以下同様）と、34.368MHzから8.448MHzにD
MUXする為のLSIにおいて、8.448MHzのフレーム構成に従
ったビット列を認識してDMUXする手段と、34.368MHzの
フレーム構成に従ったビット列を認識してDMUXする手段
のみをそれぞれ独立して、又は、それら２種の異なるフ
レーム構成に従ったビット列を認識してDMUXする共用カ
ウンタを独立して存在させ、それらを外部制御により切
換る手段をもち、その他のDMCODER部、同期検出部、メ
モリ部は、8M/2M DMUX、34M/8M DMUX共に利用できる構
成にし、１つのLSIが8M/2M DMUX、34M/8M DMUX共に利用
できるようにしたディマルチプレクス（（Demultiple
x）用大規模集積回路共用方式が得られる。
（Demultiplexの略；以下同様）する為のLSI（大規模集
積回路の略；以下同様）と、34.368MHzから8.448MHzにD
MUXする為のLSIにおいて、8.448MHzのフレーム構成に従
ったビット列を認識してDMUXする手段と、34.368MHzの
フレーム構成に従ったビット列を認識してDMUXする手段
のみをそれぞれ独立して、又は、それら２種の異なるフ
レーム構成に従ったビット列を認識してDMUXする共用カ
ウンタを独立して存在させ、それらを外部制御により切
換る手段をもち、その他のDMCODER部、同期検出部、メ
モリ部は、8M/2M DMUX、34M/8M DMUX共に利用できる構
成にし、１つのLSIが8M/2M DMUX、34M/8M DMUX共に利用
できるようにしたディマルチプレクス（（Demultiple
x）用大規模集積回路共用方式が得られる。
［実施例］ 次に本発明の実施例について図面を参照して説明する。
−第１実施例− 第１図は本発明の第１実施例である。
まず11で示される高次群入力信号（8M/2M DMUX使用時は
8.448Mb/s,34M/8M DMUX使用時は34.368Mb/s）は、HDB 3
復号回路12で復号される。復号化された信号13は同期検
出回路14で同期をとられ、その同期信号15を２種のカウ
ンタ16，17に与えることにより、同期時にのみ、カウン
タが動作するように制御される。
8.448Mb/s,34M/8M DMUX使用時は34.368Mb/s）は、HDB 3
復号回路12で復号される。復号化された信号13は同期検
出回路14で同期をとられ、その同期信号15を２種のカウ
ンタ16，17に与えることにより、同期時にのみ、カウン
タが動作するように制御される。
一方、これら２種のカウンタは、8Mのフレーム構成を数
える為のカウンタ16と34Mのフレーム構成を数える為の
カウンタ17とから構成され、それらを切換る為の第１の
外部制御信号19に基づいて、セレクタ18がそれらの出力
110を選択している。
える為のカウンタ16と34Mのフレーム構成を数える為の
カウンタ17とから構成され、それらを切換る為の第１の
外部制御信号19に基づいて、セレクタ18がそれらの出力
110を選択している。
また、復号化された信号13はDMUX回路111により低次群
信号回路４本に抽出、分離される、その後、バッファメ
モリ112により、４本それぞれ固有の周波数に変換され
た後出力113〜116される。
信号回路４本に抽出、分離される、その後、バッファメ
モリ112により、４本それぞれ固有の周波数に変換され
た後出力113〜116される。
以上述べたことからも明らかなとおり、DECODER12、同
期検出14、DMUX111、及びバッファメモリ112の構成に変
更を加えることなく、カウンタ16または17からの出力タ
イミング信号をセレクタ18で切り替えることにより、２
つの異なるビットレイトを有する１本の高次群信号11を
複数の低次群信号セット分離することができる。
期検出14、DMUX111、及びバッファメモリ112の構成に変
更を加えることなく、カウンタ16または17からの出力タ
イミング信号をセレクタ18で切り替えることにより、２
つの異なるビットレイトを有する１本の高次群信号11を
複数の低次群信号セット分離することができる。
−第２実施例− 第２図は第１実施例に更に改良を加えた第２の実施例を
示すものである。改良点は２種類のカウンタ16，17を別
々に用いて、8Mと34Mのフレーム構成を数えていたとこ
ろを１つの（2M/8M）（8M/34M）共用カウンタ（26）に
置き換え。第２の外部制御信号29で制御することによ
り、それぞれの機能を果たすことを特徴とするものであ
る。この8M/34M共用カウンタ26実現例を第３図に示す。
示すものである。改良点は２種類のカウンタ16，17を別
々に用いて、8Mと34Mのフレーム構成を数えていたとこ
ろを１つの（2M/8M）（8M/34M）共用カウンタ（26）に
置き換え。第２の外部制御信号29で制御することによ
り、それぞれの機能を果たすことを特徴とするものであ
る。この8M/34M共用カウンタ26実現例を第３図に示す。
尚、8Mカウンタ16と34Mカウンタ17とは、CCITT勧告の規
定から、それぞれ４×53×４のカウンタ、４×96×４の
カウンタを必要としており、ここに示す例は、53/96共
用カウンタの一例である。
定から、それぞれ４×53×４のカウンタ、４×96×４の
カウンタを必要としており、ここに示す例は、53/96共
用カウンタの一例である。
−第３実施例− 更に、第４図に示すカウンタは、第２実施例の改良例で
ある。これは第３図のセレクタ部とフリップフロップと
を同一ブロックにしたものである。これにより、LSI設
計ゲート数の縮少、並びに信号遅延時間の短縮が図られ
る。
ある。これは第３図のセレクタ部とフリップフロップと
を同一ブロックにしたものである。これにより、LSI設
計ゲート数の縮少、並びに信号遅延時間の短縮が図られ
る。
［発明の効果］ 以上説明したように本発明は、分離方式の酷似している
8M/2M DMUX,34M/8M DMUXの分離回路において、 共通な回路構成部は同一回路を使用し、違った回路にし
なくてはならない8Mカウンタ及び34Mカウンタ回路部分
だけを独立させ、或いは、１つのカウンタとして独立し
て構成し、外部制御によりそれを切換る機能をもたせた
LSIにより、8M/2M DMUX,34M/8M DMUXの装置に用いるLSI
の共用化を図っている。
8M/2M DMUX,34M/8M DMUXの分離回路において、 共通な回路構成部は同一回路を使用し、違った回路にし
なくてはならない8Mカウンタ及び34Mカウンタ回路部分
だけを独立させ、或いは、１つのカウンタとして独立し
て構成し、外部制御によりそれを切換る機能をもたせた
LSIにより、8M/2M DMUX,34M/8M DMUXの装置に用いるLSI
の共用化を図っている。
これにより、従来では8M/2M DMUX用,34M DMUX用の２種
類のLSIの開発が必要であるのに比べ、本発明によれ
ば、１種類で済むので大幅な開発費の削減が図られ、
又、構成部品の縮少、統一化がなされることにより製
造、コストも下げられ、同時にLSIの量産効果が期待で
きることから、LSI自体の単価も安くできる効果があ
る。
類のLSIの開発が必要であるのに比べ、本発明によれ
ば、１種類で済むので大幅な開発費の削減が図られ、
又、構成部品の縮少、統一化がなされることにより製
造、コストも下げられ、同時にLSIの量産効果が期待で
きることから、LSI自体の単価も安くできる効果があ
る。
第１図は本発明の第１実施例、第２図は第１図の改良例
である第２実施例、第３図は第２図の共用カウンタの具
体例、第４図は第３図の改良例である第３実施例、第５
図は2M/8M DMUXの従来技術例、第６図は8M/34M DMUXの
従来技術例である。 11……高次群入力信号（8M/2M DMUX使用時;8,448Mb/s,3
4M/8M DMUX使用時;34,368Mb/s、12……HDB 3復号化回
路、13……高次群入力が復号化された信号、14……同期
検出回路、15……同期検出信号、16……8M/2M DMUX用カ
ウンタ（8M/2M DMUX使用時）、17……34M/8M DMUX用カ
ウンタ（34M/2M DMUX使用時）、18……カウンタ出力選
択回路（セレクタ）、19……セレクタ制御信号、110選
択されたカウンタ出力信号、111……DMUX回路、112……
バッファメモリ、113〜116……低次群出力（8M/2M DMUX
使用時;2.048Hb/s,34M/8M DMUX使用時;8.448Mb/s）、21
……高次群入力信号（8.448Mb/s;8M/2M DMUX使用時,34,
368Mb/s;34M/2M DMUX使用時）、22……HDB 3復号化回
路、23……高次群入力が復号化された信号、24……同期
検出回路、25……同期検出信号、26……（2M/8M）（8M/
34M）共用カウンタ、29……セレクタ制御信号、210選択
されたカウンタ出力信号、211……DMUX回路、212……バ
ッファメモリ、213〜216……低次群出力信号（2.048Mb/
s;8M/2M DMUX使用時,8.448Mb/s;34M/2M DMUX使用時）、
51……8.448Mb/s入力信号、52……HDB 3復号化回路、53
……HDB 3復号化された8.448Mb/s信号、54……同期検出
回路、55……同期検出信号、56……8M/2M DMUX用カウン
タ、510……カウンタ出力信号、511……DMUX回路、512
……バッファメモリ、513〜516……2.048Mb/s出力信
号、61……34.368Mb/s入力信号、62……HDB 3復号化回
路、63……HDB 3復号化された34.368Mb/s、64……同期
検出回路、65……同期検出信号、67……34M/2M DMUX用
カウンタ、610……カウンタ出力信号、611……DMUX回
路、612……バッファメモリ、613〜616……8.448Mb/s出
力信号。
である第２実施例、第３図は第２図の共用カウンタの具
体例、第４図は第３図の改良例である第３実施例、第５
図は2M/8M DMUXの従来技術例、第６図は8M/34M DMUXの
従来技術例である。 11……高次群入力信号（8M/2M DMUX使用時;8,448Mb/s,3
4M/8M DMUX使用時;34,368Mb/s、12……HDB 3復号化回
路、13……高次群入力が復号化された信号、14……同期
検出回路、15……同期検出信号、16……8M/2M DMUX用カ
ウンタ（8M/2M DMUX使用時）、17……34M/8M DMUX用カ
ウンタ（34M/2M DMUX使用時）、18……カウンタ出力選
択回路（セレクタ）、19……セレクタ制御信号、110選
択されたカウンタ出力信号、111……DMUX回路、112……
バッファメモリ、113〜116……低次群出力（8M/2M DMUX
使用時;2.048Hb/s,34M/8M DMUX使用時;8.448Mb/s）、21
……高次群入力信号（8.448Mb/s;8M/2M DMUX使用時,34,
368Mb/s;34M/2M DMUX使用時）、22……HDB 3復号化回
路、23……高次群入力が復号化された信号、24……同期
検出回路、25……同期検出信号、26……（2M/8M）（8M/
34M）共用カウンタ、29……セレクタ制御信号、210選択
されたカウンタ出力信号、211……DMUX回路、212……バ
ッファメモリ、213〜216……低次群出力信号（2.048Mb/
s;8M/2M DMUX使用時,8.448Mb/s;34M/2M DMUX使用時）、
51……8.448Mb/s入力信号、52……HDB 3復号化回路、53
……HDB 3復号化された8.448Mb/s信号、54……同期検出
回路、55……同期検出信号、56……8M/2M DMUX用カウン
タ、510……カウンタ出力信号、511……DMUX回路、512
……バッファメモリ、513〜516……2.048Mb/s出力信
号、61……34.368Mb/s入力信号、62……HDB 3復号化回
路、63……HDB 3復号化された34.368Mb/s、64……同期
検出回路、65……同期検出信号、67……34M/2M DMUX用
カウンタ、610……カウンタ出力信号、611……DMUX回
路、612……バッファメモリ、613〜616……8.448Mb/s出
力信号。
Claims (2)
- 【請求項１】複数セットの低次群の信号によって形成さ
れたフレームを持ち、所定の符号化を受けた１本の高次
群信号を受け、前記複数セットの低次群の信号に分離す
るディマルチプレクス用大規模集積回路を備え、互いに
異なるビット数及びビットレイトを有し、且つ、同じ位
置にフレームパルスを有する第１種及び第２種の高次群
信号に、前記ディマルチプレクス用大規模集積回路を共
用する方式において、前記１本の高次群信号を復号し、
前記フレームパルスを検出することにより、前記１本の
高次群信号に対する同期を検出する検出手段と、 前記検出手段に接続されると共に、前記１本の高次群信
号の内、第１種の高次群信号のビット数をそのビットレ
イトに応じて計数し、第１種の高次群信号のフレーム及
び低次群信号セットに対応した第１のタイミング信号を
出力する第１のカウンタ手段と、 前記検出手段に接続されると共に、前記１本の高次群信
号の内、第２種の高次群信号のビット数をそのビットレ
イトに応じて計数し、第２種の高次群信号のフレーム及
び低次群信号セットに対応した第２のタイミング信号を
出力する第２のカウンタ手段と、 前記第１及び第２のタイミング信号を受け、外部からの
制御により、第１及び第２のタイミング信号のいずれか
一方を選択し、出力タイミング信号として、送出する選
択手段と、 復号化された１本の高次群信号及び前記出力タイミング
信号を受け、前記復号化された１本の高次群信号を出力
タイミング信号に応じて複数本の低次群信号に分離する
分離手段と、 分離された複数本の低次群信号及び出力タイミング信号
とを受け、前記分離された複数本の低次群信号を所定の
ビットレイトで出力するための手段とを有することを特
徴とするディマルチプレクス用大規模集積回路共用方
式。 - 【請求項２】複数セットの低次群の信号によって形成さ
れたフレームを持ち、所定の符号化を受けた１本の高次
群信号を受け、前記複数セットの低次群の信号に分離す
るディマルチプレクス用大規模集積回路を備え、互いに
異なるビット数及びビットレイトを有し、且つ、同じ位
置にフレームパルスを有する第１種及び第２種の高次群
信号に、前記ディマルチプレクス用大規模集積回路を共
用する方式において、前記１本の高次群信号を復号し、
前記フレームパルスを検出することにより、前記１本の
高次群信号に対する同期を検出する検出手段と、 前記検出手段に接続されると共に、外部からの制御によ
って指定された高次群信号に応じた動作を行うことがで
き、高次群信号のビット列を指定された高次群信号に応
じたビットレイトで選択的に計数し、外部からの制御に
よって指定された高次群信号のフレーム及び各低次群信
号セットに対応したタイミング信号を出力するカウンタ
手段と、 復号化された１本の高次群信号及び前記タイミング信号
を受け、前記復号化された１本の高次群信号をタイミン
グ信号に応じて複数本の低次群信号に分離する分離手段
と、 分離された複数本の低次群信号及びタイミング信号とを
受け、前記分離された複数本の低次群信号を所定のビッ
トレイトで出力するための手段とを有することを特徴と
するディマルチプレクス用大規模集積回路共用方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166388A JPH0783331B2 (ja) | 1987-09-03 | 1988-05-31 | ディマルチプレクス用大規模集積回路共用方式 |
| DE3853329T DE3853329T2 (de) | 1987-09-03 | 1988-09-02 | Multiplexer- und Demultiplexer-Vorrichtung, die an zwei Übertragungsraten angepasst werden kann. |
| EP88114341A EP0309763B1 (en) | 1987-09-03 | 1988-09-02 | Multiplexer and demultiplexer apparatus adaptable for two kinds of transmission rates |
| AU21876/88A AU608722B2 (en) | 1987-09-03 | 1988-09-05 | Multiplexer apparatus adaptable for two kinds of transmission rates |
| US07/240,334 US4949339A (en) | 1987-09-03 | 1988-09-06 | Multiplexer apparatus adaptable for two kinds of transmission rates |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-219170 | 1987-09-03 | ||
| JP21917087 | 1987-09-03 | ||
| JP13166388A JPH0783331B2 (ja) | 1987-09-03 | 1988-05-31 | ディマルチプレクス用大規模集積回路共用方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01157136A JPH01157136A (ja) | 1989-06-20 |
| JPH0783331B2 true JPH0783331B2 (ja) | 1995-09-06 |
Family
ID=26466429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13166388A Expired - Fee Related JPH0783331B2 (ja) | 1987-09-03 | 1988-05-31 | ディマルチプレクス用大規模集積回路共用方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783331B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW395137B (en) | 1997-06-06 | 2000-06-21 | Matsushita Electric Industrial Co Ltd | Image processing device |
-
1988
- 1988-05-31 JP JP13166388A patent/JPH0783331B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01157136A (ja) | 1989-06-20 |
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