JPH0783988A - 回路基板試験装置 - Google Patents

回路基板試験装置

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JPH0783988A
JPH0783988A JP6230637A JP23063794A JPH0783988A JP H0783988 A JPH0783988 A JP H0783988A JP 6230637 A JP6230637 A JP 6230637A JP 23063794 A JP23063794 A JP 23063794A JP H0783988 A JPH0783988 A JP H0783988A
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Abstract

(57)【要約】 【目的】自動回路基板試験において、テスト信号のスル
ープットが増し、特殊装置を必要とせず、同時に、従来
のアナログ・テスト・システムに関する精度が保たれ
る、低電力で相互接続テストを実施することのできるシ
ステム及び方法を提供する。 【構成】本発明の一実施例によれば、回路基板上のショ
ート、オープン、および相互接続ピンまたはノードを試
験するのにデジタル信号を発生するドライバが用いられ
る。本発明においては、特別なデジタル・ドライバも受
信機も必要は無い。回路基板上のノードは次の３つのカ
テゴリの内の１つに分類される。（１）接地されてい
る、（２）テスト・グループ内の他の全てのノードに接
続されている、または、（３）他のすべてのノードから
分離されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路基板のテストに関
するものである。とりわけ、本発明は、自動テスト装置
を利用して、プリント回路基板におけるショート、オー
プン、及び、接続ノードに関してデジタル方式でテスト
するためのシステム及び方法に関するものである。
【０００２】
【従来の技術】自動テスト装置（ＡＴＥ）システムによ
って、しばしば、回路基板レベルにおける複雑なデジタ
ル回路要素のテストが実施される。ＡＴＥシステムの一
例としては、カリフォルニア州Ｐａｌｏ Ａｌｔｏのヒ
ューレット・パッカード社から入手可能なＨＰＦＴＳ４
０ファンクション・テスト・システムがある。本発明の
望ましい実施例は、ＨＰＦＴＳ４０を利用して実施され
る。
【０００３】ＡＴＥシステムによって実施されるテスト
には、ファンクション（ｆｕｎｃｔｉｏｎ）・テスト及
びインサーキット（ｉｎ−ｃｉｒｃｕｉｔ）・テストが
ある。ファンクション・テストには、従来、テストを受
ける回路基板またはプリント配線基板（ＰＷＢ）の外部
入力に入力信号を加えて、ＰＷＢの外部出力からの出力
信号を観測することが必要とされた。このタイプのテス
トは、大規模な回路の場合には極めて複雑になるので、
診断は制限されることになるのが普通である。ＡＴＥシ
ステムによるインサーキット・テスト及びファンクショ
ン・テストは、両方とも、回路基板の選択ノードを駆動
し、他のノードにおける応答を観測することによって、
プリント回路基板のノードについて、ショート、オープ
ン、相互接続、または、その他の製造上の欠陥あるいは
装置の欠陥のテストを可能にする。インサーキット・テ
ストは、回路基板の内部ノードに接触可能な接触プロー
ブの利用を必要とする。信号は、これらのプローブを介
して、基板に加えられ、また、基板から受信する。詳細
な診断は、インサーキット・テストによって得られる。
ファンクション・テストは、通常、回路基板のエッジ・
コネクタから実施される。
【０００４】ファンクション・テスト及び従来のデジタ
ル・インサーキット・テストは、基板に加えられる電力
のテストを必要とする。しかし、電力を加えると、ショ
ートが存在する場合、コンポーネントに損傷を与える可
能性がある。従って、小電力で、ショート・テストを行
い、基板が全電力にさらされる前に、ショート及び他の
接続ミスを検出して、補正するのが望ましい。
【０００５】相互接続テストは、ファンクション・テス
トまたはインサーキット・テストの一部として実施する
ことが可能である。相互接続テストには、ＰＷＢ上に集
積回路（ＩＣ）チップを取り付ける間に生じた問題の場
所を突き止める狙いがある。相互接続テストには、ＰＷ
Ｂにおける各「ネット」または「ノード」をテストし
て、適正なデバイス（例えば、１つ以上のＩＣチップの
入力バッファと出力バッファの両方または一方）を接続
していることを確認する必要がある。「ネット」または
「ノード」は、物理的導体によって形成可能な等電位表
面と定義される。テストされる主たる問題は、オープン
とショートである。オープンは、破壊されたピンまたは
「コールド」・ハンダ接合によって生じる場合が多い。
ショートは、１つのＩＣピン接続と次のＩＣピン接続と
の間におけるギャップの過剰なハンダ橋絡によって生じ
る可能性がある。
【０００６】歴史的に、ＡＴＥシステムによるインサー
キット・テスト及びファンクション・テストの両方また
は一方は、アナログ計器でプリント回路基板のノードを
駆動することによって、プリント回路基板のノードに関
するショート・テストを可能にする。アナログ計器は、
低電圧を利用した、回路基板ピンまたはノードの駆動を
可能にするので、正確な測定が可能になる。一般に、ア
ナログ測定は、長い積分サイクルを利用して、実施する
ことができるので、ノイズ・エラーの影響を受けにく
い。アナログ・テストの問題は、信号スループットが低
いことである。
【０００７】デジタル・テストの場合、信号スループッ
トが大幅に向上する。デジタル信号を利用することによ
って犠牲になるのは、デジタル信号の階段状特性のた
め、長い積分サイクルを利用して行う測定は、不可能と
いう点にある。従って、エラーの影響が増すことにな
る。回路基板のファンクション・テストを実施する際
に、デジタル信号を利用する試みがなされている。しか
し、信号エラーの低減には、特殊な装置が必要になる。
こうした特殊な装置には、フィルタ付きの減衰ドライバ
及び受信機が含まれる。この特殊装置のために、テスト
・システムのコスト及びサイズが増大することになる。
こうした特殊装置を利用しても、デジタル・ショート・
テストの満足のゆく結果は得られなかった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、自動
テスト環境において、テスト信号のスループットが増
し、特殊装置を必要とせず、同時に、従来のアナログ・
テスト・システムに関する精度が保たれる、低電力で相
互接続テストを実施するためのシステム及び方法を提供
することにある。
【０００９】
【課題を解決するための手段】本発明によれば、複数の
ピンまたはノードを含む回路基板に対する相互接続テス
トを実施するためのシステム及び方法が得られる。回路
基板テスト・システムは、複数のテスト・チャネルを含
むテスト・ヘッドを備えており、各テスト・チャネル
は、ノードの１つと結合するように構成されている。回
路基板テスト・システムには、駆動手段、受信手段、ス
イッチ手段、及び、駆動手段を制御するための制御手段
が含まれている。駆動手段は、所定の値を有するデジタ
ル信号を発生する。駆動手段は、信号エラーを最小限に
抑えるため、較正が施される。受信手段は、駆動手段か
ら信号を受信し、所定の値で高または低にトリップ（ｔ
ｒｉｐ）する。受信手段は、やはり、信号エラーを最小
限に抑えるため、較正が施される。各テスト手段は、ス
イッチ手段を備えている。スイッチ手段は、ノードをア
ース、すなわち、ゼロ電位に結合することができる。
【００１０】本発明の方法は、複数のテスト・チャネル
を備えた自動テスト・システムを利用して、回路基板に
おける複数のノードの相互接続をテストするためのもの
である。各テスト・チャネルには、デジタル・ドライ
バ、デジタル受信機、アース・スイッチ、及び、回路基
板における複数のノードの１つに接触するように構成さ
れたテスト・プローブが含まれている。本発明では、第
１の所定の信号電圧を精確に発生するように、各デジタ
ル・ドライバを較正し、次に、第２の所定の信号電圧で
トリップするように、各デジタル受信機を較正する。較
正が済むと、本発明では、回路基板の相互接続テストを
実施する。この相互接続テストは、ノードのテスト・グ
ループを選択することと、ノード分類ライブラリからテ
スト・グループの分類を識別することから構成される。
この分類に基づいて、テスト・グループに対し、３つの
テストのうちの１つが実施される。３つのテストとは、
（１）ノードが、アースすなわちゼロ電位に対して短絡
しているか否かをテストするためのアース・テスト、
（２）前記テスト・グループの全てのノードが、互いに
接続されているか否かをテストするための接続テスト、
（３）ノードが他の全てのノードから分離されているか
否かをテストするための分離テストである。
【００１１】本発明の利点は、相互接続テスト時におけ
る信号スループットの増大である。
【００１２】
【実施例】本発明のシステム及び方法は、回路基板テス
トに関するものである。すなわち、本発明は、プリント
回路基板におけるオープン、ショート、及び、接続ノー
ドを検出するものである。これらの状態の全てに関する
テストは、一般に、「ショート」テストと呼ばれる。
【００１３】本発明では、回路基板のアナログ・ショー
ト・テストとデジタル・ショート・テストのいずれかを
実施可能なシステムが用いられる。アナログ・ショート
・テストは、従来のアナログ・ドライバ及びデジタル受
信機を利用して、実施される。デジタル・テストは、既
製品のデジタル受信機及び既製品のコンポーネントで組
み立てられた離散的デジタル・ドライバを利用して、実
施される。本発明では、２つのテスト・システムを組み
合わせて、ファンクション・テストとインサーキット・
テストのいずれかにおいて利用可能な１つのシステムに
する。本発明の最適利用は、外部ピンを介して、テスト
を受ける回路基板の大部分のノードにアクセス可能な場
合に行われる。
【００１４】図１には、望ましい実施例が機能すること
が可能な環境が示されている。ホスト・コンピュータ１
０２が、アプリケーション・プログラムを実行する。望
ましい実施例の場合、ホスト・コンピュータ１０２は、
４８６シリーズのパーソナルコンピュータである。ホス
ト・コンピュータ１０２は、テスト・ヘッド１０５に結
合することができる。テスト・ヘッドは、複数の計器１
０８を制御する埋め込み型コンピュータ１０６を備えて
いる。計器は、マルチプレクサ（ＭＵＸ）・カード１１
２に結合されており、該カードは、さらに、広い電圧ピ
ン・カード１１６に接続されている。テスト・ヘッド
は、今後は被試験装置（ＤＵＴ）と呼ぶことにする、被
試験回路基板に、ＤＵＴケーブル１１８を介して結合す
ることが可能である。
【００１５】ローカル・エリア・ネットワーク（ＬＡ
Ｎ）１０４を利用して、テスト・ヘッド１０５とホスト
・コンピュータ１０２を結合することが可能である。テ
スト・ヘッド１０５は、２つ以上の計器１０８を互いに
通信可能にする、２つ以上の相互接続ＶＸＩフレームか
ら構成される。計器には、ＤＵＴに対するアナログ・テ
ストの実施に利用することができる、アナログ・ドライ
バ及び受信機のようなアナログ装置を含むことが可能で
ある。ホスト・コンピュータ１０２のアプリケーション
・プログラムは、遠隔テスト・ヘッド１０５に特定の機
能の実施を命令する動的リンク・ライブラリ（ＤＬＬ）
呼び出しを実施する、インタープリタとの通信を行う。
望ましい実施例の場合、テスト・ヘッドには、リアル・
タイムのオペレーティング・システムを実行する、埋め
込み式コンピュータ１０６として、４８６ベースのパー
ソナル・コンピュータが含まれている。テスト・ヘッド
１０５は、ＤＵＴに出力するテスト信号を発生する。
【００１６】埋め込み式コンピュータ１０６は、ホスト
・コンピュータ１０２から命令を受信する。アナログ・
テストを実施すべき場合には、埋め込み式コンピュータ
１０６は、計器及びＭＵＸカードに対して、ＤＵＴのテ
ストを命じる。デジタル・テストを実施すべき場合に
は、埋め込み式コンピュータ１０６は、広い電圧ピン・
カード１１６にテストの実施を命令する。デジタル・テ
ストがＤＵＴに対して実施される場合、埋め込み式コン
ピュータ１０６は、制御ライン２１８を介して、直接、
図２に関連して後述するテスト・チャネル２１２の操作
を行う。
【００１７】図２には、テスト・ヘッド１０５がさらに
詳細に示されている。ＭＵＸカード２０４、２０８は、
一般に、ＤＵＴのアナログ・テスト時に利用される。望
ましい実施例の場合、それぞれ、高ライン２０３及び低
ライン２０５から構成される、１６個の計器ポート２０
２が、計器ＭＵＸ２０４に入力される。計器ＭＵＸ２０
４は、４つの計器バス２０６で信号を出力する。埋め込
み式コンピュータ１０６は、制御ライン２１４を介し
て、どの計器の信号を計器バス２０６に送り出すべきか
に関する命令を計器ＭＵＸ２０４に与える。計器バス２
０６は、従って、チャネルＭＵＸ２０８を介して複数の
チャネルに対して多重化される。
【００１８】埋め込み式コンピュータ１０６は、制御ラ
イン２１６を介して、チャネルＭＵＸ２０８からどの信
号を出力するかについて制御する。チャネルＭＵＸ２０
８の出力は、ＤＵＴ高ライン２１１とＤＵＴ低ライン２
１０から構成される。これらの高ライン及び低ライン
は、計器１０８によって発生する。高ライン及び低ライ
ンは、アナログ・テスト時における、テスト・チャネル
２１２に対する入力として利用される。
【００１９】図３には、テスト・チャネル２１２が、さ
らに詳細に示されている。一般に、チャネル数は、約２
４０であるが、アーキテクチャに対する小規模な拡張に
よって、数倍の増減が可能である。特定の回路基板、す
なわち、ＤＵＴのテスト時に、埋め込み式コンピュータ
１０６によって利用されるチャネル数は、回路基板にお
いてテストを受けるノード数に等しいのが普通である。
【００２０】図３には、各テスト・チャネル２１２の構
造が、さらに詳細に示されている。遠隔テスト・ヘッド
１０５には、多くのテスト・チャネル２１２を設けるこ
とが可能である。本発明の望ましい実施例の場合、プリ
ント回路基板においてテストを受けるべき各ノードは、
テスト・チャネル２１２と関連づけられている。各テス
ト・チャネル２１２は、デジタル・ドライバ３０２、デ
ジタル・ドライバ３０２の出力に結合されたデジタル受
信機３０４、ドライバ３０２の出力及び受信機３０４の
入力をＤＵＴのノードに接続することが可能なＤＵＴリ
レー３０６、ＤＵＴとアースの間に結合されたアース・
リレー３０８、それぞれ、チャネルＭＵＸ２０８の高ラ
イン及び低ラインと、ＤＵＴのノードに結合された高リ
レー３１２及び低リレー３１０から構成される。
【００２１】上述のように、基板が「パワー・アップ」
状態にある場合には、思いがけないショートによって、
回路基板に重大な損傷を及ぼす可能性がある。コンポー
ネントの損傷を回避するため、ショート・テストは、電
力が供給された回路基板のテストが行われる前に、実施
するのが望ましい。ショート・テストの場合、回路基板
に加える信号は、半導体接合がオンになるのを回避する
のに十分な低さであることが望ましい。駆動電圧を約２
００〜２５０ミリボルト（ｍＶ）に制限することによっ
て、半導体接合をオンにしなくても、回路基板のショー
ト・テストを実施することが可能になる。デジタル・ド
ライバ３０２は、こうした精確な電圧信号を発生するこ
とができる。望ましい実施例の場合、この精確な電圧信
号の振幅は、１Ｖ／ｎｓ（ボルト／ナノ秒）のエッジ速
度で、２００ｍＶである。
【００２２】テスト・チャネルは、下記のように動作す
る。アナログ信号を利用して、ＤＵＴをテストすべき場
合には、埋め込み式コンピュータ１０６は、デジタル・
ドライバ３０２をＤＵＴから分離するため、ＤＵＴリレ
ー３０６を開く。この結果、アナログ計器は、計器ＭＵ
Ｘ２０４及びチャネルＭＵＸ２０８を介して、高ライン
２１１または低ライン２１０に信号を送り出すことが可
能になる。高ライン２１１及び低ライン２１０の信号に
従って、高リレー３１２または低リレー３１０が、高ラ
イン２１１または低ライン２１０をＤＵＴのノードに接
続する。
【００２３】望ましい実施例では、アナログ・テストで
はなく、デジタル・テストを実施する。デジタル・テス
トは、テスト・ヘッド１０５の埋め込み式コンピュータ
１０６がデジタル・ドライバ３０２からテスト信号を発
生させることによって実施される。ＤＵＴのノードにテ
スト信号を送るべき場合には、埋め込み式コンピュータ
１０６は、ＤＵＴリレーを閉じる。埋め込み式コンピュ
ータは、また、高リレー３１２を開いて、ＤＵＴのノー
ドに対してアナログ信号の送信がないことを保証する。
ＤＵＴのノードが、テスト・アルゴリズムが時折要求す
る、接地を必要とする場合、埋め込み式コンピュータ
は、アース・リレー３０８を閉じることによって、ノー
ドを接地する。望ましい実施例の場合、ＤＵＴを接地す
るためには、低リレー３１０も閉じなければならない。
本発明の代替実施例では、ＤＵＴの接地のために、低リ
レー３１０を閉じる必要がない。
【００２４】本発明の望ましい実施例におけるデジタル
・ドライバ３０２は、２つの高速アナログ・スイッチを
備えた電圧源としてモデル化することができる。本発明
の望ましい実施例では、高速カッド（ｑｕａｄ）単極単
投ＣＯＭＳアナログ・スイッチである、型式番号ＨＩ２
０１ＨＳのＨａｒｒｉｓスイッチを利用する。望ましい
実施例の場合、デジタル・ドライバ３０２は、約６０Ω
の出力インピーダンスを備えている。デジタル・ドライ
バ３０２は、出力インピーダンスと、ＤＵＴにおいてテ
ストされる非接地インピーダンスとの間に分圧器を設け
るため、非ゼロ出力インピーダンスを備えることが望ま
しい。望ましい実施例の場合、出力インピーダンスは、
スイッチ及び直列抵抗器のオン・インピーダンスから構
成される。ドライバ３０２の視点から、受信機３０４
は、ノードと並列に配置される。従って、受信機は、ド
ライバの出力インピーダンスの端子間における電圧降下
後の、ノード電圧を測定する位置にある。
【００２５】受信機３０４の目的は、ドライバから出力
された電圧信号を受信することにある。受信機に対する
入力電圧は、ドライバの出力インピーダンスの両端間に
おける電圧降下によって低下した、ドライバ３０２によ
って発生した電圧である。これは、ノードとアース間の
電圧に相当する。受信機３０４は、受信機によって引き
出される電流量を最小限に抑えるため、高入力インピー
ダンスを備えることが望ましい。ショートしきい値抵抗
Ｒsの定義によれば、ノードのインピーダンスが、この
しきい値インピーダンス未満になると、そのノードは、
短絡していると分類されることになる。ショートしきい
値抵抗Ｒsの典型的な値は、２０Ωである。しきい値電
圧は、受信機においてＶTHにセットされる。これは、ノ
ード・インピーダンスがショートしきい値インピーダン
スＲsに等しい場合に、受信機の入力に生じることにな
る電圧を表している。ＶTHは、式（１）に示す公式を利
用して計算される。
【００２６】望ましい実施例において、ＶDHは、２００
ｍＶに等しく、Ｒsは、２０Ωに等しく、ＲDは、６０Ω
に等しい。従って、式（１）を利用すると、ＶTHは、５
０ｍＶに等しくなる。この意味するところは、テスト時
に、受信機の入力電圧がＶTHすなわち５０ｍＶ未満にな
ると、ノードは、アースに対して短絡しているとみなさ
れるということである。
【００２７】
【数１】
【００２８】図３に示すように、デジタル・ドライバ３
０２の出力及びデジタル受信機３０４に対する入力は、
両方とも、ＤＵＴリレー３０６に結合されている。ＤＵ
Ｔリレー３０６は、ドライバ３０２及び受信機３０４を
ＤＵＴ３１４のノードに選択的に接続するための手段を
提供する。代替実施例の場合、トライ・ステート・ドラ
イバがドライバ３０２に取って代わることが可能であ
る。ドライバ３０２を除去すると、ＤＵＴリレーは、も
はや不要になる。トライ・ステート・ドライバを回路状
態にセットすることは、ＤＵＴリレーを開くことに相当
する。
【００２９】以下は、テスト・チャネル２１２がいかに
機能するかの一例である。テストすべきノードの選択が
行われる。このテストでは、ノードがアースに対して短
絡しているか否かの判定が行われる。ノードに対してア
ナログ信号の送信がないことを保証するため、高リレー
３１２が開かれる。埋め込み式コンピュータ１０６は、
ＤＵＴリレー３０６に対して閉じるように命令する。こ
れによって、デジタル・ドライバ３０２及びデジタル受
信機３０４がＤＵＴのノードに接続される。次に、埋め
込み式コンピュータ１０６は、デジタル・ドライバ３０
２に命じて、ショート・テスト信号を発生させる。望ま
しい実施例の場合、これには、低電圧信号ＶDLを発生
し、次に、高電圧信号ＶDHを発生することが必要であ
る。整定時間が経過すると、受信機は、その入力におけ
る電圧を測定する。ノードがアースに対して短絡してい
る場合、すなわち、受信機の入力とアースの間のインピ
ーダンスが、しきい値インピーダンスＲs未満の場合、
受信機の電圧は、しきい値電圧ＶTH未満になるはずであ
る。こうなるのは、出力がアースに対して接続されてい
る場合、電圧の大部分が、デジタル・ドライバの出力イ
ンピーダンスの両端間において降下するためである。Ｄ
ＵＴのノードがアースに対して短絡していなければ、デ
ジタル・ドライバの出力インピーダンスの両端間におけ
る電圧降下は、デジタル受信機３０４を低にトリップさ
せるほど大きくはなく、ノードがアースに対して短絡し
ていないことが表示される。
【００３０】本発明の精度を最高にするため、デジタル
受信機３０４のヒステリシス値は、ショート・テストに
備えて、最小に（できれば、ゼロに）するのが望まし
い。デジタル・ドライバ３０２は、受信機入力電圧がＶ
THを行き過ぎるようにさせることが可能な、高速のエッ
ジ速度を有している。この行き過ぎが生じる場合、シス
テムのヒステリシスが重要になる。テスト時、ノードが
アースに対して短絡していない場合、受信機の入力にお
ける電圧は、ＶTHを超えることになる。一般的な受信機
のヒステリシス値は、７５ｍＶである。従って、受信機
が高状態にトリップすると、ショートが存在するという
ことを受信機に認識させるため、受信機に−２５ｍＶ
（５０ｍＶ−７５ｍＶ）の電圧を加えて、７５ｍＶのヒ
ステリシスを補償しなければならない。ノード間のイン
ピーダンスが０Ωの場合、短絡によって電圧がゼロにな
るのが最適である。理想の（理論的）ショートでさえ、
７５ｍＶのヒステリシスを克服するのに十分な低さの受
信機電圧は得られない。従って、受信機のエラーを減ら
すためには、ヒステリシスを最小限に抑えなければなら
ない。
【００３１】望ましい実施例では、ヒステリシスのプロ
グラム可能な受信機を利用する。ショートのテスト時に
は、ヒステリシスは、ゼロにセットされる。本発明の望
ましい実施例では、型式番号ＥＬ２２５２ＣＭのＥＬＡ
ＮＴＥＣ Ｄｕａｌ ５０ＭＨＺ受信機を受信機３０４
として利用する。これは、さまざまなタイプの集積チッ
プ及び回路基板テストに利用される、標準的な既製品の
ピン受信機である。この受信機３０４は、ヒステリシス
制御入力を備えている。このヒステリシスは、ドライバ
３０２に用いられる４つの高速アナログ・スイッチの１
つを通じて、受信機のヒステリシス制御入力ラインを接
地することによって、ゼロにセットされる。
【００３２】ドライバ３０２及び受信機３０４は、両方
とも、本発明の働きを正確なものにするため、精密に較
正しなければならない。この較正が必要なのは、本発明
が低信号電圧を利用するためである。こうした定電圧
は、（１）回路基板の半導体接合がオンにならないこと
を保証するため、（２）受信機３０４が駆動電圧に左右
される、その入力の電圧を測定しなければならず、従っ
て、ドライバ３０２による信号エラーは、受信機３０４
の精度に影響を及ぼすためといったいくつかの理由か
ら、ドライバによって精確に発生しなければならない。
受信機３０４は、精確にＶTHでトリップすることを保証
するため、精確に較正しなければならない。受信機は、
小振幅の信号電圧を測定するので、電圧較正エラーは、
わずかであっても、ＶTHのかなりのパーセンテージを占
めるエラーになる可能性がある。本発明においてドライ
バ３０２及び受信機３０４の較正に利用される技法につ
いては、後述する。
【００３３】ＨＰＦＴＳ４０ファンクション・テスト・
システムの場合、ヒューレット・パッカード社は標準的
な較正方法を有している。この標準的な較正方法では、
ドライバ及び受信機を調整して、動作電圧の全範囲にわ
たってエラーの補償を行う。すなわち、ショート・テス
トと全電圧回路基板テストの両方において遭遇する電圧
に対してである。ドライバの較正は、ドライバの出力電
圧を１２ボルト（Ｖ）になるように、次に、−１２Ｖに
なるようにセットすることによって、実施される。利得
及びオフセットは、測定電圧から計算される。ドライバ
は、この電圧範囲全体にわたって線形に動作するので、
較正は、簡単な計算になる。
【００３４】望ましい実施例における受信機の較正は、
受信機に直流電圧源を印加することによって実施され
る。受信機のヒステリシスは、較正前にゼロにセットす
る必要はない。受信機ＶTHの基準高電圧を較正するた
め、入力電圧は、「受信機の低」状態が保証されるよう
に、ヒステリシスの範囲を下回る、低に駆動される。次
に、電圧を漸次上昇させることによって、受信機がトリ
ップする電圧が求められる。次に、利得及びオフセット
が計算される。
【００３５】受信機の基準低電圧を較正するため、逆の
技法が実施される。すなわち、受信機は、ヒステリシス
の範囲外の、高に駆動される。次に、受信機がトリップ
するまで、電圧が漸次低下させられる。次に、利得及び
オフセットの計算が行われる。基準高電圧のテスト前
に、低に駆動し、基準低電圧のテスト前に、高に駆動す
ることによって、ヒステリシスが処理されるので、この
較正は、ヒステリシスがゼロにセットされていても正確
である。利得及びオフセット値を利用して、受信機のト
リップ・ポイント、すなわち、ＶTHへのしきい値電圧が
プログラムされる。
【００３６】信号ラインのノイズは、受信機３０４にと
って問題になる可能性がある。従って、受信機３０４
は、受信機の入力におけるノイズを最小限に抑えるた
め、ドライバ３０２に近接して配置される。
【００３７】とりわけ、各ノードをテスト・チャネルに
結合する、本発明のアーキテクチャには、電圧入力及び
ヒステリシスに対して、全てのテスト・チャネルを別個
にプログラム可能にすることができるという点がある。
これによって、テストにフレキシビリティを持たせるこ
とが可能になる。例えば、テスト・エンジニアは、いく
つかのノードについてはショート・テストを実施しない
ことを決定することができる。代わりに、テスト・エン
ジニアは、これらのノードにバイアスをかけたり、ある
いは、回路基板の設計が同時テストの正確な実施を可能
にする場合には、他のテストを同時に実施することも可
能である。
【００３８】図４には、ＤＡＣ４０２がドライバ３０２
の代わりに用いられた場合の、本発明の環境の一例が示
されている。ＤＡＣは、ドライバ３０２に物理的に取っ
て代わるものではなく、ＤＡＣは、テスト・ヘッド１０
５の計器領域１０８に配置される。ＤＡＣ４０２は、例
えば、分路インピーダンスのようなインピーダンスと並
列な、電流源の働きをする。望ましい実施例の場合、出
力インピーダンスは、２０Ωである。このインピーダン
スが選択されるのは、本発明において、エラーを最小限
に抑えるために選択された典型的なショートしきい値イ
ンピーダンスに等しいためである。このインピーダンス
は、分路によって設けることもできるし、あるいは、Ｄ
ＡＣの出力に抵抗器を直列に追加することも可能であ
る。ショートしきい値は、ＶTHの変更によって修正する
ことが可能である（上記式（１）を参照されたい）。Ｄ
ＡＣ４０２の高及び低出力信号は、計器ＭＵＸ２０４に
結合される。図２に示すように、計器ＭＵＸ２０４の出
力は、チャネルＭＵＸ２０８に入力される。チャネルＭ
ＵＸ２０８の出力は、高リレー３１２を介して、ＤＵＴ
に、及び、閉じると、ＤＡＣのアース基準になるアース
・リレー３０８に送られる。アース・リレー３０８は、
チャネルＭＵＸ２０８の低出力に結合して、ＤＡＣに隣
接して接地される信号よりＤＵＴに近い接地を可能にす
ることも可能である。図３の状況のように、受信機３０
４は、ＤＵＴリレー３１２を介して、ＤＵＴのノードに
結合される。
【００３９】図５に示すように、ＤＡＣ４０２のＴｈｅ
ｖｅｎｉｎ等価回路５０２、すなわち、抵抗器と直列を
なす電圧源を利用することも可能である。図４及び図５
の両方とも、計器４０２または５０２において、あるい
は、計器ＭＵＸ２０４、チャネルＭＵＸ２０８、及び、
アース・リレー３０８を利用して、アースに接続するこ
とが可能である。
【００４０】図６Ａ〜Ｆには、本発明のテスト方法が示
されている。図６に詳細が示された手順を開始する前
に、しきい値がセットされる。これらの値は、図３に示
すハードウェアに基づくものである。ドライバ３０２
は、「高に駆動する」及び「低に駆動する」能力を備え
ている。これによって、ノードのショート、オープン、
及び、相互接続テストが可能になる。望ましい実施例の
場合、ドライバの駆動高電圧ＶDHは、２００ｍＶであ
る。この値は、わずかに変更することが可能であるが、
前述のように、ＤＵＴリレー３０６が閉じる際の駆動高
電圧によって、回路基板におけるコンポーネントの半導
体接合がオンにならないことを保証するように、取り計
らう必要がある。駆動低電圧ＶDLは、（ＶTH−１．０
Ｖ）にセットされる。ＶTHは、しきい値電圧であり、式
（１）に示す公式によって決定される。上述のように、
ノードがアースに対して短絡しているか否か、あるい
は、別のノードに対して短絡しているか否かを確認する
ため、式（１）において、ＶTHは、受信機の電圧と比較
される。式（１）において、Ｒsは、ショートしきい値
インピーダンスである。ノードとアース間または相互接
続されたノード間のインピーダンスは、ショートとみな
すのに、０Ωである必要はない。本発明の場合、Ｒ
sは、一般に２０Ωにセットされる。この意味するとこ
ろは、ノードとアース間または２つのノード間における
インピーダンスが、２０Ω未満になる場合、ショートと
みなされるということである。ＲDは、ドライバ３０２
の出力インピーダンスである。
【００４１】図６Ａに示すように、ステップ６０２にお
いて、回路基板の全てのノードが分類される。分類は、
ユーザが入力することもできるし、回路基板のＣＡＤ／
ＣＡＭ設計データ・ベースを与えられたコンピュータが
決定することもできるし、あるいは、学習アルゴリズム
を通じて自動テスタが学習することも可能である。この
分類は、回路基板の設計に基づくものであり、回路基板
の全てのノードを３つの分類の１つにグループ化するこ
とが必要になる。ノードの分類は、ホスト・コンピュー
タのノード分類ライブラリまたはピン分類ライブラリ、
または、別の便利な記憶場所に記憶される。
【００４２】第１の分類は、ノードまたはノード・グル
ープがアースに対して短絡しているということである。
この分類要件は、アースに対する所与のノードのインピ
ーダンスが、既定のしきい値インピーダンスＲs未満で
なければならないということである。望ましい実施例の
場合、このしきい値インピーダンスは、２０Ωである。
第２の分類は、ノード・グループが、互いに相互接続さ
れているということである。この分類要件は、グループ
内の全ノードが、互いに短絡していなければならず、ア
ースに対して短絡していてはならないということであ
る。前述のように、ノード間のインピーダンスは、０Ω
である必要はなく、本発明の場合、一般に、２０Ωにセ
ットされる、既定のしきい値インピーダンス未満であり
さえすればよい。第３の分類は、特定のノードが分離さ
れていることである。ノードを分離するには、ノードが
他のノードまたはアースに対して短絡しないようにしな
ければならない。全てのノードが、３つの分類の１つに
当てはまることになる。しかし、ノードまたはノード・
グループを２つ以上に分類することが可能な状況が生じ
ることもあり得る。ステップ６０２は、ドライバ３０２
がノードに電圧を印加する前に実施される。
【００４３】初期設定ステップ６０４では、ドライバ３
０２及び受信機３０３のセット・アップを行う。さら
に、全てのアース・リレー３０８及び低リレー３１０を
閉じる。全てのアース・リレー３０８及び低リレー３１
０を閉じることによって、全てのノードがアースに接続
される。ステップ６０６では、ステップ６０２でいっし
ょに分類されたノード・グループが、テスト・グループ
として選択される。ステップ６０８において、テスト・
グループがアースに対して短絡しているものと分類され
ると、ステップ６１０において、テスト・グループをテ
ストして、こうした分類が物理的に正確であるか否かが
判定される。図６Ｂには、ステップ６１０が示されてい
るが、詳細に後述する。ステップ６１２において、テス
ト・グループが互いに相互接続されているものと分類さ
れると、ステップ６１４において、テスト・グループを
テストして、こうした分類が物理的に正確であるか否か
が判定される。図６Ｃには、ステップ６１４が示されて
いるが、詳細に後述する。テスト・グループが分離され
たものと分類されると、ステップ６１６において、テス
ト・グループをテストして、こうした分類が物理的に正
確であるか否かが判定される。図６Ｅ及び図６Ｆには、
ステップ６１６が示されているが、詳細に後述する。あ
るテスト・グループの全ノードについて、適合するテス
トが完了すると、ステップ６１８における判定によっ
て、それ以上、テスト・グループが残っていないという
ことになるまで、ステップ６０６で、別のテスト・グル
ープの選択が行われる。全テスト・グループのテストが
済むと、ステップ６２０において、テストが終了する。
【００４４】テスト・グループにおける全てのノード
が、アースに対して結合されている、すなわち、短絡し
ているか否かを判定するテスト６１０については、図６
Ｂにおいてさらに詳細に示されている。望ましい実施例
の場合、プログラム制御は、ホスト・コンピュータ１０
２から図１の遠隔テスト・ヘッドの埋め込み式パーソナ
ル・コンピュータ１０６に移行する。ステップ６２２に
おいて、全てのノード（テスト・グループに含まれない
ノードであっても）に対するアース・リレーを開く。
【００４５】次に、テスト・グループの各ノード毎に、
ステップ６２６〜６３４が実施される。テスト・グルー
プ内の各ノードが別個にテストされることを保証する任
意の技法を利用することが可能である。望ましい実施例
の場合、カウンタ（ｉ）が利用される。テスト・グルー
プ内に（Ｎ＋１）のノードが存在する場合、ステップ６
２４において、カウンタ（ｉ）は、ゼロにセットされ、
ステップ６３８において、各ノードのテスト毎に、イン
クリメントする。ステップ６２６において、選択ノー
ド、すなわち、ノード（ｉ）のために、ＤＵＴリレー３
０６が閉じる。
【００４６】次に、ステップ６２８において、ショート
・テストが実施される。本発明の望ましい実施例の場
合、ショート・テストには、ノード（ｉ）を低に駆動
し、次に、ノード（ｉ）を高に駆動することが必要であ
る。ノード電圧は、受信機が読み取る前に、整定させる
ことが可能である。整定時間は、ノード（ｉ）のインピ
ーダンス・容量時間定数（ＲＣ）によって決まる。ステ
ップ６３０において、受信機電圧ＶRが所定のしきい値
電圧ＶTHと比較される。受信機電圧ＶRが所定のしきい
値電圧ＶTHを超える場合、ノード（ｉ）はアースに対し
て短絡していない。従って、このノードに関するテスト
は失敗し、即座に、エラー表示を戻すか、あるいは、エ
ラーを累算し、ステップ６３２に示すように、テストの
完了時に、戻すことが可能である。ステップ６３４にお
いて、ノード（ｉ）のためにＤＵＴリレー３０６を開
き、ステップ６３６で示すように、さらにノードが存在
する場合、ステップ６３８において、別のノードが選択
され、（ｉ）がインクリメントする。
【００４７】全ノードのテストが済むと、望ましい実施
例では、ステップ３４０において、全ノードに対するア
ース・リレー３０８を閉じ、該システムをテスト・ルー
チンの呼び出し時と同じ状態のままにする。ステップ６
３２において、エラーが累算される場合、ステップ６４
２において、エラーが戻される。次に、制御がホスト・
コンピュータに戻され、ステップ６１８で示すように、
別のテスト・グループが選択される。
【００４８】図６Ｃ及び図６Ｄには、テスト・グループ
の全ノードが相互接続されているか否かの判定を行うた
めのテスト６１４が、詳細に示されている。ステップ６
４４において、全てのノードに対するアース・リレーを
開く。望ましい実施例の場合、プログラム制御は、ホス
ト・コンピュータ１０２から図１の遠隔テスト・ヘッド
１０５における埋め込み式パーソナル・コンピュータに
移行する。テスト・グループには、（Ｎ＋１）のノード
が存在する。ステップ６４６及び６４８において、一次
ノード及び二次ノードがテスト・グループから選択され
る。これら２つのステップでは、また、最終的に、テス
ト・グループの各ノードを選択し、ステップ６５０〜６
６２において、テスト・グループの他の全てのノードに
対して、確実にテストすることができるように、２つの
カウンタ「ｉ」及び「ｊ」がセットされる。精度を損な
うことなく、同じ結果を実現する任意の技法を代用する
ことも可能である。
【００４９】ステップ６５０において、一次ノードであ
る、ノード（ｉ）に対するＤＵＴリレー３０６を閉じ
る。次に、ステップ６５１において、ショート・テスト
が実施される。望ましい実施例において利用されるテス
トについては、既にステップ６２８において詳述した。
ステップ６５２における判定によって、ＶRがＶTH未満
ということになれば、ノード（ｉ）は、アースに対して
短絡している。ステップ６５３では、エラー表示が行わ
れる。ステップ６６３において、新しい一次ノードが選
択され、（ｉ）がインクリメントする。ステップ６５２
における判定によって、ＶRがＶTH以上であれば、ステ
ップ６５４において、ノード（ｊ）に対するアース・リ
レー３０８を閉じる。次に、ステップ６５５において、
ノード（ｉ）に関するショート・テストが実施される。
ステップ６５６における判定によって、ＶRがＶTHを超
えるということになれば、ノード（ｉ）は、ノード
（ｊ）に対して短絡していない。即座に、エラー表示を
戻すこともできるし、あるいは、エラーを累算して、ス
テップ６５７に示すように、テストの完了時に戻すこと
も可能である。
【００５０】ステップ６５８において、ノード（ｊ）に
対するアース・リレー３０８を開く。ステップ６５９に
おいて、一次ノードに対してテストすべき二次ノードが
残っているか否かの判定が行われる。まだ二次ノードが
残っている場合には、ステップ６６０において、１つが
選択され、カウンタ（ｊ）がインクリメントする。選択
された一次ノードに関して残っている二次ノードがなく
なるまで、ステップ６５０〜６５９が繰り返される。選
択された一次ノードに関して残っている二次ノードがな
くなると、ステップ６６１において、ノード（ｉ）に対
するＤＵＴリレー３０６を開く。ステップ６６２におい
て、テスト・グループの他の全てのノードに関してテス
トを終えていないノードが、テスト・グループ内に残っ
ているか否かの判定が行われる。こうしたノードがあれ
ば、ステップ６６３において、１つが一次ノードとして
選択され、こうしたノードが残っていなくなるまで、ス
テップ６４８〜６６２が繰り返される。一次ノードが残
っていなくなると、ステップ６６４において、全ノード
に対するアース・リレー３０８を閉じ、ステップ６６５
に示すように、戻されなかったエラーが、戻される。こ
の後、制御がホスト・コンピュータ１０２に戻され、ス
テップ６１８に示すように、別のテスト・グループの選
択が行われる。
【００５１】図６Ｅ及び図６Ｆには、テスト・グループ
内の全ノードが他の全てのノード（テスト・グループ６
１６外のノードであっても）から分離されているか否か
を判定するためのテストが、さらに詳細に示されてい
る。望ましい実施例の場合、プログラム制御が、ホスト
・コンピュータ１０２から図１の遠隔テスト・ヘッド１
０５における埋め込み式パーソナル・コンピュータ１０
６に移行する。テスト・グループには、（Ｎ＋１）のノ
ードが存在する。ステップ６７０において、ノードの１
つである、ノード（ｉ）が選択される。ステップ６７１
において、ノード（ｉ）に対するアース・リレー３０８
を開く。他の全てのアース・リレーは、閉じたままであ
る。ステップ６７２において、ノード（ｉ）に対するＤ
ＵＴリレー３０６を閉じる。他の全てのＤＵＴリレー
は、開いたままである。ステップ６７３において、ショ
ート・テストが実施される。ステップ６２８において、
望ましい実施例において用いられるショート・テストが
さらに詳細に示されている。
【００５２】受信機電圧が、しきい値電圧を超えると、
ノード（ｉ）は、分離されている。ステップ６７４にお
ける判定によって、ノード（ｉ）が分離されているとい
うことになると、該システムは、ノード（ｉ）に関連し
たテスト・チャネルのリレーをリセットする。リセット
は、ステップ６９１〜６９２において、テスト・チャネ
ルのＤＵＴリレー３０６を開き、テスト・チャネルのア
ース・リレー３０８を閉じることによって行われる。リ
レーのリセット後、ステップ６９４における判定によっ
て、テストを受けていないノードがまだ残っている場合
には、ステップ６９５において、テスト・グループから
別のノードが選択され、（ｉ）がインクリメントする。
【００５３】ステップ６７４における判定によって、受
信機電圧が、しきい値電圧未満ということになると、ス
テップ６７５において、全てのアース・リレーを開き、
ステップ６７６において、ショート・テストが実施され
る。ステップ６７７における判定によって、受信機電圧
がしきい値電圧未満ということになると、ノード（ｉ）
をアースに対して短絡させ、ステップ６７８において、
こうしたエラー表示が報告されるか、あるいは、記録さ
れる。ステップ６７８が済むと、ステップ６９１におい
て、ノード（ｉ）に関連したテスト・チャネルのＤＵＴ
リレーを開き、ステップ６９２において、全てのノード
に対するアース・リレーを閉じ、ステップ６９４におけ
る判定によって、テスト・グループにまだノードが残っ
ている場合には、ステップ６９５において、別のノード
が選択される。
【００５４】ステップ６７７において、テスト・ヘッド
の判定によって、受信機電圧がしきい値電圧を超えると
いうことになると、少なくとも１つのノードが、ノード
（ｉ）に対して短絡している。ステップ６７９〜６８５
には、問題のノードを分離する手順が示されている。ス
テップ６７９において、ノード（ｉ）を除く全てのノー
ドが２つの部分集合に分割される。ステップ６８０にお
いて、これらの部分集合から作業部分集合が選択され
る。ステップ６８１において、テスト・ヘッドは、ノー
ド（ｉ）が作業部分集合に対して短絡しているか否かを
判定する。ステップ６８１は、作業部分集合の全ノード
に対するアース・リレーを閉じることと、該部分集合に
含まれない全ノードに対するアース・リレー３０８を開
くことと、ノード（ｉ）に対するショート・テストを行
うことから構成される。受信機電圧がしきい値電圧未満
の場合、ノード（ｉ）は、作業部分集合に対して短絡し
ている。次に、ステップ６８３において、作業部分集合
に含まれるノードが１つだけでない限り、作業部分集合
自体が、新しい部分集合に分割される。これら２つの新
しい部分集合は、最初の部分集合、すなわち、親のレベ
ルより１レベル低いことを特徴としている。ステップ６
８０において、新しい部分集合の１つが、作業部分集合
として選択される。ステップ６８１において、テスト・
ヘッドは、ノード（ｉ）が新しい作業部分集合に対して
短絡しているか否かを判定する。ノード（ｉ）が該作業
部分集合に対して短絡している場合、作業部分集合は、
再び、分割され、ステップ６８２における判定によっ
て、作業部分集合に含まれるノードが１つだけになるま
で、ノード（ｉ）に対するショートのテストが施され
る。この時点で、作業グループ内の単独のノードが、ノ
ード（ｉ）に対して短絡していることが分かる。ステッ
プ６８４において、この影響に対するエラー表示が行わ
れる。
【００５５】ステップ６８５の判定で、全ての部分集合
のテストが済んだわけではないということになれば、ス
テップ６８０において、最低レベルの部分集合が作業部
分集合として選択され、全ての部分集合のチェックが済
むまで、プロセスが繰り返される。「親」の部分集合が
ノード（ｉ）に対して短絡していても、同じレベルにお
ける両方の部分集合がノード（ｉ）に対して短絡してい
ない可能性がある。この状況は、ファントム・ショート
として知られている。本発明の望ましい実施例の場合、
ファントム・ショートは報告されない。しかし、ステッ
プ６７９〜６８５の部分集合分割法と同様のプロセスを
利用して、ファントム・ショートの分離テストを実施す
ることができる。こうしたファントム・ショート分離テ
ストは、ステップ６８９において、すなわち、ステップ
６８５において、全ての部分集合のテストが済んだと判
定された後で、実施することが可能である。解説の２進
チョップ・アルゴリズムの代わりに、他の探索またはチ
ョップ・アルゴリズムを用いることも可能である。
【００５６】全部分集合のテストが済むと、ステップ６
９１〜６９２において、全てのアース・リレーを閉じ、
ノード（ｉ）に対するＤＵＴリレーを開く。テスト・グ
ループ内の全ノードについて、ステップ６７１〜６９２
が繰り返される。ステップ６９４における判定によっ
て、テスト・グループの全ノードのテストが済んだとい
うことになると、まだ戻されていない場合、全てのエラ
ーがホスト・コンピュータ１０２に戻される。次に、制
御がホスト・コンピュータ１０２に戻り、ステップ６１
８に示すように、別のテスト・グループの選択が行われ
る。全てのテスト・グループの選択及びテストが済む
と、ステップ６２０に示すように、テストが完了する。
【００５７】特に、望ましい実施例に関連して、本発明
を例示し、解説してきたが、当該技術の熟練者には明ら
かなように、本発明の精神及び範囲を逸脱することな
く、その形式及び細部に各種変更を施すことが可能であ
る。
【００５８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施例毎に列挙する。
【実施例１】それぞれ、回路基板のノードと結合するよ
うに構成されており、既知の出力インピーダンスを有
し、短絡に対応するように、既に設定されているインピ
ーダンスの駆動時に、前記出力インピーダンスの両端間
で電圧が大幅に降下するデジタル・テスト信号を発生す
るための駆動手段と、前記駆動手段の出力を回路基板の
ノードに電気的に接続するための接続手段と、ノードに
結合され、前記接続手段をアースに選択的に結合するス
イッチ手段と、前記接続手段に電気的に接続されて、前
記ノードの電圧の大きさをモニターし、前記テスト信号
が前記インピーダンスの両端間において大幅に降下し、
前記ノード電圧が、前記ノードがアースに対して短絡し
ていることを表すしきい値未満になると、これを表示す
るための受信手段と、テスト・チャネルに結合されて、
選択されたテスト・チャネルの駆動手段によって、デジ
タル・テスト信号が選択されたノードに加えられるよう
にし、前記受信手段のモニターを行うための制御手段
と、を具備する、複数のテスト・チャネルから構成され
る、回路基板におけるショートのテスト・システム。
【実施例２】前記受信手段のヒステリシス値がゼロであ
ることを特徴とする、実施例１に記載のテスト・システ
ム。
【実施例３】前記デジタル・テスト信号の値が可変であ
り、広範囲にわたるプログラマビリティを備えているこ
とを特徴とする、実施例１に記載のテスト・システム。
【実施例４】前記駆動手段が、デジタル・アナログ変換
器であることを特徴とする、実施例１に記載のテスト・
システム。
【実施例５】前記制御手段が、前記駆動手段に結合され
て、第１の選択ノードに関連した選択駆動手段によっ
て、ショート・テスト信号が生じるようにするための手
段と、前記スイッチ手段に結合されて、前記各スイッチ
手段を開くための手段と、前記受信手段に応答し、前記
第１の選択ノード電圧が、前記しきい値を超えると、前
記第１の選択ノードがアースに結合されていないことを
表示するための手段を具備した、選択されたテスト・グ
ループのノードが、全て、アースに結合されたか否かを
判定するための手段から構成されることを特徴とする、
実施例１に記載のテスト・システム。
【実施例６】前記制御手段に、さらに、前記駆動手段に
結合されて、第１の選択ノードに関連した選択駆動手段
によって、ショート・テスト信号が生じるようにするた
めの手段と、前記各スイッチ手段に結合されて、前記各
スイッチ手段を開くための手段と、前記受信手段に応答
し、前記第１の選択ノード電圧が、前記しきい値未満に
なると、前記第１の選択ノードがアースに結合されてい
ることを表示するための手段と、前記スイッチ手段に結
合されて、第２の選択ノードに関連したスイッチ手段を
開くための手段と、前記受信手段に応答し、前記第１の
選択ノード電圧が前記しきい値を超えると、前記第１の
選択ノードが、前記第２の選択ノードに結合されていな
いことを表示するための手段を具備した、テスト・グル
ープのノードが、全て、互いに結合されているか否かを
判定するための手段が設けられていることを特徴とす
る、実施例１に記載のテスト・システム。
【実施例７】前記制御手段に、さらに、前記各スイッチ
手段に結合されて、前記各スイッチ手段を開くための手
段と、前記駆動手段に結合されて、第１の選択ノードに
関連した選択駆動手段によって、ショート・テスト信号
が生じるようにするための手段と、前記受信手段に応答
し、前記第１の選択ノード電圧が、前記しきい値未満に
なると、前記第１の選択ノードがアースに結合されてい
ることを表示するための手段と、前記受信手段に結合さ
れ、前記受信機の入力信号値が、所定のしきい値を超え
ると、前記第１の選択ノードが、前記テスト・グループ
のどのノードに対して短絡しているかを判定するための
手段を具備した、あるテスト・ノードが、他の全てのノ
ードから分離されているか否かを判定するための手段が
設けられていることを特徴とする、実施例１に記載のテ
スト・システム。
【実施例８】それぞれ、デジタル・ドライバ、デジタル
受信機、アース・スイッチ、及び、回路基板上の複数の
ノードの１つと接触するように構成されたテスト・プロ
ーブを備える、複数のテスト・チャネルを具備した自動
テスト・システムを利用して、回路基板の複数のノード
の相互接続についてテストするための方法において、 （１）各デジタル・ドライバ毎に較正を施して、第１の
所定の信号電圧が精確に出力されるようにするステップ
と、 （２）各デジタル受信機毎に較正を施して、第２の所定
の信号電圧を受信すると、これを表示するようにするス
テップと、 （３）（ａ）テストのため、複数のノードの１つを選択
するステップと、 （ｂ）ノード分類ライブラリから前記選択ノードの意図
する相互接続を識別するステップと、 （ｃ）前記ノードがアースに対して短絡しているものと
して分類されている場合、（ｉ）第１のノードと第１の
テスト・チャネルのテスト・プローブを接触させるステ
ップと、（ｉｉ）前記第１のテスト・チャネルのデジタ
ル・ドライバを介して、前記第１のノードに前記第１の
所定の信号電圧を印加するステップと、（ｉｉｉ）前記
第１のテスト・チャネルのデジタル信号受信機が、前記
第１のノードがアースに短絡していないことを表示して
いるか否かを確認するステップから構成される、前記選
択ノードに対するアース・テストを実施するステップか
ら構成される、テスト方法。
【実施例９】さらに、ステップ（３）の前に、（２．
１）デジタル受信機のヒステリシス値を最小限に抑える
ステップが含まれることを特徴とする、実施例８に記載
のテスト方法。
【実施例１０】前記ステップ（３）の相互接続テスト
に、さらに、 （ｄ）ノード分類ライブラリからテスト・グループを選
択するステップと、 （ｅ）前記テスト・グループのノードが、全て、互いに
接続されているものとして分類されている場合には、
（ｉ）前記テスト・グループの各ノードと、複数のテス
ト・チャネルからのコネクタを接触させるステップと、
（ｉｉ）各テスト・チャネルのアース・スイッチを開く
ステップと、（ｉｉｉ）前記第１のテスト・チャネルの
デジタル・ドライバを介して、精確なテスト信号を第１
のノードに加えるステップと、（ｉｖ）前記第１のテス
ト・チャネルのデジタル信号受信機が、前記第１のノー
ドがアースに対して短絡していることを表示しているか
否かを確認し、ステップ（ｉｘ）に進んで、該受信機
が、前記第１のノードがアースに対して短絡しているこ
とを表示しているか否かを確認するステップと、（ｖ）
前記テスト・グループの第２のノードに接触する、第２
のテスト・チャネルのアース・スイッチを閉じるステッ
プと、（ｖｉ）前記第１のテスト・チャネルのデジタル
・ドライバを介して、精確なテスト信号を前記第１のノ
ードに加えるステップと、（ｖｉｉ）前記第１のテスト
・チャネルのデジタル信号受信機が、前記第１のノード
及び前記第２のノードが互いに短絡していないことを表
示しているか否かを確認するステップと、（ｖｉｉｉ）
前記第２のテスト・チャネルのアース・スイッチを開く
ステップと、（ｉｘ）前記テスト・グループにおける第
１のノードと第２のノードの全ての組み合わせについ
て、ステップ（ｅ）（ｉｉ）〜（ｅ）（ｖｉｉｉ）を繰
り返すステップから構成される、前記テスト・グループ
のノードに対する接続テストを実施するステップが含ま
れていることを特徴とする、実施例８に記載のテスト方
法。
【実施例１１】前記ステップ（３）の相互接続テスト
に、さらに、 （ｄ）ノード分類ライブラリからテスト・グループを選
択するステップと、 （ｅ）前記テスト・グループが、他の全てのノードから
分離されたノードから構成されるものと分類されている
場合には、（ｉ）前記テスト・グループの各ノードと、
複数のテスト・チャネルからのコネクタを接触させるス
テップと、（ｉｉ）各テスト・チャネルのアース・スイ
ッチを開くステップと、（ｉｉｉ）複数のテスト・チャ
ネルのアース・スイッチを閉じるステップと、（ｉｖ）
前記第１のテスト・チャネルのデジタル・ドライバを介
して、精確なテスト信号を前記第１のノードに加えるス
テップと、（ｖ）前記第１のテスト・チャネルのデジタ
ル信号受信機が、前記第１のノードが複数のノードから
分離されていることを表示しているか否かを確認し、ス
テップ（ｅ）（ｘ）に進んで、該デジタル信号受信機
が、前記第１のノードが複数のノードから分離されてい
ることを表示しているか否かを確認するステップと、
（ｖｉ）複数のテスト・チャネルのアース・スイッチを
開くステップと、（ｖｉｉ）前記第１のテスト・チャネ
ルのデジタル・ドライバを介して、精確なテスト信号を
前記第１のノードに加えるステップと、（ｖｉｉｉ）前
記第１のテスト・チャネルのデジタル信号受信機が、前
記第１のノードがアースに対して短絡していることを表
示しているか否かを確認し、ステップ（ｅ）（ｘ）に進
んで、該デジタル信号受信機が、前記第１のノードがア
ースに対して短絡していることを表示しているか否かを
確認するステップと、（ｉｘ）前記第１のノードが複数
のノードのうちの１つ以上と短絡しているか否かを確認
するステップと、（ｘ）前記テスト・グループの全ての
ノードについて、ステップ（ｅ）（ｉ）〜（ｅ）（ｉ
ｘ）を繰り返すステップから構成される、前記テスト・
グループに対する分離テストを実施ステップが含まれる
ことを特徴とする、実施例８に記載のテスト方法。
【００５９】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、相互接続テストを、高スループット、低電力
で行なうことができる。また、特殊装置を必要とせず、
かつ、従来のアナログ・テスト・システムに関する精度
を維持することができる。
【図面の簡単な説明】
【図１】本発明を取り入れたシステムの図である。
【図２】本発明のテスト・ヘッドのさらに詳細な図であ
る。
【図３】本発明のテスト・チャネルの詳細図である。
【図４】本発明において、電流デジタル・アナログ変換
器がドライバとして用いられる場合の、テスト・ヘッド
の詳細図である。
【図５】本発明においてドライバとして用いられる、Ｔ
ｈｅｖｅｎｉｎ等価電圧源の図である。
【図６Ａ】本発明のテスト方法の流れ図である。
【図６Ｂ】本発明のテスト方法の流れ図である。
【図６Ｃ】本発明のテスト方法の流れ図である。
【図６Ｄ】本発明のテスト方法の流れ図である。
【図６Ｅ】本発明のテスト方法の流れ図である。
【図６Ｆ】本発明のテスト方法の流れ図である。
【符号の説明】
１０２；ホスト・コンピュータ １０４：ＬＡＮ １０５：テスト・ヘッド １０６：埋め込み式コンピュータ １０８：計器 １１２：ＭＵＸカード １１６：電圧ピン・カード A１１８：ＤＵＴケーブル ２０２：計器ポート ２０３：高ライン ２０４：計器ＭＵＸカード ２０５：低ライン ２０６：計器バス ２０８：チャネルＭＵＸカード ２１０：ＤＵＴ低ライン ２１１：ＤＵＴ高ライン ３０２：デジタル・ドライバ ３０４：デジタル受信機 ３０６：ＤＵＴリレー ３０８：アース・リレー ３１０：低リレー ３１２：高リレー ３１４：ＤＵＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン・ディー・ボスウェル アメリカ合衆国コロラド州ラブランド、ハ ートセルコート 2730 (72)発明者 ジョン・エム・ヒューマン アメリカ合衆国コロラド州ラブランド、グ ローリアコート 1518 (72)発明者 エド・オー・シュロッツハウアー アメリカ合衆国コロラド州ラブランド、シ ェリダンストリート 4319

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】既知の出力インピーダンスを有し、デジタ
    ル・テスト信号を発生する駆動手段と、 前記駆動手段の出力を回路基板上のノードに印加するた
    めの接続手段と、 前記接続手段に結合され、前記ノード電圧がしきい値未
    満であることを示す信号を発生する受信手段と、 を備えて成る回路基板試験装置。
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