JPH0784869A

JPH0784869A - メモリ制御回路

Info

Publication number: JPH0784869A
Application number: JP23208593A
Authority: JP
Inventors: Sei Adachi; 聖安達
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-17
Filing date: 1993-09-17
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】マイコンに接続されたメモリをコントロール
する信号を、接続された上記メモリの構成に応じて最適
な組み合わせで出力可能にする。【構成】マイコンの内部に設けられて中央演算処理装
置からのアドレスの最下位のビットのアドレス信号とデ
ータバス幅指定信号との論理積をとるアンド回路と、上
記マイコンの内部に設けられて上記アドレス信号の上位
ビットのデータを要するか否かを示す信号と第１及び第
２のメモリへの書込許可信号との論理和をとり、第２の
メモリへ入力する第１のオア回路とを設け、マイコン内
部の第２のオア回路に上記書込許可信号とアンド回路の
出力信号との論理和をとらせて、第１のメモリへ入力さ
せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロコンピュー
タの外部に接続されたメモリに対し、最適な組み合わせ
の制御信号を発生し、このメモリを制御するメモリ制御
回路に関するものである。

【０００２】

【従来の技術】例えば、中央演算処理装置の扱えるデー
タのビット数が１６ビットのマイコン（以下、単に１６
ビットマイコンという）は、一般に外部メモリに接続す
るためのデータバスのビット数（以下、外部データバス
幅という）においては、１６ビットだけでなく、使用す
るメモのデータ幅に合わせるためや、出力する端子の数
を削減するために８ビットに変更可能となっている。

【０００３】図４は従来のメモリ制御回路を示すブロッ
ク図であり、図において、１はマイコン、２はマイコン
１の内部にある中央演算処理装置、６，７は８ビットの
データ入出力端子を持つメモリである。

【０００４】また、ＤＨは１６ビットデータのうち上位
の８ビットを伝達する信号線で、メモリ７のデータ入力
端子に接続されている。さらに、ＤＬは１６ビットデー
タのうち下位の８ビットを伝達する信号線で、メモリ６
のデータ端子に接続されている。

【０００５】ＡＤＮは複数あるアドレス信号のうち最下
位のビットを除くアドレス信号を伝達する信号線で、メ
モリ６，７のアドレス入力端子に共通に接続されてい
る。ＡＤ０は、アドレス信号の最下位のビットのアドレ
ス信号を伝達する信号線である。

【０００６】また、ＢＨＥＢは、中央演算処理装置２が
出力するアドレス信号の信号線ＡＤＮによって指定され
る連続する２つのアドレスの２バイトのデータのうち、
上位８ビットのデータを必要とするかどうかを表わす信
号を伝達する信号線である。

【０００７】ＷＲＢは中央演算処理装置２がメモリ６，
７に対しデータの書き込みを行おうとする場合に発する
信号（以下、書き込み許可信号と称す）を伝達する信号
線、ＷＲＨＢは、上記ＢＨＥＢ信号とＷＲＢ信号を入力
とするＯＲ回路３の出力信号線であり、メモリ７のデー
タ書き込み許可信号入力端子Ｗに接続される。

【０００８】そして、ＷＲＬＢは、信号線ＡＤ０の信号
と信号線ＷＲＢの信号を入力とするＯＲ回路４の出力信
号線であり、メモリ６のデータ書き込み許可信号入力端
子Ｗに接続される。なお、説明では、中央演算処理装置
２の出力する信号線ＡＤ０の信号が”Ｌ”の場合は偶数
アドレス、”Ｈ”の場合は奇数アドレスと称す。

【０００９】また、メモリ６，７は、このメモリ６，７
が持つデータ書き込み許可信号入力端子Ｗの状態が”
Ｌ”になることによって、その時にデータバスに与えら
れているデータを、アドレスバスの示すアドレスに格納
する動作を行うものとする。

【００１０】ここで、この構成における中央演算処理装
置２のメモリ６，７に対するデータの書き込み動作につ
いて、アドレスの偶数，奇数とデータの８ビット，１６
ビットの組み合わせの条件別に述べる。

【００１１】まず、中央演算処理装置２がメモリ６，７
に対し、偶数アドレスより１６ビットのデータの書き込
みを行おうとする場合には、中央演算処理装置２は偶数
アドレスを出力（信号線ＡＤ０の信号は”Ｌ”）すると
ともに、信号線ＢＨＥＢの信号を”Ｌ”にする。

【００１２】この時、信号線ＤＬには偶数アドレスに対
応する８ビットのデータを出力し、信号線ＤＨには偶数
アドレスを１つ進めた奇数アドレスに対応する８ビット
のデータを出力する。この後、信号線ＷＲＢの信号を”
Ｌ”の状態にする。

【００１３】従って、信号線ＷＲＨＢの信号、および信
号線ＷＲＬＢの信号はともに”Ｌ”となり、アドレス信
号線としての信号線ＡＤＮで指定された奇数メモリと偶
数メモリの該当アドレスにデータを書き込む。これによ
り、偶数アドレスより連続する２つのアドレスに、同時
に８ビットずつのデータの書き込みができる。

【００１４】次に、中央演算処理装置２がメモリ６，７
に対し奇数アドレスより１６ビットのデータの書き込み
を行おうとする場合について説明する。

【００１５】まず、中央演算処理装置２は、奇数アドレ
スを出力（信号線ＡＤ０の信号は”Ｈ”）するととも
に、信号線ＢＨＥＢの信号を”Ｌ”にする。この時、信
号線ＤＨに奇数アドレスに対応する８ビットのデータを
出力する。この後、信号線ＷＲＢの信号を”Ｌ”の状態
にする。

【００１６】従って、信号線ＷＲＨＢの信号は”Ｌ”、
信号線ＷＲＬＢの信号は”Ｈ”となり、信号線ＡＤＮで
指定された奇数メモリの該当アドレスにデータを書き込
む。次に、中央演算処理装置２はアドレスを１つ進め、
偶数アドレス（信号線ＡＤ０の信号は”Ｌ”）を出力す
ると、信号線ＡＤＮの信号の内容は前回出力した内容よ
りも１つ進んだことになる。

【００１７】この状態で信号線ＢＨＥＢの信号を”Ｈ”
にする。また、この時、信号線ＤＬに偶数アドレスに対
応する８ビットのデータを出力する。この後、信号線Ｗ
ＲＢの信号を”Ｌ”の状態にする。

【００１８】従って、信号線ＷＲＨＢの信号は”Ｈ”、
信号線ＷＲＬＢの信号は”Ｌ”となり、信号線ＡＤＮで
指定された偶数メモリの該当アドレスにデータを書き込
む。これにより、奇数アドレスにより連続する２つのア
ドレスに対応するメモリに８ビットずつのデータの書き
込みができる。

【００１９】また、中央演算処理装置２がメモリ６，７
に対し偶数アドレスより８ビットのデータの書き込みを
行おうとする場合には、中央演算処理装置２は偶数アド
レス（信号線ＡＤ０の信号は”Ｌ”）を出力するととも
に、信号線ＢＨＥＢの信号を”Ｈ”にして、信号線ＷＲ
Ｂの信号を”Ｌ”の状態にする。

【００２０】これにより、信号線ＷＲＨＢの信号は”
Ｈ”、信号線ＷＲＬＢの信号は”Ｌ”となり、信号線Ａ
ＤＮで指定された偶数メモリの該当アドレスにデータを
書き込む。かくして偶数アドレスに８ビットのデータの
書き込みができる。

【００２１】続いて、中央演算処理装置２がメモリ６，
７に対し奇数アドレスより８ビットのデータの書き込み
を行おうとする場合には、中央演算処理装置２は奇数ア
ドレス（信号線ＡＤ０の信号は”Ｈ”）を出力するとと
もに、信号線ＢＨＥＢの信号を”Ｌ”にして、信号線Ｗ
ＲＢの信号を”Ｌ”の状態にする。

【００２２】従って、信号線ＷＲＨＢの信号は”Ｌ”、
信号線ＷＲＬＢの信号は”Ｈ”となり、信号線ＡＤＮで
指定された奇数メモリの該当アドレスにデータを書き込
む。これにより、奇数アドレスに８ビットのデータの書
き込みができる。

【００２３】次に、図５をもとに、外部データバス幅が
８ビット構成されている外部のメモリ８をアクセスした
場合のマイコン１の動作について述べる。ここで、信号
線ＤＬはメモリ８のデータ入出力端子に接続され、信号
線ＤＨは使用しない。

【００２４】また、信号線ＷＲＢはメモリ８のＷ端子に
接続され、信号線ＡＤ０はメモリ８のアドレス入力端子
に接続されている。

【００２５】これによれば、中央演算処理装置２は奇数
または偶数のアドレスを出力し、信号線ＷＲＢの信号
を”Ｌ”にする。これにより、中央演算処理装置２によ
り指定された奇数、または偶数アドレスに８ビットのデ
ータの書き込みができる。

【００２６】これらより明かなように、中央演算処理装
置２から外部のメモリ８に対して、データをアクセスす
るためのデータバスのビット数が１６ビットの場合は、
信号線ＢＨＥＢの信号，信号線ＡＤ０の信号は外部に出
力されていることは必要とせず、各信号線ＷＲＨＢ，Ｗ
ＲＬＢの信号が外部に出力されていればよいということ
がわかる。

【００２７】また、外部データバス幅が８ビットの場合
は、信号線ＢＨＥＢの信号が出力されていることや、信
号線ＷＲＢの信号が信号線ＷＲＨＢと信号線ＷＲＬＢに
分かれて出力されている必要のないことがわかる。

【００２８】

【発明が解決しようとする課題】従来のメモリ制御回路
は以上のように構成されているので、マイコン１に接続
されるメモリ群の制御信号を、その構成されるメモリ
６，７や使用方法の全てを満足するようにマイコン１よ
り出力した場合、出力する信号が多くなり、マイコン１
の持つ端子が多くなってしまうなどの問題点があった。

【００２９】また、外部データバス幅を変更した場合に
不要となる信号が発生してしまうほか、必要最小限の信
号のみを出力するようにした場合、外部のメモリ群の構
成に応じて、外部に別の回路を付加しなければならない
などの問題点があった。

【００３０】請求項１の発明は上記のような問題点を解
消するためになされたもので、外部に接続されているメ
モリの構成に応じて、メモリ制御信号の出力の組み合わ
せを任意に変更できるメモリ制御回路を得ることを目的
とする。

【００３１】請求項２の発明は外部データバス幅を８ビ
ット専用とした場合に、不要となる信号の端子を別の周
辺回路の入出力用として利用できるメモリ制御回路を得
ることを目的とする。

【００３２】請求項３の発明はメモリ読み出し信号を発
生するための外部付加回路を削減し、読み出し信号を分
割して、読み出しを行わないメモリを非読み出し状態に
できるメモリ制御回路を得ることを目的とする。

【００３３】

【課題を解決するための手段】請求項１の発明に係るメ
モリ制御回路は、マイコンの内部に設けられて、中央演
算処理装置からのアドレスの最下位のビットのアドレス
信号と予め決められたアドレス領域ごとにいずれのビッ
トのバス幅で使用するのかを指定するデータバス幅指定
信号との論理積をとるアンド回路と、上記マイコンの内
部に設けられて、上記中央演算処理装置からの上記アド
レス信号のうち、上位のビットのデータを必要とするか
否かを示す信号と第１のメモリおよび第２のメモリへの
書き込み許可信号との論理和をとり、上記第２のメモリ
へ入力する第１のオア回路とを設け、上記マイコンの内
部に設けられた第２のオア回路に、上記書き込み許可信
号と上記アンド回路の出力信号との論理和をとらせて、
上記第１のメモリへ入力させるようにしたものである。

【００３４】請求項２の発明に係るメモリ制御回路は、
マイコンの内部に設けられて、中央演算処理装置からの
アドレスの最下位のビットのアドレス信号と予め決めら
れたアドレス領域ごとにいずれのビットのバス幅で使用
するのかを指定するデータバス幅指定信号との論理積を
とるアンド回路と、上記マイコンの内部に設けられて、
上記中央演算処理装置からの上記アドレス信号のうち、
上位のビットのデータを必要とするか否かを示す信号と
メモリへの書き込み許可信号との論理和をとる第１のオ
ア回路とを設け、上記マイコンの内部に設けられた第２
のオア回路に、上記書き込み許可信号と上記アンド回路
の出力信号との論理和をとらせて、上記メモリへ入力さ
せるとともに、スイッチ回路に、上記データバス幅指定
信号の状態に従って、上記第１のオア回路の出力端子を
周辺回路の入出力端子として利用させるようにしたもの
である。

【００３５】請求項３の発明に係るメモリ制御回路は、
マイコンの内部に設けられて、中央演算処理装置からの
アドレスの最下位のビットのアドレス信号と予め決めら
れたアドレス領域ごとにいずれのビットのバス幅で使用
するのかを指定するデータバス幅指定信号との論理積を
とるアンド回路と、上記マイコンの内部に設けられて、
上記中央演算処理装置からの上記アドレス信号のうち、
上位のビットのデータを必要とするか否かを示す信号と
上記各メモリの読み込み許可信号との論理和をとり、上
記第２のメモリへ入力する第１のオア回路とを設け、上
記マイコンの内部に設けられた第２のオア回路に、上記
読み込み許可信号と上記アンド回路の出力信号との論理
和をとらせて、上記第１のメモリへ入力させるようにし
たものである。

【００３６】

【作用】請求項１の発明におけるメモリ制御回路は、中
央演算処理装置からのデータ幅指定信号によって、その
信号の示す外部データバス幅に対応した組み合わせのメ
モリ書き込み信号を出力する。

【００３７】請求項２の発明におけるメモリ制御回路
は、マイコンの持つメモリコントロール信号出力用端子
であって、外部データバス幅の変更により不要になる端
子を、周辺回路の入出力用端子として切り替え使用可能
にする。

【００３８】請求項３の発明におけるメモリ制御回路
は、中央演算処理装置からのデータ幅指定信号によっ
て、その信号の示す外部データバス幅に対応した組み合
わせのメモリ読み出し信号を出力する。

【００３９】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は１６ビットのマイコン、２は
マイコン１の内部にある中央演算処理装置である

【００４０】また、ＤＨは１６ビットデータのうち上位
の８ビットを伝達する信号線で、第２のメモリとしての
メモリ７に接続されている。さらに、ＤＬは１６ビット
のうち下位の８ビットを伝達する信号線で、第１のメモ
リとしてのメモリ６が接続されている。

【００４１】ＡＤＮは複数あるアドレス信号のうち最下
位のビットを除くアドレス信号を伝達するアドレスの信
号線で、メモリ６，７に共通に接続されている。ＡＤ０
はアドレス信号の最下位のビットのアドレス信号を伝達
する信号線で、マイコン１内部にある２入力のアンド回
路５の一方の入力端子に接続される。

【００４２】ＢＷは中央演算処理装置２より出力され、
予め決められたアドレス領域ごとに、８ビットまたは１
６ビットのどちらのバス幅で使用するのかを指定する信
号を出力する信号線で、アンド回路５のもう一方の入力
端子に接続されている。

【００４３】ＢＨＥＢはマイコン１の内部にある２入力
の第１のオア回路としてのＯＲ回路３の一方に接続され
る信号線、ＷＲＢは中央演算処理装置２がメモリ６，７
に対しデータを書き込もうとする場合に出力される信号
の信号線で、２入力ＯＲ回路３，第２のオア回路として
のＯＲ回路４の一方の入力端子に接続されている。

【００４４】ＷＲＨＢはＯＲ回路３より出力される信号
の信号線で、メモリ７のＷ端子に接続されており、ＷＲ
ＬＢはＯＲ回路４より出力される信号の信号線で、メモ
リ６のＷ端子に接続されている。

【００４５】次に動作について説明する。ここで、説明
を簡単にするために、中央演算処理装置２が発生するデ
ータバス幅指定信号である信号線ＢＷの信号として、中
央演算処理装置２の持つアドレス領域のうち、特定の領
域Ａを出力した場合に、外部データバス幅が１６ビット
であることを表わす”Ｈ”を出力し、領域Ｂを出力した
場合に、８ビットであることを表わす”Ｌ”を出力する
ものとする。

【００４６】なお、上記メモリ６，７は領域Ａに配置さ
れているものとする。そして、中央演算処理装置２が領
域Ａのメモリ６，７に１６ビットのデータの書き込みを
行おうとする場合は、信号ＢＷは”Ｈ”の状態となり、
これにより従来例で述べた、外部データバス幅が１６ビ
ットの場合の動作と同様の動作を行い、メモリ６および
７にデータを書き込むことができる。

【００４７】実施例２．図２は請求項２の発明の一実施
例を示す。この実施例ではスイッチ回路１１，１２を新
たに設け、スイッチ回路１２の一方はＯＲ回路３の出力
部分に接続され、もう一方は信号線ＷＲＨＢに接続され
るとともに、スイッチ回路１１の出力端に接続されてい
る。

【００４８】また、スイッチ回路１１のもう一方の入力
端は、マイコン１が持つ機能回路（以下、周辺回路とい
う）９の入出力部分に接続されている。スイッチ回路１
２の制御端子には信号線ＢＷが接続され、スイッチ回路
１１の制御端子は信号線ＢＷに対してインバータ回路１
０を介して接続されている。

【００４９】これにより、信号線ＢＷの信号が”Ｈ”の
時はスイッチ回路１２は導通状態、スイッチ回路１１は
非導通状態となる。また、信号線ＢＷの信号が”Ｌ”の
時はスイッチ回路１２は非導通状態、スイッチ回路１１
は導通状態となる。

【００５０】次に動作について説明する。中央演算処理
装置２が領域Ｂに配置されたメモリ８に８ビットのデー
タの書き込みを行おうとする場合は、信号線ＢＷの信号
は”Ｌ”となり、信号線ＷＲＬＢの信号は信号線ＡＤ０
の信号の状態に関係なく、信号線ＷＲＢの信号と同じ信
号を出力する。

【００５１】これにより、従来例で述べた外部データバ
ス幅が８ビットの時の動作と同様の動作を行い、メモリ
８にデータを書き込むことができる。

【００５２】この時、信号線ＷＲＨＢはスイッチ回路１
１を介して周辺回路９の入出力部分に接続される。これ
により、信号線ＷＲＨＢの信号を出力する端子は、周辺
回路９の入出力端子として使用可能となる。

【００５３】ここで、信号線ＢＷの信号は中央演算処理
装置２がアクセスするメモリの領域に応じて、”Ｈ”
か”Ｌ”かに切り替えるようにしたが、１つのレジス
タ、あるいはメモリ８内の１つの内容により、”Ｈ”
か”Ｌ”に切り替えるようにしてもよい。

【００５４】また、実施例１で使用しない信号線ＡＤ０
を、同様に周辺回路９の入出力端子と切り替えるように
してもよい。さらに、実施例１の信号線ＡＤ０と実施例
２の信号線ＷＲＨＢを切り替えるようにしてもよい。

【００５５】実施例３．図３は請求項３の発明の一実施
例を示す。この実施例では、中央演算処理装置２より出
力される図１や図２に示すメモリ書き込み信号である信
号線ＷＲＢの信号にかえて、メモリ読み出し信号である
信号線ＲＤＢの信号としてある。この信号線ＲＤＢの信
号はメモリ６，７の読み出し許可信号の入力端子Ｒに接
続される。

【００５６】これによって図１や図２における信号線Ｗ
ＲＨＢの信号，信号線ＷＲＬＢの信号はそれぞれ信号線
ＲＤＨＢの信号，信号線ＲＤＬＢの信号となり、メモリ
に対する書き込みのときと同様の動作で、メモリの読み
出しが実現できる。

【００５７】

【発明の効果】以上のように、請求項１の発明によれ
ば、マイコンの内部に設けられて、中央演算処理装置か
らのアドレスの最下位のビットのアドレス信号と予め決
められたアドレス領域ごとにいずれのビットのバス幅で
使用するのかを指定するデータバス幅指定信号との論理
積をとるアンド回路と、上記マイコンの内部に設けられ
て、上記中央演算処理装置からの上記アドレス信号のう
ち、上位のビットのデータを必要とするか否かを示す信
号と第１のメモリおよび第２のメモリへの書き込み許可
信号との論理和をとり、上記第２のメモリへ入力する第
１のオア回路とを設け、上記マイコンの内部に設けられ
た第２のオア回路に、上記書き込み許可信号と上記アン
ド回路の出力信号との論理和をとらせて、上記第１のメ
モリへ入力させるように構成したので、外部データバス
が１６ビットで接続されるメモリ群と、８ビットで接続
されるメモリ群を接続する際、それぞれに必要となるメ
モリ書き込み信号を発生するための、マイコンの外部に
設けられる外部付加回路を削減することができるととも
に、信号の伝達に要する時間を短くすることができ、信
号出力の遅延時間に余裕ができるものが得られる効果が
ある。

【００５８】請求項２の発明によれば、マイコンの内部
に設けられて、中央演算処理装置からのアドレスの最下
位のビットのアドレス信号と予め決められたアドレス領
域ごとにいずれのビットのバス幅で使用するのかを指定
するデータバス幅指定信号との論理積をとるアンド回路
と、上記マイコンの内部に設けられて、上記中央演算処
理装置からの上記アドレス信号のうち、上位のビットの
データを必要とするか否かを示す信号とメモリの書き込
み許可信号との論理和をとる第１のオア回路とを設け、
上記マイコンの内部に設けられた第２のオア回路に、上
記書き込み許可信号と上記アンド回路の出力信号との論
理和をとらせて、上記メモリへ入力させるとともに、ス
イッチ回路に、上記データバス幅指定信号の状態に従っ
て、上記第１のオア回路の出力端子を周辺回路の入出力
端子として利用させるように構成したので、例えば、外
部データバス幅を８ビット専用で使用する場合には、不
要となる信号の端子を他の周辺回路の入出力端子として
使用でき、マイコンの持つ端子を効率よく使用できるも
のが得られる効果がある。

【００５９】請求項３の発明によれば、マイコンの内部
に設けられて、中央演算処理装置からのアドレスの最下
位のビットのアドレス信号と予め決められたアドレス領
域ごとにいずれのビットのバス幅で使用するのかを指定
するデータバス幅指定信号との論理積をとるアンド回路
と、上記マイコンの内部に設けられて、上記中央演算処
理装置からの上記アドレス信号のうち、上位のビットの
データを必要とするか否かを示す信号と上記各メモリの
読み込み許可信号との論理和をとり、上記第２のメモリ
へ入力する第１のオア回路とを設け、上記マイコンの内
部に設けられた第２のオア回路に、上記読み込み許可信
号と上記アンド回路の出力信号との論理和をとらせて、
上記第１のメモリへ入力させるように構成したので、外
部データバスが１６ビットで接続されるメモリ群と、８
ビットで接続されるメモリ群を接続する際、それぞれに
必要となるメモリ読み出し信号を発生するための外部付
加回路を削減することができるほか、読み出し信号を分
割することで、読み出しを行わないメモリを非読み出し
状態にでき、消費電力を低減できるものが得られる効果
がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例によるメモリ制御回
路を示すブロック図である。

【図２】請求項２の発明の一実施例によるメモリ制御回
路を示すブロック図である。

【図３】請求項３の発明の一実施例によるメモリ制御回
路を示すブロック図である。

【図４】従来のメモリ制御回路を示すブロック図であ
る。

【図５】従来の他のメモリ制御回路を示すブロック図で
ある。

【符号の説明】

１マイコン２中央演算処理装置３第１のオア回路（ＯＲ回路）４第２のオア回路（ＯＲ回路）５アンド回路６第１のメモリ（メモリ）７第２のメモリ（メモリ）８メモリ９機能回路（周辺回路）１１，１２スイッチ回路ＤＨ，ＤＬ信号線ＡＤＮアドレス信号線（信号線）

Claims

【特許請求の範囲】

【請求項１】マイコンの内部に設けられた中央演算処
理装置と、上記マイコンに対し、下位のビットを伝達す
る信号線を介してデータ入出力端子に接続された第１の
メモリおよび上位のビットを伝達する信号線を介してデ
ータ入力端子に接続された第２のメモリと、上記中央演
算処理装置と上記第１のメモリおよび第２のメモリとの
間に共通に接続されて、複数あるアドレスのうち最下位
のビットを除くアドレス信号を伝達するアドレス信号線
と、上記マイコンの内部に設けられて、上記中央演算処
理装置からのアドレスの最下位のビットのアドレス信号
と予め決められたアドレス領域ごとにいずれのビットの
バス幅で使用するのかを指定するデータバス幅指定信号
との論理積をとるアンド回路と、上記マイコンの内部に
設けられて、上記中央演算処理装置からの上記アドレス
信号のうち、上記上位のビットのデータを必要とするか
否かを示す信号と上記各メモリへの書き込み許可信号と
の論理和をとり、上記第２のメモリへ入力する第１のオ
ア回路と、上記マイコンの内部に設けられて、上記書き
込み許可信号と上記アンド回路の出力信号との論理和を
とり、上記第１のメモリへ入力する第２のオア回路とを
備えたメモリ制御回路。
【請求項２】マイコンの内部に設けられた中央演算処
理装置と、上記マイコンに対し、ビットを伝達する信号
線を介してデータ入出力端子に接続されたメモリと、上
記中央演算処理装置と上記メモリとの間に接続されて、
アドレス信号を伝達するアドレス信号線と、上記マイコ
ンの内部に設けられて、上記中央演算処理装置からのア
ドレスの最下位のビットのアドレス信号と予め決められ
たアドレス領域ごとにいずれのビットのバス幅で使用す
るのかを指定するデータバス幅指定信号との論理積をと
るアンド回路と、上記マイコンの内部に設けられて、上
記中央演算処理装置からの上記アドレス信号のうち、上
位のビットのデータを必要とするか否かを示す信号と上
記メモリへの書き込み許可信号との論理和をとる第１の
オア回路と、上記マイコンの内部に設けられて、上記書
き込み許可信号と上記アンド回路の出力信号との論理和
をとり、上記メモリへ入力する第２のオア回路と、上記
データバス幅指定信号の状態に従って、上記第１のオア
回路の出力端子を周辺回路の入出力端子として利用可能
にするスイッチ回路とを備えたメモリ制御回路。
【請求項３】マイコンの内部に設けられた中央演算処
理装置と、上記マイコンに対し、下位のビットを伝達す
る信号線を介してデータ入出力端子に接続された第１の
メモリおよび上位のビットを伝達する信号線を介してデ
ータ入力端子に接続された第２のメモリと、上記中央演
算処理装置と上記第１のメモリおよび第２のメモリとの
間に共通に接続されて、複数あるアドレスのうち最下位
のビットを除くアドレス信号を伝達するアドレス信号線
と、上記マイコンの内部に設けられて、上記中央演算処
理装置からのアドレスの最下位のビットのアドレス信号
と予め決められたアドレス領域ごとにいずれのビットの
バス幅で使用するのかを指定するデータバス幅指定信号
との論理積をとるアンド回路と、上記マイコンの内部に
設けられて、上記中央演算処理装置からの上記アドレス
信号のうち、上記上位のビットのデータを必要とするか
否かを示す信号と上記各メモリの読み込み許可信号との
論理和をとり、上記第２のメモリへ入力する第１のオア
回路と、上記マイコンの内部に設けられて、上記読み込
み許可信号と上記アンド回路の出力信号との論理和をと
り、上記第１のメモリへ入力する第２のオア回路とを備
えたメモリ制御回路。