JPH0784972A - データ通信方式 - Google Patents

Abstract

(57)【要約】 【目的】複数のプロセッサの間でのデータ通信におい
て、割り込み処理の手段を用いることなく論理的周期を
とることができるようにする。 【構成】バスロックオペレーションを行う機能を有する
複数のプロセッサ１０１、１０２とそのプロセッサ１０
１、１０２を結ぶ双方向メモリ１０７および前記双方向
メモリ１０７の各エントリーを制御する複数の制御ビッ
トからなる双方向からアクセス可能なレジスタ１０８、
１０９を備える。 【効果】バスロックオペレーションを用いてレジスタを
変更することにより他のプロセッサとの競合を防ぐこと
ができる。また一つの記憶領域に対して複数の制御ビッ
トを割り当てることにより、メモリの使用状況を他のプ
ロセッサに伝えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２つのそれぞれバスで接
続されたプロセッサの集合を双方向メモリで連結してデ
ータを交換しながら処理を行うデータ通信方式に関す
る。

【０００２】

【従来の技術】近年、複数のプロセッサによって処理を
分担し実行するデータ通信装置の発展には目覚ましいも
のがある。さらに２つのバスシステム間でメモリを共有
し、互いに通信を行いながら処理を実行するデータ通信
装置には様々な工夫がなされている。

【０００３】以下に従来のデータ通信方式について説明
する。図１０は従来のデータ通信方式の構成を示す図で
ある。図１０において１００１はプロセッサｒ、１００
２はプロセッサｔ、１００３は１００１プロセッサｒと
を接続する双方向メモリ、１００４は双方向メモリ１０
０３を管理するためにセマフォＳ、１００５はプロセッ
サｒ１００１からプロセッサｔ１００２へ割り込み信号
を伝える割り込み手段である。

【０００４】以上の構成要素よりなる従来のデータ通信
方式について、以下にその各構成要素の関係と動作を説
明する。図１１は従来のデータ通信方式でのプロセッサ
ｒの動作を説明する流れ図である。ここではプロセッサ
ｒをマスタ、プロセッサｔをスレーブとし、マスタから
スレーブに対してデータを転送する場合を説明する。図
１１のステップ１においてプロセッサｒはデータ通信の
ための双方向メモリ１００３上の記憶領域ｍｉ（１≦ｉ
≦８）を確保するためセマフォＳ１００４を読み込む。
このときセマフォＳ１００４のｉ番目のビットＳ（ｉ）
が‘０’であれば前記ｉ番目のビットＳ（ｉ）を‘１’
として記憶領域を確保する。ここでプロセッサｔが同様
にセマフォＳの内容を更新することを禁止するため、前
記したプロセッサｒの読み込みから書き込みまでの動作
を単一のバスサイクル内で行う（バスをロックする）。
プロセッサｒ１００１は上記した手順で記憶領域ｍｉを
確保し、ステップ２においてデータを書き込む。データ
の書き込みが終了した後、ステップ３でＳ（ｉ）を
‘０’として記憶領域ｍｉを開放する。さらにステップ
４において割込み手段１００５を用いてプロセッサｔに
対してデータの準備ができたことを伝える。

【０００５】次にプロセッサｔがデータを受け取る際の
手順を以下に説明する。図１２はプロセッサｔがデータ
を受け取る際の動作を説明する流れ図である。図１２の
ステップ１においてプロセッサｔは割り込み信号を受信
した後、データの受け取り動作に入る。ステップ２にお
いてプロセッサｔはデータを受け取るため双方向メモリ
１００３上の記憶領域ｍｉ（１≦ｉ≦８）を確保するた
めセマフォＳ１００４を読み込む。このときセマフォＳ
のｉ番目のビットＳ（ｉ）が‘０’であれば前記ｉ番目
のビットＳ（ｉ）を‘１’として記憶領域を確保する。
ここでプロセッサｒが同様にセマフォの内容を更新する
ことを禁止するため、前記したプロセッサｒの読み込み
から書き込みまでの動作を単一のバスサイクル内で行う
（バスをロックする）。プロセッサｒ１００１は上記し
た手順で記憶領域ｍｉを確保し、ステップ３においてデ
ータを読み込む。データの読み込みが終了した後、ステ
ップ４でＳ（ｉ）を‘０’として記憶領域ｍｉを開放す
る。

【０００６】このようにしてプロセッサｒからプロセッ
サｔへのデータの通信を行うことができる。

【０００７】

【発明が解決しようとする課題】しかしながらこの従来
例ではセマフォが示す情報は対象となる記憶領域が現在
更新中であるか否かのみを示しているため、プロセッサ
ｒ側のバスにさらに別のプロセッサがあった場合、有効
なデータがメモリ上にあるかどうかを示すことができな
い。すなわちマスタ側でのマルチプロセッシングに対応
できない。さらにデータの準備ができたことを知らせる
ために割り込み手段を用いるため、プロセッサｔが他の
処理を行っている場合にはその処理を中断しなければな
らない。さらにプロセッサｒ側のバスと同様の理由でプ
ロセッサｔをマルチプロセッサ化することができないと
いった問題を有していた。

【０００８】本発明は前記従来の問題に留意し、複数の
プロセッサの間でのデータ通信において割り込み処理の
手段を用いることなく論理的同期がとることのできるデ
ータ通信方式を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記した問題点
を解決するため、ある処理の前半を受け持つ複数のプロ
セッサの集合Ｐ＝｛ｐ１，ｐ２，…，ｐｎ｝と、前記プ
ロセッサの集合Ｐが接続されるマスタバスＭＢと、前記
処理の後半を受け持つプロセッサの集合Ｑ＝｛ｑ１，ｑ
２，…ｑｍ｝と、前記プロセッサの集合Ｑが接続される
スレーブバスＳＢと、前記マスタバスＭＢと前記スレー
ブバスＳＢの両方からアクセスされる手段を有し、記憶
領域の集合｛ｍ１，ｍ２，…，ｍｋ｝に分割されている
双方向メモリと、前記マスタバスＭＢと前記スレーブバ
スＳＢの両方からアクセスされる手段を有する２本のｋ
ビットのレジスタＦＲ，ＥＲとを備え、前記Ｐに含まれ
るプロセッサはそれぞれ前記レジスタＦＲとレジスタＥ
Ｒのビット単位での論理和を計算する手段と、前記レジ
スタＦＲの内容を読み込む動作と前記プロセッサの内部
レジスタの内容を前記レジスタＦＲに書き込む動作を単
一のバスサイクル中に行う手段と、前記レジスタＦＲの
ｉ（１≦ｉ≦ｋ）番目のビットを“１”にセットした後
に対応する記憶領域ｍｉにデータを書き込む手段と、前
記データの書き込みを終了した後に、前記レジスタＥＲ
のｉ番目のビットを“１”にセットする手段と、レジス
タＦＲおよびレジスタＥＲのｉ番目のビットがそれぞれ
“０，１”となるまで処理の実行を停止する手段と、さ
らにレジスタＦＲおよびレジスタＥＲのｉ番目のビット
がそれぞれ“１，１”となるまで処理の実行を停止する
手段と、記憶領域ｍｉの内容を読み込む手段と、ＥＲの
ｉ目のビットを“０”にした後、さらにＦＲのｉ番目の
ビットを“０”とする手段とを有し、前記Ｑに含まれる
プロセッサはそれぞれ前記レジスタＦＲとレジスタＥＲ
のビット単位での論理積を計算する手段と、前記レジス
タＦＲの内容を読み込む動作と前記プロセッサの内部レ
ジスタの内容を前記レジスタＦＲに書き込む動作を単一
のバスサイクル中に行う手段と、前記レジスタＦＲのｉ
（１≦ｉ≦ｋ）番目のビットを“０”にセットした後に
対応する記憶領域ｍｉからデータを読み込む手段と、前
記データの読み込みを終了した後に、前記レジスタＥＲ
のｉ番目のビットを“０”にセットする手段と、レジス
タＦＲおよびレジスタＥＲのｉ番目のビットがそれぞれ
“１，０”となるまで処理の実行を停止する手段と、Ｅ
Ｒのｉ番目のビットを“１”にした後、さらにＦＲのｉ
番目のビットを“０”とする手段と、記憶領域ｍｉへデ
ータを書き込む手段と、データの書き込みを終了した後
に前記レジスタＦＲのｉ番目のビットを“１”にセット
する手段を有する。

【００１０】さらに前記ｋ個の記憶領域に対応する前記
ＭＢおよびＳＢの両方からアクセスされる手段を有する
ｋビットのレジスタＣＲを備え、前記プロセッサの集合
Ｐに属するプロセッサは、ｉ番目の記憶領域とｉ＋１番
目の記憶領域を連結して用いる場合には、ｉ番目の記憶
領域に対応する前記レジスタＣＲのｉ番目のビットを
“１”とする手段と、前記レジスタＦＲのｉ番目とｉ＋
１番目のビットを“１”とする手段とを備え、前記プロ
セッサの集合Ｑに属するプロセッサは、ｉ番目の記憶領
域に対応するレジスタＣＲのｉ番目のビットが“１”で
ある場合には、レジスタＥＲのｉ番目およびｉ＋１番目
のビットをセットする手段を有する。

【００１１】

【作用】本発明は上記した構成により、レジスタＦＲお
よびレジスタＥＲの内容を参照することによって、対象
となる記憶領域が現在データ通信のために使われている
か否かを識別できることで、プロセッサの集合Ｐを複数
とすることができる。またレジスタＦＲおよびレジスタ
ＥＲの内容により準備ができてかつ未処理の記憶領域を
プロセッサの集合Ｑに属するプロセッサが識別できるこ
とにより、割り込みなどの手段を用いることなくＱに属
するプロセッサが能動的に処理を開始することができ
る。さらにＱに属するプロセッサは未処理であるデータ
を識別することができるので集合Ｑを複数のプロセッサ
で構成することができる。

【００１２】またレジスタＣＲを設定することにより記
憶領域が連続して用いられていることを示すことができ
るため、一つの記憶領域では格納することができない大
きさを持つデータに対しても、この方式を適用すること
ができる。

【００１３】

【実施例】

（第１実施例）以下に本発明の第１実施例を説明する。
図１は本発明の第１実施例のデータ通信方式の構成を示
す図である。図１において１０１および１０２はプロセ
ッサの集合Ｐに属するプロセッサｐ１およびｐ２，１０
３はプロセッサｐ１，１０１およびプロセッサｐ２，１
０２を接続するマスタバスＭＢ，１０４および１０５は
プロセッサの集合Ｑに属するプロセッサｑ１およびｑ
２，１０６はプロセッサｑ１，１０４およびプロセッサ
ｑ２，１０５を接続するスレーブバスＳＢ，１０７はマ
スタバスＭＢ１０３とスレーブバスＳＢ１０６とを接続
する双方向メモリ、１０８および１０９は双方向メモリ
１０７の記憶領域に対応しているビットを備えるレジス
タＦＲおよびレジスタＥＲである。

【００１４】上記のように各構成要素よりなる本発明の
第１実施例のデータ通信方式について、以下にその各構
成要素の関係と動作を説明する。図２は本発明の第１実
施例においてプロセッサｐ１がプロセッサｑ１に対して
データを転送する際のプロセッサｐ１の動作を説明する
流れ図である。図２のステップ１においてプロセッサｐ
１はレジスタＦＲおよびレジスタＥＲの内容をそれぞれ
読み込み、前記２つのレジスタのビット単位での論理和
を計算する。ここではこの論理和の結果をｅｍｐｔｙと
呼びプロセッサ内容で保管する。ステップ２においてｅ
ｍｐｔｙの最小ビットから順に値が‘０’となっている
ビットを探す。ｅｍｐｔｙのビットが全て‘０’でない
場合には初めから繰り返し探し続ける。ｅｍｐｔｙのビ
ットで値が‘０’であるもの（ｉ番目のビット）が見つ
かれば、すなわちそれがデータ通信のために使用されて
いない記憶領域（ｍｉ）を示している。次にステップ３
においてレジスタＦＲのｉ番目のビットを‘１’とする
ためロックオペレーションを実行する。すなわちプロセ
ッサｐ１はレジスタＦＲのｉ番目のビットが‘０’であ
ることを確認してから書き込みを行なうが、この読み込
みと書き込みの間にプロセッサｐ２がＦＲレジスタの値
を更新することを阻止するため、読み込みと書き込みを
単一のバスサイクルとして処理を実行する。このように
ステップ３においてレジスタＦＲを設定した後ステップ
４においてｉ番目の記憶領域ｍｉに対してデータを書き
込む。最後にステップ５においてレジスタＥＲのｉ番目
のビットを‘１’とし書き込みが完了し、かつ未処理の
データであることを示して転送を終了する。

【００１５】図３は本発明の第１実施例においてプロセ
ッサｐ１がプロセッサｑ１に対してデータを転送する際
のプロセッサｑ１の動作を説明する流れ図である。図３
のステップ１においてプロセッサｑ１はレジスタＦＲお
よびレジスタＥＲの内容をそれぞれ読み込み、前記２つ
のレジスタのビット単位での論理積を計算する。ここで
はこの論理積の結果をｆｉｌｌと呼びプロセッサ内部で
保管する。ステップ２においてｆｉｌｌの最小ビットか
ら順に値が‘１’となっているビットを探す。ｆｉｌｌ
のビットが全て‘１’でない場合には初めから繰り返し
探し続ける。ｆｉｌｌのビットで値が‘１’であるもの
（ｊ番目のビット）が見つかれば、すなわちそれがデー
タ通信のためにデータが書き込まれ、かつ未処理の状態
である記憶領域（ｍｊ）を示している。次にステップ３
においてレジスタＦＲのｊ番目のビットを‘０’とする
ためロックオペレーションを実行する。すなわちプロセ
ッサｑ１はレジスタＦＲのｊ番目のビットが‘１’であ
ることを確認してから書き込みを行なうが、この読み込
みと書き込みの間にプロセッサｑ２がＦＲレジスタの値
を更新することを阻止するため、読み込みと書き込みを
単一のバスサイクルとして処理を実行する。このように
ステップ３においてレジスタＦＲを設定した後ステップ
４においてｊ番目の記憶領域ｍｊからデータを読み込
む。最後にステップ５においてレジスタＥＲのｊ番目の
ビットを‘０’とし読み込みが完了したことを示して転
送を終了する。

【００１６】次に本発明の第１実施例においてプロセッ
サｑ１からプロセッサＰ１に対してデータを転送する際
の動作を説明する。図４はこのときのプロセッサｐ１の
動作を説明する流れ図である。図４のステップ１におい
てプロセッサｐ１はレジスタＦＲおよびレジスタＥＲの
内容をそれぞれ読み込み、前記２つのレジスタのビット
単位での論理和を計算する。ここではこの論理和の結果
をｅｍｐｔｙと呼びプロセッサ内部で保管する。ステッ
プ２においてｅｍｐｔｙの最小ビットから順に値が
‘０’となっているビットを探す。ｅｍｐｔｙのビット
が全て‘０’でない場合には初めから繰り返し探し続け
る。ｅｍｐｔｙのビットで値が‘０’であるもの（ｉ番
目のビット）が見つかれば、すなわちそれがデータ通信
のために使用されていない記憶領域（ｍｉ）を示してい
る。次にステップ３においてレジスタＦＲのｉ番目のビ
ットを‘１’とするためロックオペレーションを実行す
る。すなわちプロセッサｐ１はレジスタＦＲのｉ番目の
ビットが‘０’であることを確認してから書き込みを行
なうが、この読み込みと書き込みの間にプロセッサｐ２
がＦＲレジスタの値を更新することを阻止するため、読
み込みと書き込みを単一のバスサイクルとして処理を実
行する。このようにステップ３においてレジスタＦＲを
設定した後ステップ４においてレジスタＦＲおよびレジ
スタＥＲのｉ番目のビットが共に‘１’となるまでステ
ップ４で待つ。すなわちスレーブバスＳＢ側での処理が
終わるまでこのステップ４で待つ。レジスタＦＲおよび
レジスタＥＲのｉ番目のビットが共に‘１’となると次
のステップ５へ進む。ステップ５において記憶領域ｍｉ
からデータを読み込む。読み込みが完了した後、ステッ
プ６でレジスタＥＲのｉ番目のビットを‘０’とし、さ
らにレジスタＦＲのｉ番目のビットを‘０’とする。こ
のようにしてデータの転送が終了する。

【００１７】図５は本発明の第１実施例においてプロセ
ッサｑからプロセッサｐ１に対してデータを転送する際
のプロセッサｑ１の動作を説明する流れ図である。図５
のステップ０で既に書き込みの対象となる記憶領域ｍｊ
が与えられているものとする。ステップ１においてプロ
セッサｑ１はレジスタＦＲおよびレジスタＥＲの内容を
それぞれ読み込み、レジスタＦＲのｊ番目のビットの値
が‘１’で、かつレジスタＥＲのｊ番目のビットの値が
‘０’であることを確認する。そうでない場合はステッ
プ１で待つ。条件を満たし次のステップへ進むとステッ
プ２では、レジスタＥＲのｊ番目のビットを‘１’と
し、さらにレジスタＥＲのｊ番目のビットを‘０’とす
る。すなわちｑ１が処理を実行中であることを示す。次
にステップ３においてｊ番目の記憶領域ｍｊに対してデ
ータを書き込む。最後にステップ４においてレジスタＦ
Ｒのｊ番目のビットを‘１’とし書き込みが完了したこ
とを示して転送を終了する。

【００１８】以上のように本実施例によれば、レジスタ
ＦＲおよびレジスタＥＲの内容を参照することによっ
て、対象となる記憶領域が現在データ通信のために使わ
れているか否かを識別できることで、プロセッサの集合
Ｐを複数としてもデータの正当性を保つことができる。
またレジスタＦＲおよびレジスタＥＲの内容により準備
ができて、かつ未処理の記憶領域をプロセッサの集合Ｑ
に属するプロセッサが識別できることにより、割り込み
などの手段を用いることなくＱに属するプロセッサが能
動的に処理を開始することができる。さらにＱに属する
プロセッサは未処理であるデータを識別することができ
るので、集合Ｑを複数のプロセッサで構成することがで
きる。データの流れが逆向きの場合でも、レジスタＦＲ
およびレジスタＥＲの内容により指定した記憶領域に対
してデータを書き込むことができ、スレーブバス上の他
のプロセッサによって記憶領域が占有されることを防ぐ
ことができる。

【００１９】（第２実施例）次にレジスタＣＲを用いて
複数の記憶領域に対して通信処理を行う場合の第２実施
例を以下に示す。

【００２０】図６はレジスタＣＲを用いた場合の実施例
の構成を示す図である。図６において６０１および６０
２はプロセッサの集合Ｐに属するプロセッサｐ１および
ｐ２，６０３はプロセッサｐ１，６０１およびプロセッ
サｐ２，６０２を接続するマスタバスＭＢ，６０４およ
び６０５はプロセッサの集合Ｑに属するプロセッサｑ１
およびｑ２，６０６はプロセッサｑ１，６０４およびプ
ロセッサｑ２，６０５を接続するスレーブバスＳＢ，６
０７はマスタバスＭＢ，６０３とスレーブバスＳＢ，６
０６とを接続する双方向メモリ、６０８，６０９および
６１０は双方向メモリ６０７の記憶領域に対応している
ビットを備えるレジスタＦＲ，レジスタＥＲおよびレジ
スタＣＲである。

【００２１】以上の各構成要素よりなるデータ通信方式
において、その各構成要素の関係と動作を説明する。図
７はレジスタＣＲを用いて記憶領域を連結する場合の概
念を示す図である。図７ではデータｘが記憶領域ｉ−
１，ｉ，ｉ＋１に股がって転送される場合を図示してい
る。この場合レジスタＣＲのｉ−１番目およびｉ番目の
ビットが“１”にセットされる。このようにＣＲの内容
によって、データの格納されている状態を示すことがで
きる。図８はレジスタＣＲを用いてプロセッサｐ１から
プロセッサｑ１へのデータ通信を行う場合のプロセッサ
ｐ１の動作を示す流れ図である。ここでは記憶領域を２
つ連結して一つのデータを転送する場合について説明す
る。図８のステップ１においてプロセッサｐ１はレジス
タＦＲおよびレジスタＥＲの内容をそれぞれ読み込み、
前記２つのレジスタのビット単位での論理和を計算す
る。ここではこの論理和の結果をｅｍｐｔｙと呼びプロ
セッサ内部で保管する。ステップ２においてｅｍｐｔｙ
の最小ビットから順に値が２ビット連続して‘０’とな
っているビットを探す。ｅｍｐｔｙのビットが全て
‘０’でない場合には初めから繰り返し探し続ける。ｅ
ｍｐｔｙのビットで値が連続して２ビット‘０’である
もの（ｉ番目およびｉ＋１番目のビット）が見つかれ
ば、すなわちそれがデータ通信のために使用されていな
い記憶領域（ｍｉ，ｍｉ＋１）示している。次にステッ
プ３においてレジスタＦＲのｉ番目のビットを‘１’と
するためロックオペレーションを実行する。すなわちプ
ロセッサｐ１はレジスタＦＲのｉ番目およびｉ＋１番目
のビットが‘０’であることを確認してから書き込みを
行なうが、この読み込みと書き込みの間にプロセッサｐ
２がＦＲレジスタの値を更新することを阻止するため読
み込みと書き込みを単一のバスサイクルとして処理を実
行する。このようにステップ３においてレジスタＦＲを
設定した後、ステップ４においてｉ番目の記憶領域ｍｉ
およびｉ＋１番目の記憶領域ｍｉ＋１に対してデータを
書き込む。最後にステップ５においてレジスタＥＲのｉ
番目及びｉ＋１番目のビットを‘１’とし書き込みが完
了し、かつ未処理のデータであることを示して転送を終
了する。

【００２２】図９は本発明の第２実施例において、レジ
スタＣＲを用いてプロセッサｐ１がプロセッサｑ１に対
してデータを転送する際のプロセッサｑ１の動作を説明
する流れ図である。図９のステップ１においてプロセッ
サｑ１はレジスタＦＲおよびレジスタＥＲの内容をそれ
ぞれ読み込み、前記２つのレジスタのビット単位で論理
積を計算する。ここではこの論理積の結果をｆｉｌｌと
呼びプロセッサ内部で保管する。ステップ２においてｆ
ｉｌｌの最小ビットから順に値が‘１’となっているビ
ットを探す。ｆｉｌｌのビットが全て‘１’でない場合
には初めから繰り返し探し続ける。ｆｉｌｌのビットで
値が‘１’であるもの（ｊ番目のビット）が見つかれ
ば、すなわちそれがデータ通信のためにデータが書き込
まれ、かつ未処理の状態である記憶領域（ｍｊ）を示し
ている。次にステップ３においてレジスタＦＲのｊ番目
のビットを‘０’とするためロックオペレーションを実
行する。すなわちプロセッサｑ１はレジスタＦＲのｊ番
目のビットが‘１’であることを確認してから書き込み
を行なうが、この読み込みと書き込みの間にプロセッサ
ｑ２がＦＲレジスタの値を更新することを阻止するため
読み込みと書き込みを単一のバスサイクルとして処理を
実行する。さらにステップ４においてレジスタＦＲのｊ
番目のビットを“０”にする。このときレジスタＣＲの
ｊ番目のビットが“１”となっている場合にはその次の
記憶領域も同一のデータが格納されているものとしてレ
ジスタＦＲのビットを“０”にする。このようにステッ
プ４においてレジスタＦＲを設定した後ステップ５にお
いてｊ番目の記憶領域ｍｊから連続するｍｔまでのデー
タを読み込む。最後にステップ６においてレジスタＥＲ
のｊ番目からｔ番目までのビットを‘０’とし読み込み
が完了したことを示して転送を終了する。

【００２３】

【発明の効果】以上のように本実施例によれば、レジス
タＦＲおよびレジスタＥＲの内容を参照することによっ
て、対象となる記憶領域が現在データ通信のために使わ
れているか否かを識別できることで、プロセッサの集合
Ｐを複数としてもデータの正当性を保つことができる。
またレジスタＦＲおよびレジスタＥＲの内容により準備
ができて、かつ未処理の記憶領域をプロセッサの集合Ｑ
にプロセッサが識別できることにより、割り込みなどの
手段を用いることなくＱに属するプロセッサが能動的に
処理を開始することができる。さらにＱに属するプロセ
ッサは未処理であるデータを識別することができるので
集合Ｑを複数のプロセッサで構成することができる。ま
たデータの流れが逆向きの場合でもレジスタＦＲおよび
レジスタＥＲの内容により指定した記憶領域に対してデ
ータを書き込むことができ、スレーブバス上の他のプロ
セッサによって記憶領域が占有されることを防ぐことが
できる。

【００２４】さらにデータの連続を示すレジスタＣＲを
用いて記憶領域を連結することにより、１つの記憶領域
では収まらない大きなデータを１つの単位として転送す
ることができるといった優れたデータ通信方式を実現で
きるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成図

【図２】同実施例においてマスタバスＭＢ上のプロセッ
サからスレーブバスＳＢ上のプロセッサへデータを転送
する場合のマスタバスＭＢ上のプロセッサの動作を示す
流れ図

【図３】同実施例においてマスタバスＭＢ上のプロセッ
サからスレーブバスＳＢ上のプロセッサへデータを転送
する場合のスレーブバスＳＢ上のプロセッサの動作を示
す流れ図

【図４】同実施例においてスレーブバスＳＢ上のプロセ
ッサからマスタバスＭＢ上のプロセッサへデータを転送
する場合のマスタバスＭＢ上のプロセッサの動作を示す
流れ図

【図５】同実施例においてスレーブバスＳＢ上のプロセ
ッサからマスタバスＭＢ上のプロセッサへデータを転送
する場合のスレーブバスＳＢ上のプロセッサの動作を示
す流れ図

【図６】レジスタＣＲを用いた場合の第２実施例の構成
図

【図７】同レジスタＣＲを用いた場合のデータ転送の概
念を示す図

【図８】同レジスタＣＲを用いてマスタバスＭＢ上のプ
ロセッサからスレーブバスＳＢ上のプロセッサへデータ
を転送する場合のマスタバスＭＢ上のプロセッサの動作
を示す流れ図

【図９】同レジスタＣＲを用いてマスタバスＭＢ上のプ
ロセッサからスレーブバスＳＢ上のプロセッサへデータ
を転送する場合のスレーブバスＳＢ上のプロセッサの動
作を示す流れ図

【図10】従来のデータ通信方式の構成図

【図11】同データ通信方式においてデータを転送する場
合のプロセッサｒの動作を示す流れ図

【図12】同データ通信方式においてデータを転送する場
合のプロセッサｔの動作を示す流れ図

【符号の説明】

１０１ プロセッサｐ１ １０２ プロセッサｐ２ １０３ マスタバスＭＢ １０４ プロセッサｑ１ １０５ プロセッサｑ２ １０６ スレーブバスＳＢ １０７ 双方向メモリ １０８ レジスタＦＲ １０９ レジスタＥＲ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ある処理の前半を受け持つ複数のプロセ
   ッサの集合Ｐ＝｛ｐ１，ｐ２，…，ｐｎ｝と、前記プロ
   セッサの集合Ｐが接続されるマスタバスＭＢと、前記処
   理の後半を受け持つプロセッサの集合Ｑ＝｛ｑ１，ｑ
   ２，…ｑｍ｝と、前記プロセッサの集合Ｑが接続される
   スレーブバスＳＢと、前記マスタバスＭＢと前記スレー
   ブバスＳＢの両方からアクセスされる手段を有し、記憶
   領域の集合｛ｍ１，ｍ２，…，ｍｋ｝に分割されている
   双方向メモリと、前記マスタバスＭＢと前記スレーブバ
   スＳＢの両方からアクセスされる手段を有する２本のｋ
   ビットのレジスタＦＲ，ＥＲとを備え、前記Ｐに含まれ
   るプロセッサはそれぞれ前記レジスタＦＲとレジスタＥ
   Ｒのビット単位での論理和を計算する手段と、前記レジ
   スタＦＲの内容を読み込む動作と前記プロセッサの内部
   レジスタの内容を前記レジスタＦＲに書き込む動作を単
   一のバスサイクル中に行う手段と、前記レジスタＦＲの
   ｉ（１≦ｉ≦ｋ）番目のビットを“１”にセットした後
   に対応する記憶領域ｍｉにデータを書き込む手段と、前
   記データの書き込みを終了した後に、前記レジスタＥＲ
   のｉ番目のビットを“１”にセットする手段と、レジス
   タＦＲおよびレジスタＥＲのｉ番目のビットがそれぞれ
   “０，１”となるまで処理の実行を停止する手段と、さ
   らにレジスタＦＲおよびレジスタＥＲのｉ番目のビット
   がそれぞれ“１，１”となるまで処理の実行を停止する
   手段と、記憶領域ｍｉの内容を読み込む手段と、ＥＲの
   ｉ番目のビットを“０”にした後、さらにＦＲのｉ番目
   のビットを“０”とする手段とを有し、前記Ｑに含まれ
   るプロセッサはそれぞれ前記レジスタＦＲとレジスタＥ
   Ｒのビット単位での論理積を計算する手段と、前記レジ
   スタＦＲの内容を読み込む動作と前記プロセッサの内部
   レジスタの内容を前記レジスタＦＲに書き込む動作を単
   一のバスサイクル中に行う手段と、前記レジスタＦＲの
   ｉ（１≦ｉ≦ｋ）番目のビットを“０”にセットした後
   に対応する記憶領域ｍｉからデータを読み込む手段と、
   前記データの読み込みを終了した後に、前記レジスタＥ
   Ｒのｉ番目のビットを“０”にセットする手段と、レジ
   スタＦＲおよびレジスタＥＲのｉ番目のビットがそれぞ
   れ“１，０”となるまで処理の実行を停止する手段と、
   ＥＲのｉ番目のビットを“１”にした後、さらにＦＲの
   ｉ番目のビットを“０”とする手段と、記憶領域ｍｉへ
   データを書き込む手段と、データの書き込みを終了した
   後に前記レジスタＦＲのｉ番目のビットを“１”にセッ
   トする手段を有することを特徴とするデータ通信方式。
2. 【請求項２】 前記ｋ個の記憶領域に対応する前記ＭＢ
   およびＳＢの両方からアクセスされる手段を有するｋビ
   ットのレジスタＣＲを備え、前記プロセッサの集合Ｐに
   属するプロセッサは、ｉ番目の記憶領域とｉ＋１番目の
   記憶領域を連結して用いる場合には、ｉ番目の記憶領域
   に対応する前記レジスタＣＲのｉ番目のビットを“１”
   とする手段と、前記レジスタＦＲのｉ番目とｉ＋１番目
   のビットを“１”とする手段とを備え、前記プロセッサ
   の集合Ｑに属するプロセッサは、ｉ番目の記憶領域に対
   応するレジスタＣＲのｉ番目のビットが“１”である場
   合には、レジスタＥＲのｉ番目およびｉ＋１番目のビッ
   トをセットする手段を有する請求項１記載のデータ通信
   方式。