JPH0785099B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0785099B2 JPH0785099B2 JP61183684A JP18368486A JPH0785099B2 JP H0785099 B2 JPH0785099 B2 JP H0785099B2 JP 61183684 A JP61183684 A JP 61183684A JP 18368486 A JP18368486 A JP 18368486A JP H0785099 B2 JPH0785099 B2 JP H0785099B2
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- Japan
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- circuit
- scan
- semiconductor integrated
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31816—Soft error testing; Soft error rate evaluation; Single event testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- General Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。
微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。
半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させその結果をこれらレジスタのパラレル入力端子より
該レジスタ内にパラレルに取り込み、その後それらをシ
リアルにチップ外部へ出力して観測することによって、
大規模な論理回路網の奥深い端子の可観測性、可制御性
を向上しようとするものである。
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させその結果をこれらレジスタのパラレル入力端子より
該レジスタ内にパラレルに取り込み、その後それらをシ
リアルにチップ外部へ出力して観測することによって、
大規模な論理回路網の奥深い端子の可観測性、可制御性
を向上しようとするものである。
レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭52−28614号公報に示
されている。
方式の基本的なアイデアは特開昭52−28614号公報に示
されている。
ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭56−74668号公報を参照に説
明する。
ので、従来例として特開昭56−74668号公報を参照に説
明する。
第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図において、35,37は
組み合わせ回路のブロック、36は順序回路を含む非同期
回路ブロック、８〜16は各回路ブロック間に設けられた
スキャンレジスタ、26〜34は対応する回路ブロックの出
力とスキャンレジスタの出力のいずれかを選択し出力す
るデータセレクタである。上記スキャンレジスタの入力
端子Ｄ及びデータセレクタのデータ入力端子Ｄには各回
路ブロックの出力信号が直接接続され、また、データセ
レクタのテストデータ入力端子TDには、対応するスキャ
ンレジスタの出力端子Ｑが接続されている。
パス方式のテスト回路例を示す。図において、35,37は
組み合わせ回路のブロック、36は順序回路を含む非同期
回路ブロック、８〜16は各回路ブロック間に設けられた
スキャンレジスタ、26〜34は対応する回路ブロックの出
力とスキャンレジスタの出力のいずれかを選択し出力す
るデータセレクタである。上記スキャンレジスタの入力
端子Ｄ及びデータセレクタのデータ入力端子Ｄには各回
路ブロックの出力信号が直接接続され、また、データセ
レクタのテストデータ入力端子TDには、対応するスキャ
ンレジスタの出力端子Ｑが接続されている。
また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子MS
に接続されている。２はスキャンイン端子、38はスキャ
ンアウト端子である。スキャンイン端子２はスキャンレ
ジスタ８のスキャンイン端子SIに接続され、スキャンレ
ジスタ８の出力端子Ｑはスキャンレジスタ９のスキャン
イン端子SIに接続されており、このように各スキャンレ
ジスタの出力端子Ｑは次のウキャンレジスタのスキャン
イン端子SIに順次接続され、結果として、スキャンイン
端子２とスキャンアウト端子38の間でシフトレジスタパ
スが形成されている。３〜５は通常のデータ入力端子、
６はスキャンクロック入力端子であり、該入力端子６は
スキャンレジスタのクロック入力端子Ｔに接続されてい
る。
キャンレジスタとデータセレクタの各モード選択端子MS
に接続されている。２はスキャンイン端子、38はスキャ
ンアウト端子である。スキャンイン端子２はスキャンレ
ジスタ８のスキャンイン端子SIに接続され、スキャンレ
ジスタ８の出力端子Ｑはスキャンレジスタ９のスキャン
イン端子SIに接続されており、このように各スキャンレ
ジスタの出力端子Ｑは次のウキャンレジスタのスキャン
イン端子SIに順次接続され、結果として、スキャンイン
端子２とスキャンアウト端子38の間でシフトレジスタパ
スが形成されている。３〜５は通常のデータ入力端子、
６はスキャンクロック入力端子であり、該入力端子６は
スキャンレジスタのクロック入力端子Ｔに接続されてい
る。
第４図は上記スキャンレジスタの一例であり、MSはモー
ド選択端子、Ｄはデータ入力端子、SIはスキャンイン端
子、Ｔはクロック入力端子である。また51はインバータ
ゲート、52,53は２入力ANDゲート、54は２入力ORゲー
ト、55はエッジトリガ方式Ｄタイプフリップフロップ
（以下Ｄ−FFと記す）、Ｑはデータ出力端子である。
ド選択端子、Ｄはデータ入力端子、SIはスキャンイン端
子、Ｔはクロック入力端子である。また51はインバータ
ゲート、52,53は２入力ANDゲート、54は２入力ORゲー
ト、55はエッジトリガ方式Ｄタイプフリップフロップ
（以下Ｄ−FFと記す）、Ｑはデータ出力端子である。
第５図は上記第３図に示したデータセレクタ回路の一例
であり、MSはモード選択端子、TDはテストデータ入力端
子、Ｄはデータ入力端子、60はインバータゲート、61,6
2は２入力ANDゲート、63は２入力ORゲート、Ｙは出力端
子である。
であり、MSはモード選択端子、TDはテストデータ入力端
子、Ｄはデータ入力端子、60はインバータゲート、61,6
2は２入力ANDゲート、63は２入力ORゲート、Ｙは出力端
子である。
次に動作について説明する。
まず通常動作時について説明すると、この場合はテスト
モード選択端子１（MS）に“H"が印加され、スキャンク
ロック端子６（TS又はＴ）は“L"に固定される。結果と
して、各データセレクタを通じて、対応する各回路ブロ
ック間の入出力端子が直結されることとなる。
モード選択端子１（MS）に“H"が印加され、スキャンク
ロック端子６（TS又はＴ）は“L"に固定される。結果と
して、各データセレクタを通じて、対応する各回路ブロ
ック間の入出力端子が直結されることとなる。
これを第５図について説明すると、データセレクタ回路
はモード選択端子MSに“H"が与えられると、データ入力
端子ＤからのデータをANDゲート62及びORゲート63を介
して出力端子Ｙに出力する。回路ブロックの出力はこの
データセレクタのデータ入力端子Ｄに直接接続されてい
るので、対応する各回路ブロック間の入出力端子が直結
されることとなる。
はモード選択端子MSに“H"が与えられると、データ入力
端子ＤからのデータをANDゲート62及びORゲート63を介
して出力端子Ｙに出力する。回路ブロックの出力はこの
データセレクタのデータ入力端子Ｄに直接接続されてい
るので、対応する各回路ブロック間の入出力端子が直結
されることとなる。
一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。
スキャンモード （ａ） テストモード選択端子１に“H"を印加してスキ
ャンモードとする。これによりスキャンレジスタではス
キャンイン端子SIからの入力データが選択され、データ
セレクタではデータ入力端子Ｄからの入力データが有効
になる。
ャンモードとする。これによりスキャンレジスタではス
キャンイン端子SIからの入力データが選択され、データ
セレクタではデータ入力端子Ｄからの入力データが有効
になる。
（ｂ） さらにスキャンイン端子２から各スキャンレジ
スタに設定するテストデータを、スキャンクロック端子
６に印加するクロックに同期させて順次スキャンインさ
せる。
スタに設定するテストデータを、スキャンクロック端子
６に印加するクロックに同期させて順次スキャンインさ
せる。
（ｃ） これと同時に、スキャンアウト端子38からは前
回のテスト時に取り込んだ各回路ブロックの出力データ
を順次スキャンアウトさせる。
回のテスト時に取り込んだ各回路ブロックの出力データ
を順次スキャンアウトさせる。
この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子MSに“H"
が与えられると、スキャンイン端子SIからのデータがAN
Dゲート53,ORゲート54を介して、クロック端子Ｔに印加
されるクロックに同期してＤ−FF55に保持され、またこ
れと同時に保持されていたデータが出力端子Ｑから出力
される。なおこのときデータセレクタのモード選択端子
MSにも“H"が与えられており、従ってその出力端子Ｙに
はデータ入力端子Ｄからのデータが出力される。
スキャンレジスタにおいては、モード選択端子MSに“H"
が与えられると、スキャンイン端子SIからのデータがAN
Dゲート53,ORゲート54を介して、クロック端子Ｔに印加
されるクロックに同期してＤ−FF55に保持され、またこ
れと同時に保持されていたデータが出力端子Ｑから出力
される。なおこのときデータセレクタのモード選択端子
MSにも“H"が与えられており、従ってその出力端子Ｙに
はデータ入力端子Ｄからのデータが出力される。
テストモード （ａ） 所望のデータを各スキャンレジスタに設定し終
わったら、テストモード選択端子１に“L"を印加してテ
ストモードとする。
わったら、テストモード選択端子１に“L"を印加してテ
ストモードとする。
（ｂ） これによりスキャンレジスタの出力データがデ
ータセレクタのテストデータ入力端子TDを経由して各回
路ブロックに印加される。
ータセレクタのテストデータ入力端子TDを経由して各回
路ブロックに印加される。
（ｃ） 同時にデータ入力端子３〜５に所望のテストデ
ータを印加する。
ータを印加する。
（ｄ） 次に回路ブロックの動作が完了した時点でスキ
ャンクロック入力端子６にクロックを１つ印加する。こ
れにより各回路ブロックの出力信号が、対応するスキャ
ンレジスタのデータ入力端子Ｄを通じてスキャンレジス
タ内のＤ−FFに保持される。
ャンクロック入力端子６にクロックを１つ印加する。こ
れにより各回路ブロックの出力信号が、対応するスキャ
ンレジスタのデータ入力端子Ｄを通じてスキャンレジス
タ内のＤ−FFに保持される。
これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子MSに“L"が与
えられると、データ入力端子ＤからのデータがANDゲー
ト52,ORゲート54を介して、クロック入力端子Ｔに印加
されるクロックに同期してＤ−FF55に保持される。また
このときデータセレクタのモード選択端子MSにも“L"が
与えられるので、その出力端子Ｙにはテストデータ入力
端子TDからのデータがANDゲート61,ORゲート63を介して
出力される。
まずスキャンレジスタではモード選択端子MSに“L"が与
えられると、データ入力端子ＤからのデータがANDゲー
ト52,ORゲート54を介して、クロック入力端子Ｔに印加
されるクロックに同期してＤ−FF55に保持される。また
このときデータセレクタのモード選択端子MSにも“L"が
与えられるので、その出力端子Ｙにはテストデータ入力
端子TDからのデータがANDゲート61,ORゲート63を介して
出力される。
このようにして各回路ブロックのテストを実行できる
が、この回路では、スキャンの動作中においてはデータ
セレクタが各回路ブロックの出力データを選択してお
り、これによりスキャン動作中にスキャンレジスタの出
力値が順次変わっても順序回路を含む回路ブロック36の
状態が変化しないようにしている。従ってこの例のよう
に、スキャンパスに囲まれた回路ブロックが非同期の順
序回路であってもスキャンテストが可能となっている。
が、この回路では、スキャンの動作中においてはデータ
セレクタが各回路ブロックの出力データを選択してお
り、これによりスキャン動作中にスキャンレジスタの出
力値が順次変わっても順序回路を含む回路ブロック36の
状態が変化しないようにしている。従ってこの例のよう
に、スキャンパスに囲まれた回路ブロックが非同期の順
序回路であってもスキャンテストが可能となっている。
従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、一般にはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう。このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多くの場合スキャンテストを
有効に実施することができないという問題があった。
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、一般にはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう。このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多くの場合スキャンテストを
有効に実施することができないという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。
本発明における第１の発明に係る半導体集積回路装置
は、シフトレジスタパスを形成するよう直列に接続さ
れ、その少なくとも１つは第１の回路ブロックの出力す
る信号のロード入力と出力を持つ複数のスキャンレジス
タと、上記第１の回路ブロックからの信号がロードされ
るスキャンレジスタの出力からの信号を一時的に蓄積す
る一時蓄積手段と、上記第１の回路ブロックの出力と、
この出力がロードされるスキャンレジスタの出力する信
号を一時蓄積する上記一時的蓄積手段の出力とを第２の
回路ブロックの入力に選択的に接続する接続手段とを備
えたものである。
は、シフトレジスタパスを形成するよう直列に接続さ
れ、その少なくとも１つは第１の回路ブロックの出力す
る信号のロード入力と出力を持つ複数のスキャンレジス
タと、上記第１の回路ブロックからの信号がロードされ
るスキャンレジスタの出力からの信号を一時的に蓄積す
る一時蓄積手段と、上記第１の回路ブロックの出力と、
この出力がロードされるスキャンレジスタの出力する信
号を一時蓄積する上記一時的蓄積手段の出力とを第２の
回路ブロックの入力に選択的に接続する接続手段とを備
えたものである。
また第２の発明に係る半導体集積回路装置は、テスト動
作時の第１の期間において、テストデータである第１の
並列データを保持・出力し、上記テスト動作時の第２の
期間において、第１の回路ブロックより出力される第２
の並列データを保持・出力し、上記テスト動作時の第３
の期間において、上記第２の並列データを直列データに
変換して順次出力する第１のデータ保持手段、上記第１
の期間において、上記第１のデータ保持手段より出力さ
れた上記第１の並列データを取り込み、保持・出力し、
上記第２および第３の期間において、上記第１の期間で
保持した第１の並列データを保持・出力し続ける第２の
データ保持手段、通常動作時において、上記第の回路ブ
ロックより出力される並列データを、上記第１、第２お
よび第３の期間において、上記第２のデータ保持手段よ
り出力された並列データを第２の回路ブロックへ伝搬さ
せるデータ伝搬手段を備えたものである。
作時の第１の期間において、テストデータである第１の
並列データを保持・出力し、上記テスト動作時の第２の
期間において、第１の回路ブロックより出力される第２
の並列データを保持・出力し、上記テスト動作時の第３
の期間において、上記第２の並列データを直列データに
変換して順次出力する第１のデータ保持手段、上記第１
の期間において、上記第１のデータ保持手段より出力さ
れた上記第１の並列データを取り込み、保持・出力し、
上記第２および第３の期間において、上記第１の期間で
保持した第１の並列データを保持・出力し続ける第２の
データ保持手段、通常動作時において、上記第の回路ブ
ロックより出力される並列データを、上記第１、第２お
よび第３の期間において、上記第２のデータ保持手段よ
り出力された並列データを第２の回路ブロックへ伝搬さ
せるデータ伝搬手段を備えたものである。
上記第１の発明の半導体集積回路装置においては、接続
手段は通常動作時において第１の回路ブロックの出力を
選択し、テスト動作時において一時的選択手段の出力を
選択し、一時的蓄積手段は、テスト動作時においてスキ
ャンレジスタに入力されたテストデータを保持し、接続
手段を介して第２の回路ブロックに印加し続ける。
手段は通常動作時において第１の回路ブロックの出力を
選択し、テスト動作時において一時的選択手段の出力を
選択し、一時的蓄積手段は、テスト動作時においてスキ
ャンレジスタに入力されたテストデータを保持し、接続
手段を介して第２の回路ブロックに印加し続ける。
上記第２の発明の半導体集積回路装置においては、通常
動作時には第１の回路ブロックからの並列データを第２
の回路ブロックに伝搬し、テスト動作時において、第１
のデータ保持手段でテストデータである第１の並列デー
タが保持されたとき、この第１並列データを第２の回路
ブロックに伝搬し、第１のデータ保持手段が第１の回路
ブロックから出力された第２の並列データを保持したと
きには、第２のデータ保持手段で保持・出力された上記
第１の並列データを第２の回路ブロックに伝搬し続け
る。
動作時には第１の回路ブロックからの並列データを第２
の回路ブロックに伝搬し、テスト動作時において、第１
のデータ保持手段でテストデータである第１の並列デー
タが保持されたとき、この第１並列データを第２の回路
ブロックに伝搬し、第１のデータ保持手段が第１の回路
ブロックから出力された第２の並列データを保持したと
きには、第２のデータ保持手段で保持・出力された上記
第１の並列データを第２の回路ブロックに伝搬し続け
る。
以下、本発明の実施例を図について説明する。第１図は
本発明の一実施例による半導体集積回路装置の構成を示
し、図において、35,37は組み合わせ回路ブロック、36
は非同期順序回路を含む回路ブロック、８〜16はこれら
の回路ブロック間に設けられたスキャンレジスタ、17〜
25はそのデータ入力端子Ｄにスキャンレジスタ回路の出
力端子Ｑが接続されたラッチ回路、26〜34は対応する回
路ブロックの出力あるいはラッチ回路の出力のいずれか
を選択するデータ選択回路である。そして各ラッチ回路
の出力端子Ｑはそれぞれ対応する選択回路のテストデー
タ入力端子TDに接続されている。また各回路ブロックの
出力端子は、対応するスキャンレジスタのデータ入力端
子Ｄ及び選択回路のデータ入力端子Ｄに直接接続され、
各選択回路の出力端子Ｙは対応する回路ブロックの入力
端子に接続されている。
本発明の一実施例による半導体集積回路装置の構成を示
し、図において、35,37は組み合わせ回路ブロック、36
は非同期順序回路を含む回路ブロック、８〜16はこれら
の回路ブロック間に設けられたスキャンレジスタ、17〜
25はそのデータ入力端子Ｄにスキャンレジスタ回路の出
力端子Ｑが接続されたラッチ回路、26〜34は対応する回
路ブロックの出力あるいはラッチ回路の出力のいずれか
を選択するデータ選択回路である。そして各ラッチ回路
の出力端子Ｑはそれぞれ対応する選択回路のテストデー
タ入力端子TDに接続されている。また各回路ブロックの
出力端子は、対応するスキャンレジスタのデータ入力端
子Ｄ及び選択回路のデータ入力端子Ｄに直接接続され、
各選択回路の出力端子Ｙは対応する回路ブロックの入力
端子に接続されている。
１はテストモード選択端子であり、各スキャンレジスタ
回路のモード選択端子MSに接続されている。２はスキャ
ンイン端子、38はスキャンアウト端子であり、スキャン
イン端子２はスキャンレジスタ８のスキャンイン端子SI
に、さらにスキャンレジスタ８の出力端子Ｑは次のスキ
ャンレジスタ９のスキャンイン端子SIに接続され、同様
に順次スキャンレジスタの出力端子Ｑと次のスキャンレ
ジスタのスキャンイン端子SIが接続され、その結果とし
て、スキャンイン端子２とスキャンアウト端子38の間に
１本のスキャンパスが形成されている。また、６はスキ
ャンクロック入力端子、７はラッチ用クロック入力端子
であり、スキャンクロック入力端子６は各スキャンレジ
スタのクロック入力端子Ｔに接続され、クロック入力端
子７は各ラッチ回路のクロック入力端子Ｔに接続されて
いる。また39はデータ選択端子であり、各選択回路のモ
ード選択端子MSに接続されている。３〜５は通常のデー
タ入力端子である。
回路のモード選択端子MSに接続されている。２はスキャ
ンイン端子、38はスキャンアウト端子であり、スキャン
イン端子２はスキャンレジスタ８のスキャンイン端子SI
に、さらにスキャンレジスタ８の出力端子Ｑは次のスキ
ャンレジスタ９のスキャンイン端子SIに接続され、同様
に順次スキャンレジスタの出力端子Ｑと次のスキャンレ
ジスタのスキャンイン端子SIが接続され、その結果とし
て、スキャンイン端子２とスキャンアウト端子38の間に
１本のスキャンパスが形成されている。また、６はスキ
ャンクロック入力端子、７はラッチ用クロック入力端子
であり、スキャンクロック入力端子６は各スキャンレジ
スタのクロック入力端子Ｔに接続され、クロック入力端
子７は各ラッチ回路のクロック入力端子Ｔに接続されて
いる。また39はデータ選択端子であり、各選択回路のモ
ード選択端子MSに接続されている。３〜５は通常のデー
タ入力端子である。
第２図は上記ラッチ回路の一構成例を示したもので、図
において、Ｄはデータ入力端子、Ｔはクロック入力端
子、41はインバータ、42,43は２入力ANDゲート、44,45
は２入力NORゲート、Ｑはラッチの出力端子である。
において、Ｄはデータ入力端子、Ｔはクロック入力端
子、41はインバータ、42,43は２入力ANDゲート、44,45
は２入力NORゲート、Ｑはラッチの出力端子である。
このラッチ回路は、クロック入力端子Ｔにポジティブク
ロックが印加されると、データ入力端子Ｄの入力データ
を入力保持し、同時に出力端子Ｑから保持データを出力
するものである。また、クロック入力端子Ｔに“L"が印
加されている間は、データ入力端子Ｄに印加されるデー
タ値に無関係に保持動作を実行するものである。
ロックが印加されると、データ入力端子Ｄの入力データ
を入力保持し、同時に出力端子Ｑから保持データを出力
するものである。また、クロック入力端子Ｔに“L"が印
加されている間は、データ入力端子Ｄに印加されるデー
タ値に無関係に保持動作を実行するものである。
次に動作について説明する。ここで、スキャンレジスタ
回路及び選択回路は従来と同様の動作をするので、その
動作説明は省略する。
回路及び選択回路は従来と同様の動作をするので、その
動作説明は省略する。
まず通常動作について説明する。通常動作時において
は、データ選択市39に“H"を印加し、各選択回路がデー
タ入力端子Ｄのデータを選択するようにする。これによ
り各回路ブロック間は各選択回路を通じて接続され、ス
キャンレジスタ回路，ラッチ回路の動作が無関係にな
る。
は、データ選択市39に“H"を印加し、各選択回路がデー
タ入力端子Ｄのデータを選択するようにする。これによ
り各回路ブロック間は各選択回路を通じて接続され、ス
キャンレジスタ回路，ラッチ回路の動作が無関係にな
る。
一方テスト動作時には次のようにスキャンモードとテス
トモードを順次繰り返して実行し、各回路ブロックのテ
ストを実施する。
トモードを順次繰り返して実行し、各回路ブロックのテ
ストを実施する。
スキャンモード （ａ） データ選択端子39に“L"を印加し、選択回路が
テストデータ入力端子TD側のデータを選択するようにす
る。従って回路ブロックにはラッチ回路の出力データが
印加される。
テストデータ入力端子TD側のデータを選択するようにす
る。従って回路ブロックにはラッチ回路の出力データが
印加される。
（ｂ） クロック入力端子７は“L"に固定し、各ラッチ
回路を保持状態にし、前回印加したテストデータを回路
ブロックに印加し続ける。
回路を保持状態にし、前回印加したテストデータを回路
ブロックに印加し続ける。
（ｃ） テストモード選択端子１に“H"を印加し、スキ
ャンレジスタの入力データをスキャンイン端子SIに設定
する。
ャンレジスタの入力データをスキャンイン端子SIに設定
する。
（ｄ） スキャンイン端子２から各スキャンレジスタに
設定するテストデータを、スキャンクロック入力端子６
に印加するクロックに同期させて順次スキャンインさせ
る。
設定するテストデータを、スキャンクロック入力端子６
に印加するクロックに同期させて順次スキャンインさせ
る。
（ｅ） これと同時にスキャンアウト端子からは、前回
のテストモード時に取り込んで各回路ブロックの出力デ
ータが順次スキャンアウトされる。
のテストモード時に取り込んで各回路ブロックの出力デ
ータが順次スキャンアウトされる。
テストモード （ａ） 所望のテストデータを各スキャンレジスタに設
定し終わったら、クロック入力端子７にポジティブクロ
ックを１つ印加する。
定し終わったら、クロック入力端子７にポジティブクロ
ックを１つ印加する。
（ｂ） これにより、各ラッチ回路に、対応するスキャ
ンレジスタに設定したテストデータが入力保持され、回
路ブロックに新しいテストデータが印加される。
ンレジスタに設定したテストデータが入力保持され、回
路ブロックに新しいテストデータが印加される。
（ｃ） これと同時にデータ入力端子３〜５からもテス
トデータを印加する。
トデータを印加する。
（ｄ） 次にテストモード選択端子１に“L"を印加し、
スキャンレジスタの入力をデータ入力端子Ｄ側に設定す
る。
スキャンレジスタの入力をデータ入力端子Ｄ側に設定す
る。
（ｅ） 各回路ブロックの動作が充分完了した時点で、
スキャンクロック入力端子６からクロックを１つ入力
し、各回路ブロックの出力データをスキャンレジスタへ
入力保持する。
スキャンクロック入力端子６からクロックを１つ入力
し、各回路ブロックの出力データをスキャンレジスタへ
入力保持する。
このようにして各回路ブロックのテストができるが、上
記のような本実施例では、スキャン動作中もラッチ回路
が前回のテストパターンを保持し、そのパターンを各回
路ブロックの入力端子に印加し続けるので、スキャン動
作中にスキャンレジスタの値が次々に変化しても各回路
ブロックの内部の状態は変化せず、容易にスキャンテス
トが可能となる。
記のような本実施例では、スキャン動作中もラッチ回路
が前回のテストパターンを保持し、そのパターンを各回
路ブロックの入力端子に印加し続けるので、スキャン動
作中にスキャンレジスタの値が次々に変化しても各回路
ブロックの内部の状態は変化せず、容易にスキャンテス
トが可能となる。
なお、上記実施例ではスキャンレジスタとしてエッジト
リガタイプのＤ−FFを用いて構成した場合を述べたが、
これはマスタスレーブ型のＤ−FFを用いて構成してもよ
く、さらに第６図に示すような２相クロックを用いたレ
ベルセンシティブなスキャンレジスタでもよい。
リガタイプのＤ−FFを用いて構成した場合を述べたが、
これはマスタスレーブ型のＤ−FFを用いて構成してもよ
く、さらに第６図に示すような２相クロックを用いたレ
ベルセンシティブなスキャンレジスタでもよい。
第６図において、43〜46はインバータ、47〜49はｎ型MO
Sトランジスタによるトランスミッションゲート、T1は
第１のスキャンクロック入力端子、TDはデータクロック
入力端子、T2は第２のスキャンクロック入力端子であ
る。このような構成において、インバータ44,46の負荷
駆動能力は他に比較して小さく、このためトランスミッ
ションゲート47〜49が開くと各ラッチに対応するデータ
が入力保持される。
Sトランジスタによるトランスミッションゲート、T1は
第１のスキャンクロック入力端子、TDはデータクロック
入力端子、T2は第２のスキャンクロック入力端子であ
る。このような構成において、インバータ44,46の負荷
駆動能力は他に比較して小さく、このためトランスミッ
ションゲート47〜49が開くと各ラッチに対応するデータ
が入力保持される。
シフト動作時にはトランスミッションゲート47〜49はそ
れぞれ同時にはオンしないように各クロック入力端子1,
TD,T2に入力クロックが与えられる。
れぞれ同時にはオンしないように各クロック入力端子1,
TD,T2に入力クロックが与えられる。
第７図に、第６図のスキャンレジスタを使用した場合の
実施例を示す。40,41はそれぞれスキャンレジスタのス
キャンクロック入力端子T1とデータクロック入力端子TD
に対応したクロック入力端子であり、スキャンレジスタ
の初段ラッチへの入力データの選択信号をも兼ねてい
る。42は初段のラッチに入力保持されたデータを該スキ
ャンレジスタ内の２段目のラッチへ移すためのクロック
入力端子であり、このような実施例によっても上記実施
例と同様の効果を奏する。
実施例を示す。40,41はそれぞれスキャンレジスタのス
キャンクロック入力端子T1とデータクロック入力端子TD
に対応したクロック入力端子であり、スキャンレジスタ
の初段ラッチへの入力データの選択信号をも兼ねてい
る。42は初段のラッチに入力保持されたデータを該スキ
ャンレジスタ内の２段目のラッチへ移すためのクロック
入力端子であり、このような実施例によっても上記実施
例と同様の効果を奏する。
以上のように、本発明の第１の発明に係る半導体集積回
路装置によると、第１の回路ブロックからの信号がロー
ドされるスキャンレジスタの出力からの信号を一時的に
蓄積する一時的蓄積手段と、第１の回路ブロックの出力
と、この出力がロードされるスキャンレジスタの出力す
る信号を一時蓄積する一時的蓄積手段の出力とを第２の
回路ブロックの入力に選択的に接続する接続手段とを備
えたので、通常動作時には第１の回路ブロックの信号を
そのまま第２の回路ブロックに伝送することが可能とな
り、テスト動作時には、一時的蓄積手段によりスキャン
レジスタに入力されたテストパターンを第２の回路ブロ
ックに印加し続けることができる。
路装置によると、第１の回路ブロックからの信号がロー
ドされるスキャンレジスタの出力からの信号を一時的に
蓄積する一時的蓄積手段と、第１の回路ブロックの出力
と、この出力がロードされるスキャンレジスタの出力す
る信号を一時蓄積する一時的蓄積手段の出力とを第２の
回路ブロックの入力に選択的に接続する接続手段とを備
えたので、通常動作時には第１の回路ブロックの信号を
そのまま第２の回路ブロックに伝送することが可能とな
り、テスト動作時には、一時的蓄積手段によりスキャン
レジスタに入力されたテストパターンを第２の回路ブロ
ックに印加し続けることができる。
また第２の発明に係る半導体集積回路装置によると、テ
スト動作時の第１の期間において、第１のデータ保持手
段より出力されたテストデータである第１の並列データ
を取り込み、保持・出力し、テスト動作時の第２および
第３の期間において、この第１の並列データを保持・出
力し続ける第２のデータ保持手段と、通常動作時におい
て、第１の回路ブロックより出力される並列データを、
上記第１、第２および第３の期間において、第２のデー
タ保持手段より出力された並列データを第２の回路ブロ
ックへ伝搬させるデータ伝搬手段を備えたので、通常動
作時には第１の回路ブロックからの並列データをそのま
ま第２の回路ブロックに伝送することが可能となり、テ
スト動作時においては、第２のデータ保持手段により第
１、第２および第３の期間でテストデータである第１の
並列データを第２の回路ブロックに印加し続けることが
できる。
スト動作時の第１の期間において、第１のデータ保持手
段より出力されたテストデータである第１の並列データ
を取り込み、保持・出力し、テスト動作時の第２および
第３の期間において、この第１の並列データを保持・出
力し続ける第２のデータ保持手段と、通常動作時におい
て、第１の回路ブロックより出力される並列データを、
上記第１、第２および第３の期間において、第２のデー
タ保持手段より出力された並列データを第２の回路ブロ
ックへ伝搬させるデータ伝搬手段を備えたので、通常動
作時には第１の回路ブロックからの並列データをそのま
ま第２の回路ブロックに伝送することが可能となり、テ
スト動作時においては、第２のデータ保持手段により第
１、第２および第３の期間でテストデータである第１の
並列データを第２の回路ブロックに印加し続けることが
できる。
これにより非同期順序回路を対象としたスキャンテスト
の場合でも、そのスキャンテストが容易に実施でき、従
ってテスト設計が容易で、設計コストの廉価な非同期順
序回路を含む大規模な半導体集積回路装置を得られる効
果がある。
の場合でも、そのスキャンテストが容易に実施でき、従
ってテスト設計が容易で、設計コストの廉価な非同期順
序回路を含む大規模な半導体集積回路装置を得られる効
果がある。
第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図は該装置のラッチ回路の一構成例を示す
図、第３図は従来の半導体集積回路装置の回路図、第４
図は従来装置のスキャンレジスタ回路を示す図、第５図
は従来装置の選択回路を示す図、第６図は本発明の他の
実施例におけるスキャンレジスタ回路を示す回路図、第
７図は第６図の回路を用いた本発明の他の実施例による
半導体集積回路装置の回路図である。 １……テストモード選択端子、２……スキャンイン端
子、６……スキャンクロック入力端子、７……ラッチ用
クロック入力端子、８〜16……スキャンレジスタ、17〜
25……ラッチ回路、35,37……組み合わせ回路ブロッ
ク、36……非同期順序回路を含む回路ブロック、38……
スキャンアウト端子、39……データ選択端子。 なお図中同一符号は同一又は相当部分を示す。
回路図、第２図は該装置のラッチ回路の一構成例を示す
図、第３図は従来の半導体集積回路装置の回路図、第４
図は従来装置のスキャンレジスタ回路を示す図、第５図
は従来装置の選択回路を示す図、第６図は本発明の他の
実施例におけるスキャンレジスタ回路を示す回路図、第
７図は第６図の回路を用いた本発明の他の実施例による
半導体集積回路装置の回路図である。 １……テストモード選択端子、２……スキャンイン端
子、６……スキャンクロック入力端子、７……ラッチ用
クロック入力端子、８〜16……スキャンレジスタ、17〜
25……ラッチ回路、35,37……組み合わせ回路ブロッ
ク、36……非同期順序回路を含む回路ブロック、38……
スキャンアウト端子、39……データ選択端子。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 富岡 一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 荒川 隆彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (8)
- 【請求項１】各々入力及び出力を持つ複数の回路ブロッ
クと、 シフトレジスタパスを形成するよう直列に接続され、そ
の少なくとも１つは上記複数の回路ブロックにおける第
１の回路ブロックの出力する信号のロード入力と出力を
持つ、複数のスキャンレジスタと、 上記第１の回路ブロックからの信号がロードされる上記
スキャンレジスタの出力からの信号を一時的に蓄積する
一時蓄積手段と、 上記第１の回路ブロックの出力と、この出力がロードさ
れるスキャンレジスタの出力する信号を一時蓄積する上
記一時的蓄積手段の出力とを上記複数の回路ブロックに
おける第２の回路ブロックの入力に選択的に接続する接
続手段とを備えたことを特徴とする半導体集積回路装
置。 - 【請求項２】上記一時的蓄積手段がラッチ回路からなる
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 - 【請求項３】上記ラッチ回路は、スキャンレジスタから
の上記信号を一時的に蓄積するようクロック信号により
制御されることを特徴とする特許請求の範囲第２項記載
の半導体集積回路装置。 - 【請求項４】上記接続手段が上記第１の回路ブロックの
出力に接続された第１の入力と上記一時的蓄積手段の出
力に接続された第２の入力とを持つデータ選択回路から
なることを特徴とする特許請求の範囲第１項ないし第３
項のいずれか一項記載の半導体集積回路装置。 - 【請求項５】上記スキャンレジスタは第１のクロック信
号により制御され、上記ラッチ回路は第２のクロック信
号により制御されることを特徴とする特許請求の範囲第
２項記載の半導体集積回路装置。 - 【請求項６】上記スキャンレジスタのロード入力に上記
第１の回路ブロックの出力する信号をロードするため、
第１の制御信号により制御され、上記接続手段が上記第
１回路ブロックの出力及び上記一時的蓄積手段の出力を
上記第２の回路ブロックの入力に選択的に接続するため
に第２の選択信号により制御されることを特徴とする特
許請求の範囲第１項もしくは第２項に記載の半導体集積
回路装置。 - 【請求項７】第１および第２の回路ブロックを含んだ集
積回路を備え、テストデータを用いて該週回路をテスト
する半導体集積回路装置において、 テスト動作時の第１の期間において、テストデータであ
る第１の並列データを保持・出力し、上記テスト動作時
の第２の期間において、上記第１の回路ブロックより出
力される第２の並列データを保持・出力し、上記テスト
動作時の第３の期間において、保持した上記第２の並列
データを直列データに変換して順次出力する第１のデー
タ保持手段、 上記第１の期間において、上記第１のデータ保持手段よ
り出力された上記第１の並列データを取り込み、保持・
出力し、上記第２および第３の期間において、上記第１
の期間で保持した第１の並列データを保持・出力し続け
る第２のデータ保持手段、 通常動作時において、上記第１の回路ブロックより出力
される並列データを、上記第１、第２および第３の期間
において、上記第２のデータ保持手段より出力された並
列データを上記第２の回路ブロックへ伝搬させるデータ
伝搬手段を備えたことを特徴とする半導体集積回路装
置。 - 【請求項８】上記第１のデータ保持手段は、シフトパス
を形成する複数のスキャンレジスタで構成され、上記第
２の期間において、上記スキャンレジスタの各々が、上
記第１の回路ブロックから出力される上記第２の並列デ
ータをビット毎に保持・出力し、そのシフト動作により
各スキャンレジスタの保持データを順次シフトさせるこ
とにより、第３の期間において、上記直列データを順次
出力するようにしたことを特徴とする特許請求の範囲第
７項記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183684A JPH0785099B2 (ja) | 1986-08-04 | 1986-08-04 | 半導体集積回路装置 |
| US07/062,439 US4856002A (en) | 1986-08-04 | 1987-06-12 | Semiconductor integrated circuit apparatus |
| DE19873722615 DE3722615A1 (de) | 1986-08-04 | 1987-07-06 | Integrierte halbleiter-schaltungsanordnung |
| KR1019870007913A KR910000608B1 (ko) | 1986-08-04 | 1987-07-21 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183684A JPH0785099B2 (ja) | 1986-08-04 | 1986-08-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6338180A JPS6338180A (ja) | 1988-02-18 |
| JPH0785099B2 true JPH0785099B2 (ja) | 1995-09-13 |
Family
ID=16140118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183684A Expired - Lifetime JPH0785099B2 (ja) | 1986-08-04 | 1986-08-04 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4856002A (ja) |
| JP (1) | JPH0785099B2 (ja) |
| KR (1) | KR910000608B1 (ja) |
| DE (1) | DE3722615A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2220272B (en) * | 1988-06-29 | 1992-09-30 | Texas Instruments Ltd | Improvements in or relating to integrated circuits |
| NL8900151A (nl) * | 1989-01-23 | 1990-08-16 | Philips Nv | Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. |
| JP2779538B2 (ja) * | 1989-04-13 | 1998-07-23 | 三菱電機株式会社 | 半導体集積回路メモリのためのテスト信号発生器およびテスト方法 |
| US5043986A (en) * | 1989-05-18 | 1991-08-27 | At&T Bell Laboratories | Method and integrated circuit adapted for partial scan testability |
| JP2632731B2 (ja) * | 1989-08-02 | 1997-07-23 | 三菱電機株式会社 | 集積回路装置 |
| JP2567972B2 (ja) * | 1990-06-06 | 1996-12-25 | 富士通株式会社 | フリップフロップ回路及び半導体集積回路 |
| JPH0455778A (ja) * | 1990-06-26 | 1992-02-24 | Toshiba Corp | 半導体装置のテスト方法 |
| US5166604A (en) * | 1990-11-13 | 1992-11-24 | Altera Corporation | Methods and apparatus for facilitating scan testing of asynchronous logic circuitry |
| US6202185B1 (en) * | 1997-10-15 | 2001-03-13 | Altera Corporation | Methods and apparatus for facilitating scan testing of circuitry |
| US6157210A (en) | 1997-10-16 | 2000-12-05 | Altera Corporation | Programmable logic device with circuitry for observing programmable logic circuit signals and for preloading programmable logic circuits |
| US6728799B1 (en) * | 2000-01-13 | 2004-04-27 | Hewlett-Packard Development Company, L.P. | Hybrid data I/O for memory applications |
| JP2005156183A (ja) * | 2003-11-20 | 2005-06-16 | Toshiba Microelectronics Corp | スキャンテスト回路 |
| JP4922055B2 (ja) * | 2007-04-27 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | スキャンテスト回路、及びスキャンテスト制御方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3783254A (en) * | 1972-10-16 | 1974-01-01 | Ibm | Level sensitive logic system |
| JPS5674668A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Logical device |
| JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4745355A (en) * | 1985-06-24 | 1988-05-17 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US4710933A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Parallel/serial scan system for testing logic circuits |
| US4701921A (en) * | 1985-10-23 | 1987-10-20 | Texas Instruments Incorporated | Modularized scan path for serially tested logic circuit |
| US4710931A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Partitioned scan-testing system |
| US4718065A (en) * | 1986-03-31 | 1988-01-05 | Tandem Computers Incorporated | In-line scan control apparatus for data processor testing |
-
1986
- 1986-08-04 JP JP61183684A patent/JPH0785099B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-12 US US07/062,439 patent/US4856002A/en not_active Expired - Lifetime
- 1987-07-06 DE DE19873722615 patent/DE3722615A1/de active Granted
- 1987-07-21 KR KR1019870007913A patent/KR910000608B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3722615C2 (ja) | 1991-07-18 |
| US4856002A (en) | 1989-08-08 |
| KR880003248A (ko) | 1988-05-14 |
| KR910000608B1 (ko) | 1991-01-28 |
| DE3722615A1 (de) | 1988-02-18 |
| JPS6338180A (ja) | 1988-02-18 |
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Legal Events
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|---|---|---|---|
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