JPH0785259A - データ処理方法およびシグナルプロセッサ - Google Patents
データ処理方法およびシグナルプロセッサInfo
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- JPH0785259A JPH0785259A JP5231477A JP23147793A JPH0785259A JP H0785259 A JPH0785259 A JP H0785259A JP 5231477 A JP5231477 A JP 5231477A JP 23147793 A JP23147793 A JP 23147793A JP H0785259 A JPH0785259 A JP H0785259A
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- JP
- Japan
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- data
- matrix
- signal processor
- bits
- processing method
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- Complex Calculations (AREA)
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Abstract
(57)【要約】
【目的】 従来に比し処理能力が大幅に向上したデータ
処理方法およびシグナルプロセッサを提供することを目
的としている。 【構成】 画像符号化等で広く採用されているブロック
処理を行うシグナルプロセッサを対象として、 512× 5
12画素の画面を 8× 8画素のサイズのブロックに分割
し、ブロック単位で画像データを処理する。
処理方法およびシグナルプロセッサを提供することを目
的としている。 【構成】 画像符号化等で広く採用されているブロック
処理を行うシグナルプロセッサを対象として、 512× 5
12画素の画面を 8× 8画素のサイズのブロックに分割
し、ブロック単位で画像データを処理する。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理等に用いられ
るデータ処理方法およびシグナルプロセッサに関する。
るデータ処理方法およびシグナルプロセッサに関する。
【０００２】
【従来の技術】テレビ電話の符号化技術が国際標準化さ
れる等、画像処理装置の小型化への要求が高まってい
る。画像処理装置の実現手段としては、専用ＬＳＩによ
るアプローチと汎用のシグナルプロセッサによるアプロ
ーチとがある。後者のシグナルプロセッサは、蓄積した
命令を変更することにより仕様変更に柔軟に対応できる
ため、技術進歩の著しい画像符号化等の応用には有望な
実現手段である。このため最近、画像符号化を目的とし
た画像用シグナルプロセッサの開発が積極的に進められ
ているが、膨大なデータ量を有する画像の処理を実現す
るには、現状の単一ＬＳＩの処理能力では不十分であ
り、複数のＬＳＩを用いて実現する必要がある。しかし
て、装置の小型化のためには、画像処理能力の高い画像
用シグナルプロセッサの開発が望まれている。
れる等、画像処理装置の小型化への要求が高まってい
る。画像処理装置の実現手段としては、専用ＬＳＩによ
るアプローチと汎用のシグナルプロセッサによるアプロ
ーチとがある。後者のシグナルプロセッサは、蓄積した
命令を変更することにより仕様変更に柔軟に対応できる
ため、技術進歩の著しい画像符号化等の応用には有望な
実現手段である。このため最近、画像符号化を目的とし
た画像用シグナルプロセッサの開発が積極的に進められ
ているが、膨大なデータ量を有する画像の処理を実現す
るには、現状の単一ＬＳＩの処理能力では不十分であ
り、複数のＬＳＩを用いて実現する必要がある。しかし
て、装置の小型化のためには、画像処理能力の高い画像
用シグナルプロセッサの開発が望まれている。
【０００３】図１０は現在広く用いられている汎用のシ
グナルプロセッサの構成例であり、16ビットのデータバ
ス１上に乗算器２、演算装置３、データメモリ４および
周辺インターフェース５が接続され、命令制御部６が命
令メモリ７に記憶された命令に応じてデータ転送等を制
御する構成とされている。なお、画像用シグナルプロセ
ッサの一部は画像用に最適化されているが、多くの画像
用シグナルプロセッサは基本的には図１０に示した構成
と同じくする。
グナルプロセッサの構成例であり、16ビットのデータバ
ス１上に乗算器２、演算装置３、データメモリ４および
周辺インターフェース５が接続され、命令制御部６が命
令メモリ７に記憶された命令に応じてデータ転送等を制
御する構成とされている。なお、画像用シグナルプロセ
ッサの一部は画像用に最適化されているが、多くの画像
用シグナルプロセッサは基本的には図１０に示した構成
と同じくする。
【０００４】さて、このようなシグナルプロセッサに共
通する特徴としては、取り扱うデータの単位が基本的に
スカラ値であることである。図１１はこうしたスカラ値
を処理する信号処理の一般的な例である。同図の例で
は、１データ単位（１画素）として 8ビットのスカラデ
ータＸ，Ｙを順次演算装置８に入力し、順次 8ビットの
演算結果Ｚを得る。
通する特徴としては、取り扱うデータの単位が基本的に
スカラ値であることである。図１１はこうしたスカラ値
を処理する信号処理の一般的な例である。同図の例で
は、１データ単位（１画素）として 8ビットのスカラデ
ータＸ，Ｙを順次演算装置８に入力し、順次 8ビットの
演算結果Ｚを得る。
【０００５】従って、スカラ値を処理するシグナルプロ
セッサには、 （１）演算処理はスカラ演算を基本とする。
セッサには、 （１）演算処理はスカラ演算を基本とする。
【０００６】（２）メモリのアドレッシングはスカラ単
位に行う。
位に行う。
【０００７】（３）バスのサイズはスカラ値のビット単
位と同一か、その２〜３倍の値である。
位と同一か、その２〜３倍の値である。
【０００８】等の共通の特徴がある。
【０００９】しかし、このような従来のシグナルプロセ
ッサを用いて膨大なデータ量の画像情報等を処理する場
合、１命令で処理できるデータ量が限られるため、必要
な命令のステップ数が非常に大きくなり、シグナルプロ
セッサの命令サイクルの高速化が要求される。そして、
多くの場合は、命令サイクルの高速化では対応しきれな
いため、複数のシグナルプロセッサを必要とすることに
なる。
ッサを用いて膨大なデータ量の画像情報等を処理する場
合、１命令で処理できるデータ量が限られるため、必要
な命令のステップ数が非常に大きくなり、シグナルプロ
セッサの命令サイクルの高速化が要求される。そして、
多くの場合は、命令サイクルの高速化では対応しきれな
いため、複数のシグナルプロセッサを必要とすることに
なる。
【００１０】
【発明が解決しようとする課題】本発明は、このような
課題を解決するためになされたもので、従来に比し処理
能力が大幅に向上したデータ処理方法およびシグナルプ
ロセッサを提供することを目的としている。
課題を解決するためになされたもので、従来に比し処理
能力が大幅に向上したデータ処理方法およびシグナルプ
ロセッサを提供することを目的としている。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め、第１の発明のデータ処理方法は、多数のデータを少
なくとも２×２以上のマトリクスで表現されるマトリク
スデータに分割し、このマトリクスデータを単位データ
とみなしてデータを処理することを特徴とする。 第２
の発明は、第１の発明のデータ処理方法において、マト
リクスデータを構成する各データが複数ビットからな
り、各データの最下位ビットの時間位置が相互に同一で
あることを特徴とする。
め、第１の発明のデータ処理方法は、多数のデータを少
なくとも２×２以上のマトリクスで表現されるマトリク
スデータに分割し、このマトリクスデータを単位データ
とみなしてデータを処理することを特徴とする。 第２
の発明は、第１の発明のデータ処理方法において、マト
リクスデータを構成する各データが複数ビットからな
り、各データの最下位ビットの時間位置が相互に同一で
あることを特徴とする。
【００１２】第３の発明は、第１の発明のデータ処理方
法において、マトリクスデータを構成する各データが複
数ビットからなり、各データの最下位ビットのうち少な
くとも２以上の最下位ビットの時間位置が相互に異なる
ことを特徴とする。
法において、マトリクスデータを構成する各データが複
数ビットからなり、各データの最下位ビットのうち少な
くとも２以上の最下位ビットの時間位置が相互に異なる
ことを特徴とする。
【００１３】第４の発明は、第２または第３の発明のデ
ータ処理方法において、マトリクスデータを構成するビ
ットを時間的に並列に処理し、各データを構成するビッ
トを時間的に直列に処理することを特徴とする。
ータ処理方法において、マトリクスデータを構成するビ
ットを時間的に並列に処理し、各データを構成するビッ
トを時間的に直列に処理することを特徴とする。
【００１４】第５の発明は、複数ビットで表現される各
データを直列に並べ、これら複数のデータをマトリクス
状に束ねたデータ群を単位データとして記憶する記憶手
段と、前記データ群のうち同一のマトリクスを構成する
ビットを時間的に並列に処理し、前記データ群のうち各
データを構成するビットを時間的に直列に処理する演算
手段とを具備する。
データを直列に並べ、これら複数のデータをマトリクス
状に束ねたデータ群を単位データとして記憶する記憶手
段と、前記データ群のうち同一のマトリクスを構成する
ビットを時間的に並列に処理し、前記データ群のうち各
データを構成するビットを時間的に直列に処理する演算
手段とを具備する。
【００１５】第６の発明は、第５の発明のシグナルプロ
セッサであって、前記記憶手段に記憶されたデータ群の
うち１つのデータ群を単位データとして指定できる命令
をもつ制御手段をさらに具備する。
セッサであって、前記記憶手段に記憶されたデータ群の
うち１つのデータ群を単位データとして指定できる命令
をもつ制御手段をさらに具備する。
【００１６】第７の発明は、第５の発明のシグナルプロ
セッサであって、前記演算手段がビット直列の複数のパ
イプライン演算処理装置を備え、これらパイプライン演
算処理装置がマトリクスを構成する各データの最下位ビ
ットから同一のタイミングで処理する。
セッサであって、前記演算手段がビット直列の複数のパ
イプライン演算処理装置を備え、これらパイプライン演
算処理装置がマトリクスを構成する各データの最下位ビ
ットから同一のタイミングで処理する。
【００１７】第８の発明は、第５の発明のシグナルプロ
セッサであって、前記演算手段がビット直列の複数のパ
イプライン演算処理装置を備え、これらパイプライン演
算処理装置がマトリクスを構成する各データの最下位ビ
ットのうち少なくとも２以上の最下位ビットを相互に異
なるタイミングで処理する。
セッサであって、前記演算手段がビット直列の複数のパ
イプライン演算処理装置を備え、これらパイプライン演
算処理装置がマトリクスを構成する各データの最下位ビ
ットのうち少なくとも２以上の最下位ビットを相互に異
なるタイミングで処理する。
【００１８】
【作用】本発明では、多数のデータをマトリクスで表現
されるマトリクスデータに分割し、このマトリクスデー
タを単位データとみなしてデータを処理しているので、
従来に比し１命令で処理できるデータ量が飛躍的に増大
し、処理能力が大幅に向上する。
されるマトリクスデータに分割し、このマトリクスデー
タを単位データとみなしてデータを処理しているので、
従来に比し１命令で処理できるデータ量が飛躍的に増大
し、処理能力が大幅に向上する。
【００１９】
【実施例】以下、本発明の実施例の詳細を図面に基づき
説明する。
説明する。
【００２０】図１および図２は本発明の基本的概念を説
明するための図である。
明するための図である。
【００２１】本発明は、画像符号化等で広く採用されて
いるブロック処理を行うシグナルプロセッサを対象とし
て、例えば図１に示すように 512× 512画素の画面を 8
× 8画素のサイズのブロックに分割し、ブロック単位で
画像データを処理する。つまり、 8× 8画素（Ｎ×Ｎ）
のサイズにブロック化された画像データを図２に示すよ
うにＮ×Ｎのマトリクスとみなし、このＮ×Ｎのマトリ
クスを１つのデータ単位として取り扱う。これにより、
ブロック化されたデータも基本的には画素毎に処理して
いた従来例に比し、画像データを効率的に処理できる。
なお、ブロック化するデータのサイズは、Ｎ×Ｎではな
く、Ｎ1 ×Ｎ2 （Ｎ1 ≠Ｎ2 ）であっても構わない（以
下の説明においても同様である。）。
いるブロック処理を行うシグナルプロセッサを対象とし
て、例えば図１に示すように 512× 512画素の画面を 8
× 8画素のサイズのブロックに分割し、ブロック単位で
画像データを処理する。つまり、 8× 8画素（Ｎ×Ｎ）
のサイズにブロック化された画像データを図２に示すよ
うにＮ×Ｎのマトリクスとみなし、このＮ×Ｎのマトリ
クスを１つのデータ単位として取り扱う。これにより、
ブロック化されたデータも基本的には画素毎に処理して
いた従来例に比し、画像データを効率的に処理できる。
なお、ブロック化するデータのサイズは、Ｎ×Ｎではな
く、Ｎ1 ×Ｎ2 （Ｎ1 ≠Ｎ2 ）であっても構わない（以
下の説明においても同様である。）。
【００２２】図３は本発明に係るデータ構造の一例であ
る。
る。
【００２３】同図に示すデータ構造の特徴は、Ｌビット
で直列に表現される１画素のデータをＮ1 ×Ｎ2 画素だ
け束ねたデータ群とし、このデータ群を１つのデータ単
位として取り扱うところにある。そして、このデータ群
に対する処理は、同一のタイミングでＬＳＢからＭＳＢ
の順にＮ1 ×Ｎ2 ビットのデータを、画素方向に時間並
列に、ビット方向に時間直列に行う。例えば図４に示す
ように、データ群Ｘ，Ｙの各Ｎ1 ×Ｎ2 ビットのマトリ
クスデータを１クロック毎にＬＳＢからＭＳＢの順に演
算装置９に入力する。演算装置９は、１クロックでＮ1
×Ｎ2 ビットのマトリクスデータを同時に処理する。そ
して、演算装置９は、Ｎ1 ×Ｎ2 ビットのマトリクスデ
ータを１クロック毎にＬＳＢからＭＳＢの順にパイプラ
イン的に出力する。よって、Ｌクロックで演算結果Ｚを
算出することになる。
で直列に表現される１画素のデータをＮ1 ×Ｎ2 画素だ
け束ねたデータ群とし、このデータ群を１つのデータ単
位として取り扱うところにある。そして、このデータ群
に対する処理は、同一のタイミングでＬＳＢからＭＳＢ
の順にＮ1 ×Ｎ2 ビットのデータを、画素方向に時間並
列に、ビット方向に時間直列に行う。例えば図４に示す
ように、データ群Ｘ，Ｙの各Ｎ1 ×Ｎ2 ビットのマトリ
クスデータを１クロック毎にＬＳＢからＭＳＢの順に演
算装置９に入力する。演算装置９は、１クロックでＮ1
×Ｎ2 ビットのマトリクスデータを同時に処理する。そ
して、演算装置９は、Ｎ1 ×Ｎ2 ビットのマトリクスデ
ータを１クロック毎にＬＳＢからＭＳＢの順にパイプラ
イン的に出力する。よって、Ｌクロックで演算結果Ｚを
算出することになる。
【００２４】図５はデータ構造の他の例である。
【００２５】同図に示すデータ構造の特徴は、Ｌビット
で直列に表現される１画素のデータをＮ1 ×Ｎ2 画素だ
け束ねたデータ群とし、このデータ群を１つのデータ単
位として取り扱うところは図３に示したデータ構造と同
様であるが、各画素のＬＳＢの時間位置が相互に異なる
ところにある。これは、図３に示したデータ構造では、
Ｎ1 ×Ｎ2 ビットの演算を１クロックで同時に実行する
ため、各ビット当りの演算素子速度の高速化が要求され
るのに対して、図５に示したデータ構造とすれば、各画
素のＬＳＢの時間位置が相互に異なることから各画素の
ＬＳＢからみたビット位置の同一の各ビットデータを複
数のクロックでパイプライン的に処理できるため、演算
素子速度が低速ですむからである。そして、このデータ
群に対する処理は、画素間で相互に異なるタイミングで
ＬＳＢからＭＳＢの順にＮ1 ×Ｎ2 ビットのデータを、
画素方向に時間並列に、ビット方向に時間直列に行う。
例えば図６に示すように、データ群Ｘ，Ｙの各Ｎ1 ×Ｎ
2 ビットのマトリクスデータをＬ×Ｎクロックを要して
演算装置１０に入力する。演算装置１０は、１クロック
で１からＮ1 ×Ｎ2 ビットのデータを同時に処理する。
そして、演算装置１０は、各画素の入力タイミングから
Ｌクロックを要してパイプライン的に演算結果Ｚを算出
する。よって、１つのマトリクスデータの処理開始から
終了までにＬ×Ｎクロックを要するが、パイプライン処
理を採用していることから複数のマトリクスデータを順
に処理することを考えれば、全体的なスループットは図
３に示したデータ構造を採用した場合と同一になる。
で直列に表現される１画素のデータをＮ1 ×Ｎ2 画素だ
け束ねたデータ群とし、このデータ群を１つのデータ単
位として取り扱うところは図３に示したデータ構造と同
様であるが、各画素のＬＳＢの時間位置が相互に異なる
ところにある。これは、図３に示したデータ構造では、
Ｎ1 ×Ｎ2 ビットの演算を１クロックで同時に実行する
ため、各ビット当りの演算素子速度の高速化が要求され
るのに対して、図５に示したデータ構造とすれば、各画
素のＬＳＢの時間位置が相互に異なることから各画素の
ＬＳＢからみたビット位置の同一の各ビットデータを複
数のクロックでパイプライン的に処理できるため、演算
素子速度が低速ですむからである。そして、このデータ
群に対する処理は、画素間で相互に異なるタイミングで
ＬＳＢからＭＳＢの順にＮ1 ×Ｎ2 ビットのデータを、
画素方向に時間並列に、ビット方向に時間直列に行う。
例えば図６に示すように、データ群Ｘ，Ｙの各Ｎ1 ×Ｎ
2 ビットのマトリクスデータをＬ×Ｎクロックを要して
演算装置１０に入力する。演算装置１０は、１クロック
で１からＮ1 ×Ｎ2 ビットのデータを同時に処理する。
そして、演算装置１０は、各画素の入力タイミングから
Ｌクロックを要してパイプライン的に演算結果Ｚを算出
する。よって、１つのマトリクスデータの処理開始から
終了までにＬ×Ｎクロックを要するが、パイプライン処
理を採用していることから複数のマトリクスデータを順
に処理することを考えれば、全体的なスループットは図
３に示したデータ構造を採用した場合と同一になる。
【００２６】次に、本発明に係るデータ構造の画像デー
タを処理するシグナルプロセッサの一例を説明する。
タを処理するシグナルプロセッサの一例を説明する。
【００２７】図７はこのシグナルプロセッサの構成を示
す図である。
す図である。
【００２８】同図において、１１はＮ×Ｎ本の信号線か
らなるデータ転送用のマトリクスデータバスである。マ
トリクスデータバス１１には、メモリ（データＲＡＭ
Ｘ）１２、メモリ（データＲＡＭＹ）１３、マトリクス
演算装置１４およびマトリクスＩ／Ｏ１５が接続されて
いる。そして、命令制御部１６が命令メモリ１７に記憶
されたプログラムに応じてデータ転送等を制御する構成
とされている。
らなるデータ転送用のマトリクスデータバスである。マ
トリクスデータバス１１には、メモリ（データＲＡＭ
Ｘ）１２、メモリ（データＲＡＭＹ）１３、マトリクス
演算装置１４およびマトリクスＩ／Ｏ１５が接続されて
いる。そして、命令制御部１６が命令メモリ１７に記憶
されたプログラムに応じてデータ転送等を制御する構成
とされている。
【００２９】メモリ１２、１３は、Ｎ×Ｎ×Ｌビットの
単位データを複数記憶する。これらメモリ１２、１３で
は、命令制御部１６からのアドレス指定に応じて単位デ
ータ毎に読み出しおよび書き込みが行われる。つまり、
１回のアドレス指定で１つの単位データの読み出しおよ
び書き込みが行われる。そして、ある単位データの読み
出し命令を受けたメモリ１２、１３からは、単位データ
のうちＮ×ＮエレメントのデータがＬＳＢから直列に出
力される。各エレメント間でのデータ出力のタイミング
としては、図３に示したデータ構造を採用する場合には
Ｎ×Ｎエレメントの各ビットデータが同時に出力され、
図５に示したデータ構造を採用する場合にはＮ×Ｎエレ
メントの各ビットデータが相互に異なるタイミングで出
力される。また、ある単位データの書き込み命令を受け
たメモリ１２、１３にも、これと同様のタイミングで単
位データが命令制御部１６から指定されたアドレスに書
き込まれる。
単位データを複数記憶する。これらメモリ１２、１３で
は、命令制御部１６からのアドレス指定に応じて単位デ
ータ毎に読み出しおよび書き込みが行われる。つまり、
１回のアドレス指定で１つの単位データの読み出しおよ
び書き込みが行われる。そして、ある単位データの読み
出し命令を受けたメモリ１２、１３からは、単位データ
のうちＮ×ＮエレメントのデータがＬＳＢから直列に出
力される。各エレメント間でのデータ出力のタイミング
としては、図３に示したデータ構造を採用する場合には
Ｎ×Ｎエレメントの各ビットデータが同時に出力され、
図５に示したデータ構造を採用する場合にはＮ×Ｎエレ
メントの各ビットデータが相互に異なるタイミングで出
力される。また、ある単位データの書き込み命令を受け
たメモリ１２、１３にも、これと同様のタイミングで単
位データが命令制御部１６から指定されたアドレスに書
き込まれる。
【００３０】マトリクス演算装置１４は、マトリクスデ
ータバス１１を介して転送された単位データを入力し、
命令制御部１６からの命令に応じてマトリクス演算を実
行する。図８はこのマトリクス演算装置１４の構成を示
す図であり、同図に示すマトリクス演算装置１４は、ラ
ッチ１８、１９、エレメント変換回路２０、選択回路２
１、乗算器２２、選択回路２３、２４、演算装置２５、
アキュムレータ２６および選択回路２７から構成され
る。そして、まず語長がそれぞれＬX ビット、ＬY ビッ
トでＮ×Ｎマトリクスの入力データＸ、Ｙは、それぞれ
ラッチ１８、１９に保持される。これらのラッチ１８、
１９は、それぞれＮ×Ｎ個のシフトレジスタから構成さ
れる。なお、ＬX 、ＬY ビットのデータの出力後の保持
モードでは、出力を入力に循環させることにより出力開
始時点のデータを保持する。エレメント変換回路２０
は、複数のマルチプレクサにより構成される。そして、
データＸ側のラッチ１８の後段に配置され、命令制御部
１６の指示に基づき転置等のマトリクスエレメントの位
置の入れ替えを行う。選択回路２１は、命令制御部１６
の指示に基づきラッチ１８または選択回路２７のうちい
ずれか一方の出力を選択し、転置等のマトリクスエレメ
ントの位置の入れ替えを行う。乗算器２２は、Ｎ×Ｎ個
のＬＹ段直列演算型パイプライン乗算器から構成され、
エレメント変換回路２０の出力と選択回路２１の出力と
間の乗算を実行する。各パイプライン乗算器のデータ入
力側にはＸ側のマトリクスエレメントのデータがＬＳＢ
より順に入力され、各パイプライン乗算器の係数データ
入力側にはＹ側のマトリクスエレメントのデータがＬＳ
Ｂより順に入力される。なお、係数データ入力側の語長
ＬYはパイプライン乗算器の段数によって決まるが、デ
ータ入力側の語長ＬX はモード設定等で乗算器２２への
制御データを変更することにより可変することができ
る。選択回路２３は、命令制御部１６の指示に基づきエ
レメント変換回路２０または乗算器２２のうちいずれか
一方の出力を選択する。選択回路２４は、命令制御部１
６の指示に基づき選択回路２１または選択回路２７のう
ちいずれか一方の出力を選択する。演算装置２５は、選
択回路２３の出力と選択回路２４の出力とを入力し、エ
レメント間の加減算や比較等の乗算以外の主要演算を各
エレメント間のデータに対して実行する。演算装置２５
の出力は、Ｎ×Ｎ×ＬY ビットのマトリクスデータを蓄
える複数のアキュムレータ２６ａ、２６ｂ…に入力され
る。そして、これらアキュムレータ２６ａ、２６ｂ…に
蓄えられたデータのうち１つのマトリクスデータが選択
回路２７により選択され、演算結果として出力され、ま
た選択回路２１を介して乗算器２２や選択回路２４を介
して演算装置２５に再び入力される。
ータバス１１を介して転送された単位データを入力し、
命令制御部１６からの命令に応じてマトリクス演算を実
行する。図８はこのマトリクス演算装置１４の構成を示
す図であり、同図に示すマトリクス演算装置１４は、ラ
ッチ１８、１９、エレメント変換回路２０、選択回路２
１、乗算器２２、選択回路２３、２４、演算装置２５、
アキュムレータ２６および選択回路２７から構成され
る。そして、まず語長がそれぞれＬX ビット、ＬY ビッ
トでＮ×Ｎマトリクスの入力データＸ、Ｙは、それぞれ
ラッチ１８、１９に保持される。これらのラッチ１８、
１９は、それぞれＮ×Ｎ個のシフトレジスタから構成さ
れる。なお、ＬX 、ＬY ビットのデータの出力後の保持
モードでは、出力を入力に循環させることにより出力開
始時点のデータを保持する。エレメント変換回路２０
は、複数のマルチプレクサにより構成される。そして、
データＸ側のラッチ１８の後段に配置され、命令制御部
１６の指示に基づき転置等のマトリクスエレメントの位
置の入れ替えを行う。選択回路２１は、命令制御部１６
の指示に基づきラッチ１８または選択回路２７のうちい
ずれか一方の出力を選択し、転置等のマトリクスエレメ
ントの位置の入れ替えを行う。乗算器２２は、Ｎ×Ｎ個
のＬＹ段直列演算型パイプライン乗算器から構成され、
エレメント変換回路２０の出力と選択回路２１の出力と
間の乗算を実行する。各パイプライン乗算器のデータ入
力側にはＸ側のマトリクスエレメントのデータがＬＳＢ
より順に入力され、各パイプライン乗算器の係数データ
入力側にはＹ側のマトリクスエレメントのデータがＬＳ
Ｂより順に入力される。なお、係数データ入力側の語長
ＬYはパイプライン乗算器の段数によって決まるが、デ
ータ入力側の語長ＬX はモード設定等で乗算器２２への
制御データを変更することにより可変することができ
る。選択回路２３は、命令制御部１６の指示に基づきエ
レメント変換回路２０または乗算器２２のうちいずれか
一方の出力を選択する。選択回路２４は、命令制御部１
６の指示に基づき選択回路２１または選択回路２７のう
ちいずれか一方の出力を選択する。演算装置２５は、選
択回路２３の出力と選択回路２４の出力とを入力し、エ
レメント間の加減算や比較等の乗算以外の主要演算を各
エレメント間のデータに対して実行する。演算装置２５
の出力は、Ｎ×Ｎ×ＬY ビットのマトリクスデータを蓄
える複数のアキュムレータ２６ａ、２６ｂ…に入力され
る。そして、これらアキュムレータ２６ａ、２６ｂ…に
蓄えられたデータのうち１つのマトリクスデータが選択
回路２７により選択され、演算結果として出力され、ま
た選択回路２１を介して乗算器２２や選択回路２４を介
して演算装置２５に再び入力される。
【００３１】以上の処理は、全て命令制御部１６が命令
メモリ１７に記憶されたプログラムに応じて制御するこ
とにより行なわれる。図９は 8× 8のマトリクス乗算を
行う場合のプログラムの一例である。同図に示すプログ
ラムの１番目および２番目の“ＴＲＡＮＳ”は、メモリ
１２、１３からラッチ１８、１９へのデータの転送命令
である。これらの命令によって、マトリクス演算装置１
４内へのデータの設定は終了する。３番目以降の命令
は、乗算器２２におけるエレメント間での乗算を指示す
る命令“ＭＰＹ”と演算装置２５における加算を指示す
る命令“ＡＤＤ”の並列命令となっており、各ステージ
がパイプライン処理によって動作する。例えば、３番目
の命令では、“ＭＰＹ”によりマトリクスＸ、Ｙの各エ
レメント間で乗算が実行され、この後“＋”によりマト
リクスＸの各エレメントが列方向に１エレメントローテ
ィトされ、マトリクスＹの各エレメントが行方向に１エ
レメントローティトされる。そして、各エレメントの乗
算結果は、４番目の“ＡＤＤ”によりアキュムレータ２
６ａ（ＡＣＣ０）の行列データとエレメント単位で加算
され、このとき同時にローティトしたＸ、Ｙデータに対
する次の乗算が実行される。この命令を８回繰り返し、
１１番目の命令が実行された後にアキュムレータ２６ａ
（ＡＣＣ０）にマトリクス乗算結果が得られる。
メモリ１７に記憶されたプログラムに応じて制御するこ
とにより行なわれる。図９は 8× 8のマトリクス乗算を
行う場合のプログラムの一例である。同図に示すプログ
ラムの１番目および２番目の“ＴＲＡＮＳ”は、メモリ
１２、１３からラッチ１８、１９へのデータの転送命令
である。これらの命令によって、マトリクス演算装置１
４内へのデータの設定は終了する。３番目以降の命令
は、乗算器２２におけるエレメント間での乗算を指示す
る命令“ＭＰＹ”と演算装置２５における加算を指示す
る命令“ＡＤＤ”の並列命令となっており、各ステージ
がパイプライン処理によって動作する。例えば、３番目
の命令では、“ＭＰＹ”によりマトリクスＸ、Ｙの各エ
レメント間で乗算が実行され、この後“＋”によりマト
リクスＸの各エレメントが列方向に１エレメントローテ
ィトされ、マトリクスＹの各エレメントが行方向に１エ
レメントローティトされる。そして、各エレメントの乗
算結果は、４番目の“ＡＤＤ”によりアキュムレータ２
６ａ（ＡＣＣ０）の行列データとエレメント単位で加算
され、このとき同時にローティトしたＸ、Ｙデータに対
する次の乗算が実行される。この命令を８回繰り返し、
１１番目の命令が実行された後にアキュムレータ２６ａ
（ＡＣＣ０）にマトリクス乗算結果が得られる。
【００３２】このように本発明に係るデータ構造の画像
データを採用し、この画像データを上述した構成のシグ
ナルプロセッサにより処理すれば、従来Ｎ×Ｎ×Ｎ回の
乗算命令を要していたマトリクス乗算をＮ回の命令で実
行することができる。従って、処理の高速化や演算命令
の単純化に大きく貢献する。この特徴は、例えばマトリ
クス演算が主体の画像処理でよく使われるコサイン変換
処理の実現を容易にする。また、マトリクスのエレメン
ト間の減算や絶対値演算が１命令サイクルで実行できる
ため、画像符号化の主要処理である動き検出演算等も効
率よく実現できる。さらに、演算部のデータ語長を容易
に可変できるため、データ語長の異なる多様な応用に柔
軟に適用できる。
データを採用し、この画像データを上述した構成のシグ
ナルプロセッサにより処理すれば、従来Ｎ×Ｎ×Ｎ回の
乗算命令を要していたマトリクス乗算をＮ回の命令で実
行することができる。従って、処理の高速化や演算命令
の単純化に大きく貢献する。この特徴は、例えばマトリ
クス演算が主体の画像処理でよく使われるコサイン変換
処理の実現を容易にする。また、マトリクスのエレメン
ト間の減算や絶対値演算が１命令サイクルで実行できる
ため、画像符号化の主要処理である動き検出演算等も効
率よく実現できる。さらに、演算部のデータ語長を容易
に可変できるため、データ語長の異なる多様な応用に柔
軟に適用できる。
【００３３】
【発明の効果】以上説明したように本発明によれば、従
来に比し１命令で処理できるデータ量が飛躍的に増大
し、処理能力が大幅に向上する。
来に比し１命令で処理できるデータ量が飛躍的に増大
し、処理能力が大幅に向上する。
【図１】 本発明の基本的概念を説明するための図
【図２】 本発明の基本的概念を説明するための図
【図３】 本発明に係るデータ構造の一例を示す図
【図４】 図３に示すデータ構造のデータの処理の一例
を示す図
を示す図
【図５】 本発明に係るデータ構造の他の例を示す図
【図６】 図５に示すデータ構造のデータの処理の一例
を示す図
を示す図
【図７】 本発明に係るシグナルプロセッサの構成を示
す図
す図
【図８】 図７に示すマトリクス演算装置の構成を示す
図
図
【図９】 図７に示すマトリクス演算装置でマトリクス
乗算を行う場合のプログラムの一例を示す図
乗算を行う場合のプログラムの一例を示す図
【図１０】 従来のシグナルプロセッサの構成を示す図
【図１１】 従来のシグナルプロセッサでのデータの処
理の一例を示す図
理の一例を示す図
９、１０…演算装置、１１…マトリクスデータバス、１
２、１３…メモリ、１４…マトリクス演算装置、１５…
マトリクスＩ／Ｏ、１６…命令制御部、１７…命令メモ
リ。
２、１３…メモリ、１４…マトリクス演算装置、１５…
マトリクスＩ／Ｏ、１６…命令制御部、１７…命令メモ
リ。
Claims (8)
- 【請求項１】 多数のデータを少なくとも２×２以上の
マトリクスで表現されるマトリクスデータに分割し、こ
のマトリクスデータを単位データとみなしてデータを処
理することを特徴とするデータ処理方法。 - 【請求項２】 請求項１記載のデータ処理方法におい
て、マトリクスデータを構成する各データが複数ビット
からなり、各データの最下位ビットの時間位置が相互に
同一であることを特徴とするデータ処理方法。 - 【請求項３】 請求項１記載のデータ処理方法におい
て、マトリクスデータを構成する各データが複数ビット
からなり、各データの最下位ビットのうち少なくとも２
以上の最下位ビットの時間位置が相互に異なることを特
徴とするデータ処理方法。 - 【請求項４】 請求項２または３記載のデータ処理方法
において、マトリクスデータを構成するビットを時間的
に並列に処理し、各データを構成するビットを時間的に
直列に処理することを特徴とするデータ処理方法。 - 【請求項５】 複数ビットで表現される各データを直列
に並べ、これら複数のデータをマトリクス状に束ねたデ
ータ群を単位データとして記憶する記憶手段と、 前記
データ群のうち同一のマトリクスを構成するビットを時
間的に並列に処理し、前記データ群のうち各データを構
成するビットを時間的に直列に処理する演算手段とを具
備することを特徴とするシグナルプロセッサ。 - 【請求項６】 請求項５記載のシグナルプロセッサであ
って、 前記記憶手段に記憶されたデータ群のうち１つのデータ
群を単位データとして指定できる命令をもつ制御手段を
具備することを特徴とするシグナルプロセッサ。 - 【請求項７】 請求項５記載のシグナルプロセッサであ
って、 前記演算手段がビット直列の複数のパイプライン演算処
理装置を備え、これらパイプライン演算処理装置がマト
リクスを構成する各データの最下位ビットから同一のタ
イミングで処理することを特徴とするシグナルプロセッ
サ。 - 【請求項８】 請求項５記載のシグナルプロセッサであ
って、 前記演算手段がビット直列の複数のパイプライン演算処
理装置を備え、これらパイプライン演算処理装置がマト
リクスを構成する各データの最下位ビットのうち少なく
とも２以上の最下位ビットを相互に異なるタイミングで
処理することを特徴とするシグナルプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231477A JPH0785259A (ja) | 1993-09-17 | 1993-09-17 | データ処理方法およびシグナルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231477A JPH0785259A (ja) | 1993-09-17 | 1993-09-17 | データ処理方法およびシグナルプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785259A true JPH0785259A (ja) | 1995-03-31 |
Family
ID=16924112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231477A Pending JPH0785259A (ja) | 1993-09-17 | 1993-09-17 | データ処理方法およびシグナルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785259A (ja) |
-
1993
- 1993-09-17 JP JP5231477A patent/JPH0785259A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |