JPH0785356B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0785356B2 JPH0785356B2 JP61093454A JP9345486A JPH0785356B2 JP H0785356 B2 JPH0785356 B2 JP H0785356B2 JP 61093454 A JP61093454 A JP 61093454A JP 9345486 A JP9345486 A JP 9345486A JP H0785356 B2 JPH0785356 B2 JP H0785356B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- memory device
- word line
- switching transistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報信号を電荷として蓄積するための容量及び
該容量とビット線との間に接続されワード線の選択信号
に応じて動作するスイッチング素子とを有する所謂DRAM
（ダイナミックRAM）などのメモリ装置に関する。
該容量とビット線との間に接続されワード線の選択信号
に応じて動作するスイッチング素子とを有する所謂DRAM
（ダイナミックRAM）などのメモリ装置に関する。
本発明は、情報信号を電荷として蓄積するための容量及
び該容量とビット線との間に接続されワード線の選択信
号に応じて動作するスイッチング素子とを有するメモリ
装置において、上記スイッチング素子のゲートを少なく
とも２以上のゲート部からなるように構成することによ
り、該スイッチング素子における電界集中を緩和しリー
ク電流を減少させるものである。
び該容量とビット線との間に接続されワード線の選択信
号に応じて動作するスイッチング素子とを有するメモリ
装置において、上記スイッチング素子のゲートを少なく
とも２以上のゲート部からなるように構成することによ
り、該スイッチング素子における電界集中を緩和しリー
ク電流を減少させるものである。
一般に、情報信号をメモリセル内の容量に電荷の形で記
憶保持するDRAM等のメモリ装置の研究・開発が進められ
ており、まず、従来の１トランジスタ・１セル型のDRAM
の一例について、第３図を参照しながら説明する。
憶保持するDRAM等のメモリ装置の研究・開発が進められ
ており、まず、従来の１トランジスタ・１セル型のDRAM
の一例について、第３図を参照しながら説明する。
第３図はメモリ装置の一部のメモリセルの等価回路であ
って、各メモリセルのスイッチングトランジスタTrのゲ
ートはそれぞれ選択信号が印加されるワード線WLN-2,WL
N-1,WLN,WLN+1,等に接続され、また、各メモリセルのス
イッチングトランジスタTrのドレイン・ソースの一方
は、情報信号を電荷の形で蓄積保持する容量CMにそれぞ
れ接続され、その他方は、書き込みや読み出しの為に用
いられるビット線BLM-2,BLM-1,BLM,BLM+1,等にそれぞれ
接続されている。
って、各メモリセルのスイッチングトランジスタTrのゲ
ートはそれぞれ選択信号が印加されるワード線WLN-2,WL
N-1,WLN,WLN+1,等に接続され、また、各メモリセルのス
イッチングトランジスタTrのドレイン・ソースの一方
は、情報信号を電荷の形で蓄積保持する容量CMにそれぞ
れ接続され、その他方は、書き込みや読み出しの為に用
いられるビット線BLM-2,BLM-1,BLM,BLM+1,等にそれぞれ
接続されている。
ここで、例えばあるワード線WLNが選択された場合に
は、当該ワード線WLNのみの電位が“1"（ハイレベル）
とされ他のワード線WLN-2,WLN-1,WLN+1,等は電位が“0"
（ローレベル）とされ、ワード線WLNにゲートが接続す
るスイッチングトランジスタTr(N,M)はオン状態にな
る。そしてこれに接続する容量CM(N,M)に情報信号“1"
が蓄積されている場合には、当該容量CM(N,M)に蓄積さ
れる電荷が選択されたスイッチングトランジスタT
r(N,M)を介して接続するとビット線BLMに出力され、所
定のセンスアンプ等を用いた読みだしやリフレッシュ等
が行われる。
は、当該ワード線WLNのみの電位が“1"（ハイレベル）
とされ他のワード線WLN-2,WLN-1,WLN+1,等は電位が“0"
（ローレベル）とされ、ワード線WLNにゲートが接続す
るスイッチングトランジスタTr(N,M)はオン状態にな
る。そしてこれに接続する容量CM(N,M)に情報信号“1"
が蓄積されている場合には、当該容量CM(N,M)に蓄積さ
れる電荷が選択されたスイッチングトランジスタT
r(N,M)を介して接続するとビット線BLMに出力され、所
定のセンスアンプ等を用いた読みだしやリフレッシュ等
が行われる。
以上のような動作をするメモリ装置では、蓄積する電荷
量を大きくすることで、保持時間を長くすることがで
き、消費電力の低減やセンスアンプへの負担の低減を図
ることができる。
量を大きくすることで、保持時間を長くすることがで
き、消費電力の低減やセンスアンプへの負担の低減を図
ることができる。
しかし、蓄積する電荷量を大きくするために容量CMを大
きくすることはセルの占有面積の増大を招き、高集積化
を図ることができない。
きくすることはセルの占有面積の増大を招き、高集積化
を図ることができない。
一方、電荷量を大きくするためには、例えば情報信号
“1"すなわち電荷を蓄積するための電圧VHを大きくする
方法もある。しかしながら、書き込み電圧VHを大きくし
た場合には、情報信号の書き換え時にドレイン空乏層で
生ずるホットキャリアのための信頼性の低下につなが
る。
“1"すなわち電荷を蓄積するための電圧VHを大きくする
方法もある。しかしながら、書き込み電圧VHを大きくし
た場合には、情報信号の書き換え時にドレイン空乏層で
生ずるホットキャリアのための信頼性の低下につなが
る。
また、一般にスイッチングトランジスタTrのゲート・ソ
ース間電圧VGSとソース・ドレイン間電流ISD（対数値）
の関係は、第４図のような関係になっている。従って、
第４図に示すように、逆方向のVHが大きくなるほど、指
数関数的にソース・ドレイン間電流ISDは大きくなる
が、このことは電荷を蓄積する時の電圧VHを大きくした
場合には、指数関数的にリーク電流ISDが大きくなるこ
とを示し、従って、単に書き込み電圧VHを大きくしても
保持時間の長時間化等を実現することができず、問題の
解決とはならない。
ース間電圧VGSとソース・ドレイン間電流ISD（対数値）
の関係は、第４図のような関係になっている。従って、
第４図に示すように、逆方向のVHが大きくなるほど、指
数関数的にソース・ドレイン間電流ISDは大きくなる
が、このことは電荷を蓄積する時の電圧VHを大きくした
場合には、指数関数的にリーク電流ISDが大きくなるこ
とを示し、従って、単に書き込み電圧VHを大きくしても
保持時間の長時間化等を実現することができず、問題の
解決とはならない。
そこで、本発明は上述の問題点に鑑み、ソース・ドレイ
ン間のリーク電流の低減を図り、保持時間の長時間化を
実現し、さらにホットキャリアによる信頼性の低下も防
止するメモリ装置の提供を目的とする。
ン間のリーク電流の低減を図り、保持時間の長時間化を
実現し、さらにホットキャリアによる信頼性の低下も防
止するメモリ装置の提供を目的とする。
本発明は、情報信号を電荷として蓄積するための容量
と、該容量とビット線との間に接続されたワード線の選
択信号に応じて動作するスイッチング素子とを備え、該
スイッチング素子のゲートが当該スイッチング素子にお
ける電界集中を緩和させるための少なくとも２つ以上の
ゲート部からなり、上記２つ以上のゲート部のゲート制
御入力として同一の上記ワード線の選択信号が供給され
ていることを特徴とするメモリ装置により上述の問題点
を解決する。
と、該容量とビット線との間に接続されたワード線の選
択信号に応じて動作するスイッチング素子とを備え、該
スイッチング素子のゲートが当該スイッチング素子にお
ける電界集中を緩和させるための少なくとも２つ以上の
ゲート部からなり、上記２つ以上のゲート部のゲート制
御入力として同一の上記ワード線の選択信号が供給され
ていることを特徴とするメモリ装置により上述の問題点
を解決する。
本発明のメモリ装置は、当該メモリ装置を構成するスイ
ッチング素子のゲートが当該スイッチング素子における
電界集中を緩和させるための少なくとも２つ以上のゲー
ト部からなり、各ゲート部のゲート制御入力としての同
一のワード線の選択信号が供給されており、該選択信号
によってある容量が選択されると、選択された容量に対
応するスイッチング素子の各ゲート部がオン状態となっ
て、選択された容量に書き込みあるいは読み出しが行な
われる。このため、全体としてゲートに加わる電圧がそ
のままであっても、各ゲート部に加わる電圧は分配さ
れ、このためリーク電流を有効に防止することができ
る。
ッチング素子のゲートが当該スイッチング素子における
電界集中を緩和させるための少なくとも２つ以上のゲー
ト部からなり、各ゲート部のゲート制御入力としての同
一のワード線の選択信号が供給されており、該選択信号
によってある容量が選択されると、選択された容量に対
応するスイッチング素子の各ゲート部がオン状態となっ
て、選択された容量に書き込みあるいは読み出しが行な
われる。このため、全体としてゲートに加わる電圧がそ
のままであっても、各ゲート部に加わる電圧は分配さ
れ、このためリーク電流を有効に防止することができ
る。
また、換言するば、少なくとも２つ以上のゲート部によ
りゲートを構成することにより、書き込み電圧VHを高め
ることができ、容量に蓄積される電荷量の増大を通じ
て、保持時間の長時間化やセンス・アンプの負担の低減
を図ることができ、さらには、電荷量の増大からセルの
占有面積の縮小化は図ることができ、高集積化を容易に
実現することができる。
りゲートを構成することにより、書き込み電圧VHを高め
ることができ、容量に蓄積される電荷量の増大を通じ
て、保持時間の長時間化やセンス・アンプの負担の低減
を図ることができ、さらには、電荷量の増大からセルの
占有面積の縮小化は図ることができ、高集積化を容易に
実現することができる。
また、このとき、各ゲート部に加わる電圧は分配され
て、当該各ゲート部におけるゲート・ソース間電圧VGS
を小さくすることができるが、このようにゲート・ソー
ス間電圧VGSを小さくした場合には、第４図に示すよう
に、指数関数的にリーク電流IDSが減少することにな
り、該リーク電流は大幅に小さな値になる。
て、当該各ゲート部におけるゲート・ソース間電圧VGS
を小さくすることができるが、このようにゲート・ソー
ス間電圧VGSを小さくした場合には、第４図に示すよう
に、指数関数的にリーク電流IDSが減少することにな
り、該リーク電流は大幅に小さな値になる。
また、各ゲート部に加わる電圧を分配して小さくするこ
とができ、このため、空乏層に加わる電界集中を緩和す
ることが可能になり、従って、ホットキャリアの発生を
防止することができる。
とができ、このため、空乏層に加わる電界集中を緩和す
ることが可能になり、従って、ホットキャリアの発生を
防止することができる。
本発明のメモリ装置の好適な実施例を図面を参照しなが
ら説明する。
ら説明する。
本実施例のメモリ装置は、第１図に示すような情報信号
を電荷として蓄積するための容量CMと、該容量CMとビッ
ト線BLとの間に接続されたワード線WLの選択信号に応じ
て動作するスイッチング素子として２つのゲート部G1,G
2を有するスイッチングトランジスタTrを１つのメモリ
セルに備えている。
を電荷として蓄積するための容量CMと、該容量CMとビッ
ト線BLとの間に接続されたワード線WLの選択信号に応じ
て動作するスイッチング素子として２つのゲート部G1,G
2を有するスイッチングトランジスタTrを１つのメモリ
セルに備えている。
上記容量CMは情報信号を電荷の形で蓄積するためのもの
であり、対向する電極の一方は、接地され、他方はスイ
ッチングトランジスタTrのソース電極・ドレイン電極の
一方に接続する。上記ワード線WLは、配列されている各
メモリセル毎に１つのワード線WLに該当し、ワード線WL
に選択信号が印加された場合には、当該ワード線WLに接
続されたゲートを有するスイッチングトランジスタTrは
オン状態になる。ビット線BLは上記スイッチングトラン
ジスタTrのソース・ドレイン電極の他方と接続し、上記
容量CMの情報信号の読み出しや書き込みに用いられるも
のであって、上記スイッチングトランジスタTrがオン状
態となったときは、上記容量CMと導通する。そして、当
該ビット線BLにはセンシングのためのセンスアンプ等が
接続している。
であり、対向する電極の一方は、接地され、他方はスイ
ッチングトランジスタTrのソース電極・ドレイン電極の
一方に接続する。上記ワード線WLは、配列されている各
メモリセル毎に１つのワード線WLに該当し、ワード線WL
に選択信号が印加された場合には、当該ワード線WLに接
続されたゲートを有するスイッチングトランジスタTrは
オン状態になる。ビット線BLは上記スイッチングトラン
ジスタTrのソース・ドレイン電極の他方と接続し、上記
容量CMの情報信号の読み出しや書き込みに用いられるも
のであって、上記スイッチングトランジスタTrがオン状
態となったときは、上記容量CMと導通する。そして、当
該ビット線BLにはセンシングのためのセンスアンプ等が
接続している。
そして、このようなワード線WLの選択信号によりオン状
態となるスイッチングトランジスタTrは、それぞれ上記
ワード線WLに接続する２つのゲート部G1,G2を有してい
る。このゲート部G1,G2は等価的に２つのトランジスタ
のそれぞれゲートとなる。そして、例えば情報信号“1"
の書き込みを行う場合に、例えばビット線BLの電位を電
位VHとし、上記容量CMと当該スイッチングトランジスタ
Trとの接続点の電位を電位VLとしたときは、当該スイッ
チングトランジスタTrには、｜VH-VL｜の電圧が加わる
が、当該スイッチングトランジスタTrは、上述のように
２つのゲート部G1,G2を有しており、このため各ゲート
部G1,G2の各電圧はM1,M2にそれぞれ分割され、それぞれ
単一のゲートによる場合に比べて加わる電圧を小さくす
ることができる。
態となるスイッチングトランジスタTrは、それぞれ上記
ワード線WLに接続する２つのゲート部G1,G2を有してい
る。このゲート部G1,G2は等価的に２つのトランジスタ
のそれぞれゲートとなる。そして、例えば情報信号“1"
の書き込みを行う場合に、例えばビット線BLの電位を電
位VHとし、上記容量CMと当該スイッチングトランジスタ
Trとの接続点の電位を電位VLとしたときは、当該スイッ
チングトランジスタTrには、｜VH-VL｜の電圧が加わる
が、当該スイッチングトランジスタTrは、上述のように
２つのゲート部G1,G2を有しており、このため各ゲート
部G1,G2の各電圧はM1,M2にそれぞれ分割され、それぞれ
単一のゲートによる場合に比べて加わる電圧を小さくす
ることができる。
このため、書き込み電圧VHを大きくした場合にあって
も、リーク等の弊害なく、ホットキャリアの問題も有効
に防止できる。従って、容量CMに蓄積される電荷量の増
大を通じて、保持時間の長時間化やセンス・アンプの負
担の低減を図ることができ、さらには、セルの占有面積
の縮小化を図ることができ、ひいては高集積化を容易に
実現することができる。
も、リーク等の弊害なく、ホットキャリアの問題も有効
に防止できる。従って、容量CMに蓄積される電荷量の増
大を通じて、保持時間の長時間化やセンス・アンプの負
担の低減を図ることができ、さらには、セルの占有面積
の縮小化を図ることができ、ひいては高集積化を容易に
実現することができる。
更に、このとき、各ゲート部に加わる電圧は、電圧M1、M
2にそれぞれ分割され、リーク電流の値は、第４図に示
す如く指数関数的に大幅に減少する。したがって、確実
に保持時間を長くすることができ、センスアンプ等の負
担を軽減することが容易に実現できる。
2にそれぞれ分割され、リーク電流の値は、第４図に示
す如く指数関数的に大幅に減少する。したがって、確実
に保持時間を長くすることができ、センスアンプ等の負
担を軽減することが容易に実現できる。
ここで、上記スイッチングトランジスタTrは、例えば、
SOI（シリコン・オン・インシュレーター）技術を用い
て形成されるDRAMのメモリセルのスイッチングトランジ
スタとして用いられ、特にSOI構造で顕著なリーク電流
の低減を図ることができる。
SOI（シリコン・オン・インシュレーター）技術を用い
て形成されるDRAMのメモリセルのスイッチングトランジ
スタとして用いられ、特にSOI構造で顕著なリーク電流
の低減を図ることができる。
次に、第２図は、本発明のメモリ装置の他の実施例のメ
モリセルの等価回路であって、いわゆる折り返しビット
線形のメモリ装置の例である。
モリセルの等価回路であって、いわゆる折り返しビット
線形のメモリ装置の例である。
第３図に示したものと同様に、選択信号が印加されるワ
ード線WLN-2,WLN-1,WLN,WLN+1,と、書き込みや読み出し
の為に用いられるビット線BLM-2,BLM-1,BLM,BLM+1,等と
が各メモリセルに対して１つずつ配されており、各メモ
リセルは、上述の実施例の２つのゲート部G1,G2を有す
るスイッチングトランジスタTrと容量CMとでそれぞれ構
成されている。
ード線WLN-2,WLN-1,WLN,WLN+1,と、書き込みや読み出し
の為に用いられるビット線BLM-2,BLM-1,BLM,BLM+1,等と
が各メモリセルに対して１つずつ配されており、各メモ
リセルは、上述の実施例の２つのゲート部G1,G2を有す
るスイッチングトランジスタTrと容量CMとでそれぞれ構
成されている。
上記スイッチングトランジスタTrの２つのゲート部G1,G
2はそれぞれ同じワード線に接続されており、例えがワ
ード線WLN,に接続するスイッチングトランジスタT
r1(N,M)は、上述のように各ゲート部G1,G2に加わる電圧
は、電圧M1,M2にそれぞれ分割され、したがって、リー
ク電流の値は、指数関数的に大幅に減少し、保持時間を
長くすることや、センスアンプ等の負担の軽減や、ホッ
トキャリアの発生の防止等を容易に実現することができ
る。また、このような回路構成はSOI構造によるもので
あっても良い。
2はそれぞれ同じワード線に接続されており、例えがワ
ード線WLN,に接続するスイッチングトランジスタT
r1(N,M)は、上述のように各ゲート部G1,G2に加わる電圧
は、電圧M1,M2にそれぞれ分割され、したがって、リー
ク電流の値は、指数関数的に大幅に減少し、保持時間を
長くすることや、センスアンプ等の負担の軽減や、ホッ
トキャリアの発生の防止等を容易に実現することができ
る。また、このような回路構成はSOI構造によるもので
あっても良い。
次に、本発明の更に他の実施例としては、上述のゲート
部の数を３つ以上のものとすることができる。このよう
にした場合には、一層リーク電流の低減やホットキャリ
アの発生を防止して、保持時間の長時間化やチップ面積
の縮小化を図ることが可能となる。
部の数を３つ以上のものとすることができる。このよう
にした場合には、一層リーク電流の低減やホットキャリ
アの発生を防止して、保持時間の長時間化やチップ面積
の縮小化を図ることが可能となる。
上述の説明からも明らかな通り、スイッチング素子のゲ
ートが当該スイッチング素子における電界集中を緩和さ
せるための少なくとも２つ以上のゲート部からなり、各
ゲート部のゲート制御入力として同一のワード線の選択
信号が供給されているため、書き込み電圧VHを高めるこ
とができ、容量に蓄積される電荷量の増大を通じて、保
持時間の長時間化やセンス・アンプの負担の低減を図る
ことができ、また、電荷量の増大からセルの占有面積の
縮小化を図ることができ、高集積化を容易に実現するこ
とができる。
ートが当該スイッチング素子における電界集中を緩和さ
せるための少なくとも２つ以上のゲート部からなり、各
ゲート部のゲート制御入力として同一のワード線の選択
信号が供給されているため、書き込み電圧VHを高めるこ
とができ、容量に蓄積される電荷量の増大を通じて、保
持時間の長時間化やセンス・アンプの負担の低減を図る
ことができ、また、電荷量の増大からセルの占有面積の
縮小化を図ることができ、高集積化を容易に実現するこ
とができる。
また、このような構造からリーク電流を小さくすること
ができ、しかも、そのリーク電流を、指数関数的に減少
させることができ、特にSOI構造に適用して成果を上げ
ることができる。
ができ、しかも、そのリーク電流を、指数関数的に減少
させることができ、特にSOI構造に適用して成果を上げ
ることができる。
また、空乏層に加わる電界集中を緩和することが可能に
なり、従って、ホットキャリアの発生を有効に防止する
ことができる。
なり、従って、ホットキャリアの発生を有効に防止する
ことができる。
第１図は本発明のメモリ装置の構造の一例を示す回路
図、第２図は折り返しビット線形のメモリ装置に本発明
のメモリ装置を適用した例を示す回路図、第３図は従来
のメモリ装置の一例を示す回路図、第４図はスイッチン
グトランジスタの特性を示す特性図である。 G1,G2……ゲート部 Tr……スイッチングトランジスタ CM……容量 WL……ワード線 BL……ビット線
図、第２図は折り返しビット線形のメモリ装置に本発明
のメモリ装置を適用した例を示す回路図、第３図は従来
のメモリ装置の一例を示す回路図、第４図はスイッチン
グトランジスタの特性を示す特性図である。 G1,G2……ゲート部 Tr……スイッチングトランジスタ CM……容量 WL……ワード線 BL……ビット線
Claims (1)
- 【請求項１】情報信号を電荷として蓄積するための容量
と、 該容量とビット線との間に接続されワード線の選択信号
に応じて動作するスイッチング素子とを備え、 該スイッチング素子のゲートが当該スイッチング素子に
おける電界集中を緩和させるための少なくとも２つ以上
のゲート部からなり、 上記２つ以上のゲート部のゲート制御入力として同一の
上記ワード線の選択信号が供給されていることを特徴と
するメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093454A JPH0785356B2 (ja) | 1986-04-24 | 1986-04-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093454A JPH0785356B2 (ja) | 1986-04-24 | 1986-04-24 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252595A JPS62252595A (ja) | 1987-11-04 |
| JPH0785356B2 true JPH0785356B2 (ja) | 1995-09-13 |
Family
ID=14082770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093454A Expired - Lifetime JPH0785356B2 (ja) | 1986-04-24 | 1986-04-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785356B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2740113A1 (de) * | 1977-09-06 | 1979-03-15 | Siemens Ag | Monolithisch integrierter halbleiterspeicher |
| JPS60182597A (ja) * | 1984-03-01 | 1985-09-18 | Nippon Telegr & Teleph Corp <Ntt> | メモリセル |
| JPS62119788A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-04-24 JP JP61093454A patent/JPH0785356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252595A (ja) | 1987-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5132032B2 (ja) | ゲート制御ダイオード・メモリ・セル | |
| US4584672A (en) | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge | |
| CN100433187C (zh) | 使用栅控二极管的存储器单元及其使用方法 | |
| US5600598A (en) | Memory cell and wordline driver for embedded DRAM in ASIC process | |
| KR100223990B1 (ko) | 반도체 기억장치 | |
| US4725983A (en) | Nonvolatile semiconductor memory device | |
| JP3431122B2 (ja) | 半導体記憶装置 | |
| JP2000113683A (ja) | 半導体装置 | |
| EP0154547B1 (en) | A dynamic read-write random access memory | |
| EP0068116A2 (en) | Memory array | |
| KR940007726B1 (ko) | 다이나믹 랜덤억세스 메모리장치 | |
| KR930006620B1 (ko) | 저잡음 특성을 갖는 다이내믹 램 | |
| US5666306A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US4120047A (en) | Quasi-static MOS memory array with standby operation | |
| KR950014250B1 (ko) | 다이내믹형 메모리 셀 및 다이내믹형 메모리 | |
| JPH06326272A (ja) | 半導体記憶装置 | |
| US5995410A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| JP3391266B2 (ja) | 半導体メモリ | |
| JPH0785356B2 (ja) | メモリ装置 | |
| JP2876799B2 (ja) | 半導体記憶装置 | |
| JPS6381694A (ja) | メモリセル回路 | |
| US4805152A (en) | Refresh cell for a random access memory | |
| JPS60258793A (ja) | ダイナミック型半導体記憶装置 | |
| JPH05291534A (ja) | 電荷蓄積素子を有する半導体装置 | |
| JPS63298889A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |